TW201434270A - 具有抗雜訊逐漸逼近式類比數位轉換裝置及其方法 - Google Patents

Abstract

本發明係為一種具有抗雜訊逐漸逼近式類比數位轉換裝置及其方法，其裝置係包括有一逐漸逼近式類比數位轉換器、一數位錯誤更正電路及多餘比較控制電路所組成，而逐漸逼近式類比數位轉換器係由第一比較器、數位類比轉換器以及逐漸逼近式控制電路所組成。其方法係指於任意有效位元週期內進行多餘比較週期，在多餘比較週期完成前，僅比較器進行比較動作，不進行額外數位類比的回授，比較器於此多餘比較週期內的所有輸出經數位低通濾波器濾波或經查照表對應後，輸出一位元數位值組，此組數位值指定為有效位元週期的之位元數值。

Description

具有抗雜訊逐漸逼近式類比數位轉換裝置及其方法

本發明係有關於一種具有抗雜訊逐漸逼近式類比數位轉換裝置及其方法，尤指類比至數位轉換器（analog-to-digital converter；ADC）的一種具抗雜訊能力之逐漸逼近式類比數位轉換器
。

類比至數位轉換器有多種架構，例如：快閃式（flash）ADC、管路式（pipelined）ADC、逐漸逼近式（succ-essive-approximation- register；SAR）ADC等。這些架構各有各的優點，通常會依據不同的應用需求來選定。其中，逐漸逼近式ADC較其他架構消耗較低功率、較小面積及較低成本。

傳統上，SAR ADC都是採用二元搜索演算法（binary search algorithm）來得到與輸入信號相匹配的數位輸出碼。在轉換過程中，根據每一次比較器的比較結果，SAR ADC中之數位類比轉換電路通常都需要加或減掉一個二進制比例的電壓，到最後一個位元週期(bit cycle）結束之後
，輸入信號與參考電壓的差距就會小於一個最低有效位元（least significant bit；LSB）。然而，在過程中有可能因為電路本身的雜訊(noise)，造成轉換的失真。

對於提升SAR ADC抗雜訊的能力，傳統上皆把SAR ADC設計至相當低雜訊，而所付出的代價就是電路成本的提高，如面積與功率消耗，另外有幾個已知的方法技術可於SAR ADC中容忍部分位元週期內的雜訊，此種技術是採用錯誤補償來容忍穩定誤差（settling error)所帶來的額外好處，因此可以於部分位元週期內容忍雜訊的干擾，但是並無法解決問題，而其最終幾個無容錯能力的位元轉換也還是會受到一樣程度的雜訊干擾而使轉換失真。

本發明主要目的，係要提出一種具有抗雜訊逐漸逼近式類比數位轉換裝置及其方法專利申請，其中裝置包括有一逐漸逼近式類比數位轉換器與一數位錯誤更正電路所組成，而逐漸逼近式類比數位轉換器係由第一比較器、數位類比轉換器以及逐漸逼近式控制電路所組成，其中第一比較器：具有一第一輸入端、一第二輸入端及一輸出端，第一比較器的第一輸入端用以接收一第一類比信號，而第一比較器的第二輸入端用以接收一第二類比信號。數位類比轉換器：係電性連接第一比較器的第二輸入端。逐漸逼近式控制電路：耦接數位類比轉換器的控制端及第一比較器的輸出端。

又，逐漸逼近式控制電路用以使用逐漸逼近式演算法控制數位類比轉換器的輸出，並且依據第一比較器的比較結果產生一數位信號。當第一類比信號和第二類比信號的差值經逐漸逼近式轉換之轉換過程中，會小於一最低有效位元，逐漸逼近式控制電路會致使比較器做出額外的比較週期，於此額外多餘比較週期中，比較器將進行多次的額外比較，且不進行數位輸出至類比的負回授，單次的多餘比較週期的結果雖然會受到雜訊的干擾而可能輸出錯誤的邏輯值，但是在有抗雜訊裝置功能之下，經由多次比較並且進行低通濾波或對多次輸出位元進行多數決的動作
，則雜訊會被濾除，因平均來說的大都數額外多餘比較輸出數位數值會有較大的機率是正確的邏輯輸出。所謂”多次”可為任意正整數，較佳地，二的冪次是硬體實現低成本較佳的選擇。

又，當多餘比較週期之預設比較次數大至一定數量時，數位錯誤更正電路亦可以一個查找表（
lookup table）的方式實現，對於比較週期內邏輯0與邏輯1的數量之所有不同之可能的組合，有一對一各自的有效邏輯位元組輸出，且可以不再為單一位元輸出，查找表的數值對應方式為參照電路雜訊之機率密度分布函數，並由邏輯0與邏輯1分布的比例，推算回判斷位元是邏輯1或是邏輯0之比較準位與當前訊號的相對方向與不同大小，得知目前的訊號之方向與大小之數位表示，即等校地量化了訊號，而完成了類比至數位的轉換，此轉換亦抗雜訊。

綜上所述，應用本發明之具有抗雜訊逐漸逼近式類比數位轉換裝置及其方法主要係針對SAR搜尋過程增加多餘比較週期（即，位元週期），於比較週期過程中，數位類比轉換器暫不進行切換及回授的動作，當多餘比較週期滿足預設次數的比較，即停止比較。並且，更利用數位錯誤更正電路，進而濾掉電路雜訊成分，可移除轉換過程中電路雜訊干擾的影響，而輸出最終無雜訊成分之數位輸出，此數位輸出指定為此位元週期之有效位元，如此位元非最低有效位元，則繼續依此位元進行數位至類比回授以及進行逐漸逼近式類比數位轉換，其後的位元週期亦可以實施同樣抗雜訊技巧。如此得以於提升傳統SAR ADC對於雜訊干擾的抵抗能力，不用增加大量功率消耗，可提升SAR ADC之類比數位轉換的穩定性(Robustness)。

112．．．比較器

114．．．數位類比轉換器

116．．．逐漸逼近式控制電路

118．．．取樣保持電路

130．．．數位錯誤更正電路

132．．．多餘比較控制電路

31．．．受干擾比較器輸入類比值

32．．．雜訊干擾

41．．．雜訊分布的機率

42．．．比較器輸出”1”的機率

43．．．比較器輸出”0”的機率

51,61．．．多餘位元週期

52．．．合成單一有效位元週期

71．．．多餘P位元週期時之比較器輸出

72．．．正反器

V_CM．．．共模電壓

Vi．．．輸入電壓

V_IP．．．正參考電壓

V_IN．．．負參考電壓

Bn．．．位元

Vth_com．．．比較準位

V_LSB．．．最小有效位元電壓增量

N．．．位元數

P．．．多餘比較週期位元數

Vinput．．．類比輸入信號

C1．．．電容

C2．．．電容

V1．．．第一類比信號

V2．．．第二類比信號

B[1：N]．．．數位輸出信號

Bp[1：P]．．．多餘比較週期輸出數位信號

第1圖 係為本發明之逐漸逼近式類比數位轉換器SAR
ADC）的示意圖。

第2圖 係為本發明第1圖之逐漸逼近式類比數位轉換器的第一實施例操作示意圖之一。

第3圖 係為本發明第1圖之逐漸逼近式類比數位轉換器的第一實施例操作示意圖之二。

第4圖 係為本發明第1圖之逐漸逼近式類比數位轉換器的第一實施例操作示意圖之三及第二實施例之操作示意圖。

第5圖 係為本發明第1圖之逐漸逼近式類比數位轉換器的第三實施例之操作示意圖。

第6圖 係為本發明第1圖之逐漸逼近式類比數位轉換器的第四實施例之操作示意圖。

第7圖 係為本發明之抗雜訊之逐漸逼近式類比數位轉換裝置中數位錯誤更正電路之ㄧ實施例之示意圖。

第8圖 係為本發明第一至第三實施例之抗雜訊之逐漸逼近式類比數位轉換裝置的示意圖。

第9圖 係為本發明第四實施例之抗雜訊之逐漸逼近式類比數位轉換裝置的示意圖。

本發明係為一種具有抗雜訊逐漸逼近式類比數位轉換裝置及其方法，主要裝置包括有一逐漸逼近式類比數位轉換器110、一數位錯誤更正電路130及多餘比較控制電路132所組成。其中，逐漸逼近式類比數位轉換器110可為任意架構之逐漸逼近式類比數位轉換器，一般地，逐漸逼近式類比數位轉換器係由第一比較器112、數位類比轉換器114以及逐漸逼近式控制電路116所組成
，其中第一比較器：具有一第一輸入端V1、一第二輸入端V2及一輸出端Bn，第一比較器112的第一輸入端V1用以接收一第一類比信號，而第一比較器112的第二輸入端V2用以接收一第二類比信號。數位類比轉換器114：係電性連接第一比較器112的第二輸入端V2。逐漸逼近式控制電路116：耦接數位類比轉換器114的控制端及第一比較器112的輸出端Bn如圖8所示。其方法步驟包括：(1).錯誤更正電路裝置濾除訊號步驟：判斷邏輯1或邏輯0兩者數量較多者，為輸出邏輯值，如數量一樣則可判定為任一邏輯值；以及並指定輸出數值為該有效位元週期之輸出位元。(2).該多餘比較週期之步驟包括：於任意特定位元週期進行特定次數之比較；以及於此週期完成前，不進行任何數位至類比之回授直到此位元週期經數位錯誤更正邏輯所決定。(3). 抗雜訊之步驟包括：於特定有效位元週期，比較器進行額外比較；偵測此額外比較，數量較多之輸出邏輯值；以及將該輸出邏輯值指定為進行額外比較週期之該有效位元之最終輸出值。

請參閱下列實施例說明：

參閱第1圖所示，以一個單端輸入之三位元SARADC110做例子，其中包括有輸入的共模電壓V_CM、輸入電壓Vinput、正參考電壓V_IP、負參考電壓V_IN，以及SAR ADC 110中之數位類比轉換器(digital-to-analog converter；DAC）於搜尋過程中所需切換的電容C1,C2。

參閱第2圖所示，以進行輸入電壓Vi的轉換為例，在SAR ADC 110的搜尋過程中，最左側之八個區間表示此三位元SAR ADC之八個量化階級，以中間虛線表示比較器112判斷位元是邏輯1或是邏輯0之比較準位Vth_com。當輸入電壓Vi較比較器112的比較準位Vth_com低時，比較器112輸出的位元Bn為0；反之，當輸入電壓Vi較比較準位Vth_com高時，則輸出的位元Bn為1。其中，n為1、2或3。也就是說，n對應於SAR ADC 110的位元數之正整數。於第2圖中以實線表示之波形為於SAR ADC110的搜尋過程中輸入電壓Vi的暫態波形，並且「V_LSB」為一個LSB所表示的電壓增量。此輸入電壓Vi之正常SAR ADC轉換後之數位輸出信號為B[1:3]，分別地[B1,B2,B3]=[0,1,0]，其中B1為MSB，且B3為LSB，在無雜訊干擾情況之下，可正確的得到此輸出訊號。

第3圖顯示於SAR ADC110的搜尋過程中輸入電壓Vi的暫態波形受雜訊干擾32的狀況，由於電路雜訊的存在，受干擾比較器輸入類比值31具有一定機率超過比較器之Vth_com，進而可能造成錯誤的比較結果數位輸出，於此圖例所描述的狀況之下，可能會輸出B3=1而非正確的B3=0。

本發明之抗雜訊逐漸逼近式類比數位轉換裝置及其方法中，於某次位元週期(代表實施例為最後一個位元週期)，啟動額外的多餘P次比較週期，比較器112比較輸入信號Vi與比較器的比較準位Vth_com，並將輸出數位碼Bp[1:p]=[P1,P2…Pp]進行數位濾波，最具代表性的實現方式為將P1至Pp相加並除以P，結果將輸出單一數位位元Pout，或者等校地，偵測P1至Pp中邏輯1或邏輯0較多者，輸出Pout則為較多數之邏輯準位，由此數位錯誤更正邏輯所輸出之Pout結合原本位元邏輯，可產生最終之數位輸出信號為[B1,B2,Pout]=[0,1,0]。換言之，若是比較器112的輸入略低或略高為比較準位Vth_com之信號（於此，「略低」及「略高」是指二者之差值小於1個LSB量化階級的大小），則可以經由多次比較，多數決的過程，排除雜訊的干擾，更正出正確的輸出位元（Pout），於此實施例中Pout=0，雖P1至Pp中部分位元可能受雜訊干擾而錯誤輸出1，但當多餘比較週期的數量足夠多，出現正確邏輯0的次數會大於錯誤的邏輯1。Pn是指於增加之多於比較週期輸出位元，而非比較器112的輸出位元(Bn）。

請參閱第4圖所示顯示於雜訊干擾之下，輸出正確邏輯與錯誤邏輯的機率分布與大小示意圖，41為雜訊分布的機率密度分布函數，同前段之描述，若是Vi位於Vth_com之下，則輸出出現正確邏輯:比較器輸出”0”的機率43;會大於錯誤的邏輯:比較器輸出”1”的機率42。又特別地，比較器輸出”0”的機率43與比較器輸出”1”的機率42的比例亦可同時反映Vth_com與當前Vi之差距大小與方向。又，在本發明之一種具有抗雜訊性逐漸逼近式類比數位轉換裝置及其方法中
，亦可利用比較器輸出”0”的機率43與比較器輸出”1”的機率42的比例，量化出其後有效位元之位元值，請參閱第4圖所示，輸出”0”的機率43與比較器輸出”1”的機率42的比例為84
%比16%，可藉由多次比較的輸出0與1的比例得到此數值，此數值根據雜訊的機率分布(通常為高斯常態分布)函數可對應出Vth_Com位於Vi之上方一個標準差(Standard deviation)之處，依據此例高斯雜訊分布狀況與LSB之對應，我們可以得到輸出位元組為01，分別地為此有效位元週期之位元值0以及其後之為位元週期之位元值1，於此例，數位錯誤更正電路更可以利用一個查找表（loo-kuptable）的方式，對於比較週期內邏輯0與邏輯1的數量之所有不同之可能的組合，一對一的正確輸出有效邏輯位元組，即完成了類比至數位的量化轉換，此轉換亦抗雜訊。

本發明之一種具有抗雜訊性逐漸逼近式類比數位轉換裝置及其方法中，可於任何位元週期內添加額外多餘比較週期，在一實施例中，參閱第5圖所示顯示多餘位元週期51會合成一有效位元週期52，即言添加於最後一位元週期，圖中顯示於SAR ADC110的搜尋過程中輸入電壓Vi的暫態波形。此種狀況的輸入電壓Vi在正常SAR ADC轉換後，產生的數位輸出信號為[B1,B2,B3]=[0
,1,0]，於雜訊干擾的狀況之下，增加為4個多餘比較週期來降低雜訊干擾而錯誤的狀況，於此週期內輸出數位碼Bp[1:4]=[P1,P2,P3,P4]，共有8種實際可能發生之狀況，數位錯誤更正電路將偵測P1至P4中邏輯1或邏輯0較多者，輸出Pout則為較多數之邏輯準位，此數位錯誤更正邏輯所輸出之Pout結合原本位元邏輯B1,B2，可產生最終之數位輸出信號為[B1,B2,Pout]=[0,1,0]
。

又，在本發明之一種具有抗雜訊性逐漸逼近式類比數位轉換裝置及其方法中，多餘的比較週期61可以於任意位元週期內實行，如第6圖所示，於第二位元週期，比較器112的輸入電壓Vi非常接近比較器112的比較準位Vth_com，因此儘管第二個輸出位元（B2）真正比較後的輸出應為1，如受雜訊影響之下可能會將輸出位元（B2）輸出為0，即B2=0，但如於此位元週期實行多餘比較週期，經過多餘的比較週期，此時可以得到較準確之數位輸出信號為[B1,Pout,B3]=[1,0,1
]，Pout由於採多次取樣並採多數決結果，所以可以排除雜訊的干擾。使得雜訊並不會影響到A
DC轉換的準確度，且由於添加多餘比較週期之位元非最後之位元，因此可根據Pout繼續進行數位至類比的回授，以進行未完成之逐漸逼近式的轉換。

在本發明之一種具有抗雜訊性逐漸逼近式類比數位轉換裝置及其方法中，多餘比較週期可為任意正整數，特別地，以選擇2的次方之正整數為較佳的選擇，如圖5中實施例採用4=2²次，如圖6中實施例採用2=2¹次，數位錯誤更正電路將作對應的濾除雜訊成分之操作，並輸出單一數位輸出邏輯位元作為此有效位元週期之位元值。

請參閱圖7所示，數位錯誤更正電路對於多餘P位元週期時之比較器輸出71週期的情況下，可包括P-1個正反器72做為移位暫存器，用以儲存位元週期內之P次比較週期的比較器輸出。全部輸出經加法器相加在經過除法器位元除以P，即可得到去除雜訊之輸出Pout，並指定其為此位元週期之位元碼。若P值為2的任意正整數次方，則除法器電路可以用另一移位暫存器所完成。

請參閱第8圖所示，抗雜訊之逐漸逼近式類比數位轉換裝置包括：一逐漸逼近式類比數位轉換器110、一數位錯誤更正電路130以及一多餘比較控制電路132。逐漸逼近式類比數位轉換器110包括：第一比較器112、數位類比轉換器114及逐漸逼近式控制電路116所組成。

第一比較器112的第一輸入端接收第一類比信號V1。第一比較器112的第二輸入端電性連接數位類比轉換器114的輸出端，並且接收數位類比轉換器114的輸出（即，第二類比信號V2）。逐漸逼近式控制電路116耦接數位類比轉換器114的控制端及第一比較器112的輸出端，多餘比較控制電路132接收比較器112的輸出，並把輸出結果導入數位錯誤更正電路130。

其中，如第8圖所示逐漸逼近式控制電路114使用逐漸逼近式演算法控制數位類比轉換器114的輸出。在一實施例中，數位類比轉換器114是在逐漸逼近式控制電路116的控制下，基於類比輸入信號Vinput、共模電壓V_CM、正參考電壓V_IP和負參考電壓V_IN輸出第二類比信號V2。於此
，第一類比信號V1可為共模電壓（V_CM），而第二類比信號V2可為輸入電壓（Vinput）。在一實施例中，數位類比轉換器114包含具有從MSB至LSB之複數個位元的電容陣列及耦接電容陣列之開關陣列。而逐漸逼近式控制電路116透過控制開關陣列而逐一調整一預定數目之各位元的電壓準位，以致使數位類比轉換器114提供第二類比信號V2。

並且，多餘比較週期控制電路132會致使比較器112進行設定之p次多餘週期比較，並接收比較器112的比較結果一連串數位輸出信號Bp[1:p]，送交數位錯誤更正電路130，去除雜訊，並輸出一數位位元，此位元與其他位元週期之輸出訊號共同結合成為最終類比數位轉換結果。逐漸逼近式演算法可為二元搜索演算法，亦可為次二元之搜索演算法以及含有重複大小之數位類比回授的容忍穩定誤差二元搜索演算法。

請參閱第9圖所示，逐漸逼近式類比數位轉換器110採用抗雜訊技術。於此，數位類比轉換器114是在逐漸逼近式控制電路116的控制下，基於共模電壓V_CM、正參考電壓V_IP和負參考電壓V_IN輸出第二類比信號V2。並且，第一類比信號V1是取樣保持電路118在逐漸逼近式控制電路114的控制下，進行類比輸入信號Vinput的取樣保持處理而產生。於此，第一類比信號V1可為輸入電壓（Vi），而第二類比信號V2可相應於共模電壓（V_CM）。

綜上所述，應用根據本發明之一種具有抗雜訊逐漸逼近式類比數位轉換裝置及方法來進行逐漸逼近式類比數位轉換，得以於增加傳統SAR ADC對於雜訊干擾的抵抗性。

110．．．逐漸逼近式類比數位轉換器

112．．．比較器

114．．．數位類比轉換器

116．．．逐漸逼近式控制電路

130．．．數位錯誤更正電路

132．．．多餘比較控制電路

Vinput．．．類比輸入信號

V1．．．第一類比信號

V2．．．第二類比信號

Bn．．．位元

B[1：N-1]．．．數位輸出信號

Bp[1：p]．．．多餘比較週期內之數位輸出信號

B[1：N]．．．去除雜訊之數位最終輸出信號

Claims (1)

1.一種具有抗雜訊之逐漸逼近式類比數位轉換裝置，包括：
一逐漸逼近式類比數位轉換器：
一第一比較器：具有一第一輸入端、一第二輸入端及一輸出端，其中該第一輸入端用以接收一第一類比信號、該第二輸入端用以接收一第二類比信號；
一數位類比轉換器：電性連接該第一比較器的該第二輸入端；以及
一逐漸逼近式控制電路：耦接該數位類比轉換器的控制端及該第一比較器的該輸出端，以使用逐漸逼近式演算法控制該數位類比轉換器的輸出，並且依據該第一比較器的比較結果產生一數位信號；以及
一多餘比較控制電路：用以致使比較器於任意有效位元週期進行任意特定次數額外周期比較；以及
一數位錯誤更正電路：用以將多餘比較週期內比較器輸出之受雜訊干擾含有錯誤位元之數位訊號更正，更正後輸出一數值，其數值為多餘比較週期內之數位輸出數位訊號中 數量較多之邏輯值，並且將此數值於之前之有效位元結合輸出為最終無雜訊之數位輸出值。
2.如申請專利範圍第1項所述之具有抗雜訊之逐漸逼近式類比數位轉換裝置，其中額外周期比較的數位輸出值，經數位錯誤更正電路去除雜訊成分後，指定為所屬之該位元週期的位元值。
3.如申請專利範圍第1項所述之具有抗雜訊之逐漸逼近式類比數位轉換裝置，其中該數位錯誤更正電路裝置可包括：
一移位暫存電路，具有與多餘比較週期數量減一之正反器
，用以儲存於多餘比較週期內的數位輸出；
一加法電路，耦接移位暫存電路每個輸出並予以相加；以及
一除法單元，用以對加法器的輸出進行除法運算，等校的達到多數決之選擇多數邏輯值輸出，或者等校的進行雜訊的濾波，其中該除法器之數位輸出信號為所屬之該位元週期所對應之輸出位元。
4.一種具有抗雜訊之逐漸逼近式類比數位轉換方法，其中該錯誤更正電路裝置濾除雜訊之步驟可包括：
比較器進行多次比較；
判斷邏輯1或邏輯0兩者數量較多者，為輸出邏輯值，如數量一樣則可判定為任一邏輯值；以及
並指定輸出數值為該有效位元週期之輸出位元。
5.一種具有抗雜訊之逐漸逼近式類比數位轉換方法，其中該多餘比較週期之步驟包括：
於任意特定位元週期進行特定次數之比較；
於此週期完成前，不進行任何數位至類比之回授；以及
當該得到此位元週期經數位錯誤校正後之正確的輸出位元時，如有接續之位元週期，則依據此輸出位元繼續進行逐漸逼近式轉換步驟。
6.如申請專利範圍第5項所述之具有抗雜訊之逐漸逼近式類比數位轉換方法，其中任意特定位元週期，更包括最小有效位週期，即最後位元週期。
7.如申請專利範圍第5項所述之具有抗雜訊之逐漸逼近式類比數位轉換方法，其中任意特定次數多餘週期，更包括數量為二的正整數次方之特別次數。
8.一種具有抗雜訊之逐漸逼近式類比數位轉換方法，其中抗雜訊之步驟包括：
於特定有效位元週期，比較器進行額外比較；
於比較週期內的所有輸出經數位低通濾波器濾波後輸出；以及
將該輸出邏輯值指定為進行額外比較週期之該有效位元之最終輸出值。
9.一種具有抗雜訊之逐漸逼近式類比數位轉換方法，其中該錯誤更正電路裝置濾除雜訊之步驟可包括：
比較器進行多次比較;
並由邏輯0與邏輯1分布的比例，對應出訊號之量化後的數
位輸出邏輯位元組；以及
指定該位元組為該有效位元週期及其後位元週期之輸出位
元。
10.如申請專利範圍第1所述之具有抗雜訊之逐漸逼近式類比數位轉換裝置，其中該數位錯誤更正電路裝置可包括：
一移位暫存電路，用以儲存於多次比較中的數位輸出；
一查找表（lookup table），將同一位元週期內多次比較中不同的邏輯0與邏輯1輸出的比例依據雜訊機率分布函數對應出正確量化之數位輸出信號位元組，該位元組指定為所對應之位元週期以及其後之位元的最終數位輸出。