TW201434112A - 靜態隨機存取記憶體單元結構以及靜態隨機存取記憶體單元佈局結構 - Google Patents

Abstract

本發明揭示一種靜態隨機存取記憶體單元佈局結構，其中長形接觸窗跨置於二個主動區。另揭示一種靜態隨機存取記憶體單元結構及其製法，其中使長形接觸窗跨置於下拉電晶體與上拉電晶體的汲極上，第零層金屬連線跨置於長形接觸窗上與另一上拉電晶體的閘極線上。如此，已無縱向與橫向的第零層金屬連線相交處，不會有基底同一處遭受二次蝕刻製程的腐蝕情形，可避免侵蝕的釘入區太深而引起接面漏電流的情形。

Description

靜態隨機存取記憶體單元結構以及靜態隨機存取記憶體單元 佈局結構

本發明是關於一種記憶體結構，特別是關於一種靜態隨機存取記憶體單元結構及其佈局結構。

靜態隨機存取記憶體(static random access memory，SRAM)裝置包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體單元(cell unit)。在習知的記憶體單元結構製程中，由於黃光製程極限的影響，對於位於接觸窗(contact)上方的第零層金屬(Metal-zero)連線(interconnect)(其常為縱向(vertical direction)，此係以其線長方向定為縱向來看)與橫跨接觸窗與閘極線的第零層金屬連線(其常為橫向(horizontal direction)，此係以其線長方向相對於前述定義之縱向來看)的製造，必須以兩次的微影(microlithography)及蝕刻(etching)製程分別達成所欲的溝槽(trench)製作、接著鍍積一金屬層填入溝槽、再進行化學機械研磨(chemical mechanical polishing，CMP)製程而完成。換言之，在製程中，必須以一次微影及蝕刻製程形成縱向方向的溝槽，再以另一次微影及蝕刻製程形成橫向方向的溝槽。而於縱向與橫向交接處，即為蝕刻位置重複之處，此種位置經過二次的蝕刻腐蝕，使得局部腐蝕侵害至基底深處，此可稱為釘入(stitch)。在較差的狀況時，例如當此種侵蝕的釘入區(stitch recess)到達基底的擴散區(diffusion)，可引起接面漏電流(junction leakage)，使得SRAM製造良率下降。此種影響，在使用SiGe技術的基底尤其顯著。

因此，對於新穎的靜態隨機存取記憶體單元結構仍有所需要，以避免如上述之接面漏電流的問題。

本發明之一目的是提供一種靜態隨機存取記憶體單元結構及其佈局結構，可解決上述問題。

依據本發明的一種實施方式，本發明提供一種靜態隨機存取記憶體單元佈局結構，包括一半導體基底、一第一閘極線(gate line)、及一第一長形接觸窗(slot contact)。半導體基底包括一第一主動區(active area)及平行於第一主動區的一第二主動區。第一閘極線係於第一主動區及第二主動區上通過。第一長形接觸窗係跨置於位於第一閘極線的一側的第一主動區及第二主動區上。

依據本發明的另一種實施方式，本發明提供一種靜態隨機存取記憶體單元結構，包括一第一反相器(inverter)、一第二反相器、一第一長形接觸窗、一第二長形接觸窗、一第一第零層(level 0)金屬連線、以及一第二第零層金屬連線。第一反相器包括一第一下拉電晶體(pull-down transistor)及一第一上拉電晶體(pull-up transistor)。第二反相器包括一第二下拉電晶體及一第二上拉電晶體。第一長形接觸窗跨置於第一下拉電晶體的汲極上與第一上拉電晶體的汲極(drain)上。第一第零層金屬連線跨置於第一長形接觸窗上與第二上拉電晶體的閘極線上。第二長形接觸窗跨置於第二下拉電晶體的汲極上與第二上拉電晶體的汲極上。第二第零層金屬連線跨置於第二長形接觸窗上與第一上拉電晶體的閘極線上。

本文中所謂「第零層金屬連線」意指由位於層間介電層中的 第零層金屬層(M0)所形成的金屬連線。將於後文中詳細說明。

由於，於依據本發明之靜態隨機存取記憶體單元結構中，已無縱向與橫向的第零層金屬連線相交處，不會有基底同一處遭受二次蝕刻製程的腐蝕情形，因此，可避免上述侵蝕的釘入區太深而引起接面漏電流的情形。

10‧‧‧靜態隨機存取記憶體單元

12‧‧‧第一上拉電晶體

14‧‧‧第二上拉電晶體

16‧‧‧第一下拉電晶體

18‧‧‧第二下拉電晶體

20‧‧‧第一存取電晶體

22‧‧‧第二存取電晶體

24、26‧‧‧儲存節點

28、30‧‧‧串接電路

32‧‧‧電壓源

34‧‧‧接地線

36‧‧‧字元線

38‧‧‧位元線

40‧‧‧第一反相器

42‧‧‧第二反相器

44‧‧‧靜態隨機存取記憶體單元佈局結構

46‧‧‧半導體基底

47‧‧‧隔離結構

48、48'‧‧‧第一閘極線

50、50'‧‧‧第一長形接觸窗

51‧‧‧第一層層間介電層

52、52'‧‧‧第一主動區

53‧‧‧第二層層間介電層

54‧‧‧第二主動區

55‧‧‧第一溝槽

56‧‧‧第三主動區

57‧‧‧第二溝槽

58、58'‧‧‧第四主動區

59、85‧‧‧溝槽

60、60'‧‧‧第二閘極線

61、67‧‧‧硬遮罩

62、62'‧‧‧第二長形接觸窗

63‧‧‧光阻層

64、64'‧‧‧第一第零層金屬連線

65、71、73‧‧‧開口

66‧‧‧第二第零層金屬連線

68‧‧‧第三閘極線

69‧‧‧光阻層

70‧‧‧第四閘極線

72‧‧‧字元線連接墊

74‧‧‧位元線接觸窗

76‧‧‧位元線連接墊

78‧‧‧長形接地電極接觸窗

80‧‧‧接地電極連接墊

81‧‧‧第三溝槽

82、84‧‧‧接地電極接觸窗

83‧‧‧第三層層間介電層

86‧‧‧介質孔

88‧‧‧第一層金屬內連線

90、92、96、96'、98‧‧‧汲極

91、91'、94‧‧‧源極

AA'、BB'、CC'‧‧‧剖面線

第1圖繪示依據本發明的一實施例的靜態隨機存取記憶體單元之電路示意圖。

第2圖繪示依據本發明的一實施例的靜態隨機存取記憶體單元佈局結構圖。

第3圖繪示沿第2圖之線段AA'的剖面示意圖。

第4圖繪示沿第2圖之線段BB'的剖面示意圖。

第5圖繪示沿第2圖之線段CC'的剖面示意圖。

第6圖繪示依據本發明的另一實施例的靜態隨機存取記憶體單元佈局結構圖。

第7圖繪示沿第6圖之線段CC'的剖面示意圖。

第8及9圖繪示依據本發明的一實施例製造靜態隨機存取記憶體單元結構的方法。

請參考第1圖，第1圖為依據本發明的一實施例的靜態隨機存取記憶體單元之電路圖，主要以電晶體呈現。此靜態隨機存取記憶體單元10為六電晶體靜態隨機存取記憶體單元(six-transistor SRAM，6T-SRAM)，係包括第一上拉電晶體12和第二上拉電晶體14、第一下拉電晶體16和第二下拉電晶體18以及第一存取電晶體(access transistor)20 和第二存取電晶體22，其中第一上拉電晶體12和第二上拉電晶體14及第一下拉電晶體16和第二下拉電晶體18構成栓鎖電路(latch)，使資料可以栓鎖在儲存節點(storage node)24或26。存取電晶體的閘極(gate)又可稱為通過閘(passing gate)。

一般而言，6T-SRAM記憶體單元10的第一上拉電晶體12和第二上拉電晶體14為p型場效電晶體(pFET)，例如PMOSFET；而第一下拉電晶體16、第二下拉電晶體18、第一存取電晶體20、和第二存取電晶體22則為n型場效電晶體(nFET)，例如nMOSFET。其中，第一上拉電晶體12和第一下拉電晶體16構成第一反向器40，且這兩者所構成的串接電路28其兩端點分別電連接於供應電壓源，例如電壓源(V_CC)32與接地線(V_SS)34；同樣地，第二上拉電晶體14與第二下拉電晶體18構成第二反向器42，而這兩者所構成的串接電路30其兩端點亦分別電連接於供應電壓源，例如電壓源32與接地線34。

在儲存節點24處，係分別電連接有第二下拉電晶體18和第二上拉電晶體14之閘極、及第一下拉電晶體16、第一上拉電晶體12和存取電晶體20的汲極。同樣地，在儲存節點26上，亦分別電連接有第一下拉電晶體16和第一上拉電晶體12之閘極、及第二下拉電晶體18、第二上拉電晶體14和存取電晶體22的汲極。存取電晶體20和22的閘極則電連接至字元線(word line)36，而存取電晶體20和22的源極(source)則分別電連接至相對應之位元線(bit line)38。

如第1圖所示電路之依據本發明的一實施例的靜態隨機存取記憶體單元佈局結構，可參照第2圖；第3至5圖則分別顯示第2圖中沿AA'、BB'、CC'直線的剖視示意圖，以進一步顯示靜態隨機存取記憶體 單元結構。

將參照第1至5圖於下述說明依據本發明的一實施例的靜態隨機存取記憶體單元佈局結構。靜態隨機存取記憶體單元佈局結構44包括半導體基底46、第一閘極線48、及第一長形接觸窗50。半導體基底46包括第一主動區52及平行於第一主動區52的第二主動區54。第一閘極線48係於第一主動區52及第二主動區54上通過。其中第一長形接觸窗50係跨置於位於第一閘極線48的一側的第一主動區52及第二主動區54上，如第2及3圖所示。

因此，如第1圖所示之第一下拉電晶體16可包括由第一閘極線48所形成的閘極及位於閘極二側的第一主動區52中的一對汲極90與源極；第一上拉電晶體12可包括由第一閘極線48所形成的閘極及位於閘極二側的第二主動區54中的一對汲極92與源極94。第一長形接觸窗50即做為節點接觸窗(node contact)。

於靜態隨機存取記憶體單元佈局結構44中，半導體基底46還可包括平行於第二主動區54的第三主動區56及第四主動區58。第二主動區54位於第一主動區52與第三主動區56之間，第三主動區56位於第二主動區54與第四主動區58之間。靜態隨機存取記憶體單元佈局結構44還可包括第二閘極線60及第二長形接觸窗62。第二閘極線60於第三主動區56及第四主動區58上通過。第二長形接觸窗62跨置於位於第二閘極線60的一側的第三主動區56及第四主動區58上，如第2及3圖所示。各主動區之間以隔離結構47例如淺溝隔離結構(shallow trench isolation，STI)電性隔離。

因此，如第1圖所示之第二下拉電晶體18可包括由第二閘極線60所形成的閘極及位於閘極二側的第四主動區58中的一對汲極96與源極；第二上拉電晶體14可包括由第二閘極線60所形成的閘極及位於閘極二側的第三主動區56中的一對汲極98與源極。第二長形接觸窗62即做為節點接觸窗。

靜態隨機存取記憶體單元佈局結構44還可包括第一第零層金屬連線64及第二第零層金屬連線66。第一第零層金屬連線64跨置於第一長形接觸窗50上與第二閘極線60上，如第2及4圖所示。第二第零層金屬連線66跨置於第二長形接觸窗62上與第一閘極線48上。

如第2圖所示，為使結構配置緊密，可將第一長形接觸窗50與第二長形接觸窗62實質上(substantially)沿一直線配置。

靜態隨機存取記憶體單元佈局結構44還可包括第三閘極線68及第四閘極線70。第三閘極線68於第一閘極線48的一側的第一主動區52上通過，可供形成如第1圖所示的存取電晶體20；此側與第一長形接觸窗50同側。第一長形接觸窗50位於第一閘極線48與第三閘極線68之間。第四閘極線70於第二閘極線60的一側的第四主動區58上通過，可供形成如第1圖所示的存取電晶體22；此側與第二長形接觸窗62同側。第二長形接觸窗62位於第二閘極線60與第四閘極線70之間。如第2圖所示。

第一長形接觸窗50與第一第零層金屬連線64形成地域性內連接(local interconnect)，即，將第二下拉電晶體18和第二上拉電晶體14之閘極、及第一下拉電晶體16、第一上拉電晶體12和存取電晶體20的 汲極電連接，而為儲存節點24。第二長形接觸窗62與第二第零層金屬連線66形成地域性內連接，即，將第一下拉電晶體16和第一上拉電晶體12之閘極、及第二下拉電晶體18、第二上拉電晶體14和存取電晶體22的汲極電連接，而為儲存節點26。

靜態隨機存取記憶體單元佈局結構44還可包括字元線連接墊72，其與第四閘極線70連接，如第2圖所示。字元線連接墊72上可設置介質孔，以與字元線36電相連。

靜態隨機存取記憶體單元佈局結構44還可包括位元線接觸窗74，其與位於第四閘極線70的另一側的第四主動區58連接。靜態隨機存取記憶體單元佈局結構44還可包括位元線連接墊76，其位於位元線接觸窗74上。位元線連接墊76上可設置介質孔，以與位元線38電相連。

如第2與5圖所示，靜態隨機存取記憶體單元佈局結構44還可包括長形(slot form)接地電極接觸窗78，其位於第一閘極線48的另一側的第一主動區52上並延伸至相鄰的靜態隨機存取記憶體單元佈局結構的一主動區52'上。接地電極連接墊80位於長形接地電極接觸窗78上。接地電極連接墊80可與電壓源例如接地線34電連接。於此實施方式中，由於長形接地電極接觸窗78形狀較大，製程的操作窗(operation window)可較大。

第2及5圖顯示長形接地電極接觸窗78的情形，其延伸跨越隔離結構47，連接一單元結構的第一主動區52(汲極91)與另一單元結構的主動區52'(汲極91')，但不限於此。第6及7圖顯示一對分開(split)的接地電極接觸窗82及84，分別位於第一閘極線48的另一側的第一主動 區52(汲極91)上及相鄰的靜態隨機存取記憶體單元佈局結構的主動區52'(汲極91')上。接地電極連接墊80跨置於此對分開的接地電極接觸窗82及84上。

靜態隨機存取記憶體單元佈局結構44還可包括介質孔86位於接地電極連接墊80上，及第一層金屬內連線88位於介質孔86上。

可注意的是，依據本發明的一實施方式，靜態隨機存取記憶體的記憶體單元陣列的佈局結構，可包括複數個如前述之靜態隨機存取記憶體單元結構排列而成，但使任相鄰的二個單元結構互相為鏡像。

亦參照第1至5圖於下述說明依據本發明的另一實施例的靜態隨機存取記憶體單元結構。靜態隨機存取記憶體單元結構包括第一反相器40、第二反相器42、第一長形接觸窗50、第二長形接觸窗62、第一第零層金屬連線64、以及第二第零層金屬連線66。第一反相器40包括第一下拉電晶體16及第一上拉電晶體12。例如，第一下拉電晶體16包括由第一閘極線48所形成的閘極及位於閘極二側的第一主動區52中的一對汲極90與源極；第一上拉電晶體12包括由第一閘極線48所形成的閘極及位於閘極二側的第二主動區54中的一對汲極92與源極94(可一併參照第4圖)。第二反相器42包括第二下拉電晶體18及第二上拉電晶體14。例如，第二下拉電晶體18包括由第二閘極線60所形成的閘極及位於閘極二側的第四主動區58中的一對汲極96與源極；第二上拉電晶體14包括由第二閘極線60所形成的閘極及位於閘極二側的第三主動區56中的一對汲極98與源極。

第一長形接觸窗50跨置於第一下拉電晶體16的汲極90上與 第一上拉電晶體12的汲極92上。第一第零層金屬連線64跨置於第一長形接觸窗50上與第二上拉電晶體的閘極線60上。第二長形接觸窗62跨置於第二下拉電晶體18的汲極96上與第二上拉電晶體14的汲極98上。第二第零層金屬連線66跨置於第二長形接觸窗62上與第一上拉電晶體12的第一閘極線48上。

其中，第一長形接觸窗50的上表面實質上可與第二上拉電晶體14的第二閘極線60的上表面高度相同或是略高於第二閘極線60的上表面。另外，第二長形接觸窗62的上表面實質上可與第一上拉電晶體12的第一閘極線48的上表面高度相同或是略高於第一閘極線48的上表面。另外，第一下拉電晶體16的閘極線與第一上拉電晶體12的閘極線為同一條第一閘極線48所構成。另外，第二下拉電晶體18的閘極線及第二上拉電晶體14的閘極線是由同一條第二閘極線60所構成。

而於結構上，請參閱第2及5圖，靜態隨機存取記憶體單元結構44，如上述，還可包括長形接地電極接觸窗78，其跨置於第一下拉電晶體16的源極91及相鄰的另一靜態隨機存取記憶體單元結構上的第一下拉電晶體的源極91'。另外，可有接地電極連接墊80，位於長形接地電極接觸窗78上。或者，請參閱第6及7圖，可包括一對分開的接地電極接觸窗82及84，分別位於第一下拉電晶體16的源極91上及相鄰的另一靜態隨機存取記憶體單元結構上的第一下拉電晶體的源極91'上。另外，可有接地電極連接墊80，跨置於此對分開的接地電極接觸窗82及84上。另外，如第5及7圖所示，可有介質孔86位於接地電極連接墊80上。另外，可有第一層金屬內連線88位於介質孔86上。

本文中，如一般之稱法，將第一層金屬層(Metal-1，M1)與上 方之第二層金屬層(Metal-2，M2)之間或更上方各層金屬層之間的介電層(dielectric layer)，稱為金屬間介電層(inter-metal dielectric，IMD)，而可細分為例如IMD1、IMD2、IMD3……等等，例如M1位於IMD1中，M2位於IMD2中，以此類推；以及，將第一層金屬層(M1)與基底(substrate)之間的介電層稱為層間介電層(interlayer dielectric，ILD)，而位於層間介電層中的金屬層即稱為第零層金屬層(Metal-0，M0)。本文中所謂「第零層金屬連線」意指由位於層間介電層中的第零層金屬層所形成的金屬連線。此外，於本發明中，尚可進一步於層間介電層中形成介質孔，其可稱為第零層介質孔(Via-0)。因此，又可將層間介電層分段來定義，例如，若以第4、5及7圖所示的剖面示意圖來說明，約與電晶體的閘極(例如第4圖所示的閘極線60、48、48'、60')等高的是第一層層間介電層(ILD-1)51；第零層金屬層(例如由第零層金屬層所形成的第零層金屬連線64、64'、接地電極連接墊80)在第二層層間介電層(ILD-2)53中；Via-0(例如介質孔86)在第三層層間介電層(ILD-3)83中。於此例中，第三層層間介電層83上面就是M1(例如由M1形成的第一層金屬內連線88)，M1在IMD1中。

於本發明之又另一實施方式，本發明亦提供一種製造靜態隨機存取記憶體單元結構的方法，包括下列步驟。首先，提供一半導體基底。其次，於半導體基底形成一第一反相器，其包括一第一下拉電晶體及一第一上拉電晶體。於半導體基底形成一第二反相器，其包括一第二下拉電晶體及一第二上拉電晶體。其中第一反相器與第二反相器位於一第一層層間介電層中。然後，於第一層層間介電層中形成一第一長形接觸窗，其電性連接第一下拉電晶體的汲極與第一上拉電晶體的汲極，及於第一層層間介電層中形成一第二長形接觸窗，其電性連接第二下拉電晶體的汲極與第二上拉電晶體的汲極。形成一第二層層間介電層，其覆蓋第一反相器、第二反相器、及第一層層間介電層。然後，進行一第一 微影與蝕刻製程以於第二層層間介電層形成一第一溝槽及一第二溝槽。第一溝槽暴露位於第一上拉電晶體的汲極上方處的第一長形接觸窗與第二上拉電晶體的閘極線。第二溝槽暴露位於第二上拉電晶體的汲極上方處的第二長形接觸窗與第一上拉電晶體的閘極線。然後，於第一溝槽及第二溝槽填入一第零層金屬層，而分別形成一第一第零層金屬連線以電性連接第一長形接觸窗與第二上拉電晶體的閘極線，及形成一第二第零層金屬連線以電性連接第二長形接觸窗與第一上拉電晶體的閘極線。

詳言之，請一併參閱第2至5圖，本發明提供一種製造靜態隨機存取記憶體單元結構的方法，包括下列步驟。首先，提供半導體基底46。其次，於半導體基底46形成第一反相器40，其包括第一下拉電晶體16及第一上拉電晶體12。於半導體基底46形成第二反相器42，其包括第二下拉電晶體18及第二上拉電晶體14。其中第一反相器40與第二反相器42位於第一層層間介電層51中。然後，於此第一層層間介電層51中形成第一長形接觸窗50，其電性連接第一下拉電晶體16的汲極90與第一上拉電晶體12的汲極92，及形成第二長形接觸窗62，其電性連接第二下拉電晶體18的汲極96與第二上拉電晶體14的汲極98。形成第二層層間介電層53，其覆蓋第一反相器40、第二反相器42、及第一層層間介電層51。

然後，對第二層層間介電層53進行第一微影與蝕刻製程以形成第一溝槽55，其暴露位於第一上拉電晶體12的汲極92上方處的第一長形接觸窗50與第二上拉電晶體14的第二閘極線60，及形成第二溝槽57，其暴露位於第二上拉電晶體14的汲極98上方處的第二長形接觸窗62與第一上拉電晶體12的第一閘極線48。然後，於第一溝槽55及第二溝槽57填入第零層金屬層，而分別形成第一第零層金屬連線64以電性 連接第一長形接觸窗50與第二上拉電晶體14的第二閘極線60，及形成第二第零層金屬連線66以電性連接第二長形接觸窗62與第一上拉電晶體12的第一閘極線48。

其中，如上述，可使第一長形接觸窗50的上表面實質上與第二上拉電晶體14的第二閘極線60的上表面高度相同；或是使第一長形接觸窗50的上表面略高於第二閘極線60的上表面，此係因為在閘極線形成後，可視情況先形成一層薄的介電層後，再形成長形接觸窗的溝槽，因此製得的長形接觸窗的上表面會略高於閘極線的上表面。同理，可使第二長形接觸窗62的上表面實質上與第一上拉電晶體12的第一閘極線48的上表面高度相同；或是使第二長形接觸窗62的上表面略高於第一閘極線48的上表面。另外，可使第一下拉電晶體16的閘極線與第一上拉電晶體12的閘極線由同一條第一閘極線48所構成。另外，可使第二下拉電晶體18的閘極線及第二上拉電晶體14的閘極線由同一條第二閘極線60所構成。

另外，如第2及5圖所示，可進一步包括下列步驟。於形成第一長形接觸窗50的同時，於第一層層間介電層51中形成一長形接地電極接觸窗78，分別位於第一下拉電晶體16的源極91上及相鄰的另一靜態隨機存取記憶體單元結構的第一下拉電晶體的源極91'上。對第二層層間介電層53另外進行第二微影與蝕刻製程，以形成第三溝槽81，其暴露長形接地電極接觸窗78。另於第三溝槽81填入第零層金屬層，以於長形接地電極接觸窗78上形成接地電極連接墊80。

或者，接地電極接觸窗的形狀可為分開的一對，如第6及7圖所示，於此實施例中，包括下列步驟。於形成第一長形接觸窗50的同 時，於第一層層間介電層51中形成一對分開的接地電極接觸窗82及84，分別位於第一下拉電晶體16的源極91上及相鄰的另一靜態隨機存取記憶體單元結構的第一下拉電晶體的源極91'上。對該第二層層間介電層53另外進行第二微影與蝕刻製程，以形成第三溝槽81，其暴露此對分開的接地電極接觸窗82及84。另於第三溝槽81填入第零層金屬層，形成接地電極連接墊80，跨過第一層層間介電層51而跨置於此對分開的接地電極接觸窗82及84上。

另外，製造靜態隨機存取記憶體單元結構的方法可進一步包括下列步驟。形成第三層層間介電層83覆蓋第一第零層金屬連線64、第二第零層金屬連線66及接地電極連接墊80。形成介質孔86位於接地電極連接墊80上並貫通第三層層間介電層83。於介質孔86上形成第一層金屬內連線88。

於上述製造靜態隨機存取記憶體單元結構的方法中，各元件的製作可參考或採用習知材料與形成的方法，例如閘極線可包括適用的導電材料，例如多晶矽或金屬矽化物或適當的金屬材料，例如鋁或鎢，如果是金屬閘極線則還可包含高介電常數(high-K)材料及功函數(work function)金屬(例如氮化鈦(TiN)，供形成pFET，鋁化鈦(TiAl)供形成nFET；接觸窗可包括適用的導電材料，例如鎢、或銅；第零層或第一層金屬層可包括適用的導電材料，例如鋁、銅或鎢，例如第零層金屬層(M0)採用鎢，第一層金屬層(M1)採用銅，但本發明並不受此限制。

值得注意的是，橫向的第零層金屬連線與縱向的第零層金屬連線(或接墊)是個別進行二次的微影與蝕刻製程來形成溝槽、再填入金屬材料或導電材料來製作。例如，請參閱第8圖，進行第一微影與蝕刻製 程時，是於第二層層間介電層53上形成一硬遮罩61，於硬遮罩61上形成圖案化光阻層63，具有開口65，藉由開口65將硬遮罩61圖案化，移除光阻層63，經由圖案化的硬遮罩61對第二層層間介電層53蝕刻，形成第一溝槽55、第二溝槽57、及供形成例如字元線連接墊的溝槽59。當需要進行第二微影與蝕刻製程以供形成縱向的第零層金屬連線(或接墊)時，如第9圖所示，可使用例如硬遮罩67將已形成的溝槽覆蓋住，於硬遮罩67上形成圖案化光阻層69，具有開口71及73，藉由開口71及73將硬遮罩67圖案化，移除光阻層69，經由圖案化的硬遮罩67對第二層層間介電層53蝕刻，形成第三溝槽81、及供形成例如電壓源連接墊的溝槽85。移除硬遮罩67，露出各溝槽。於各溝槽填入第零層金屬層，例如採用習知的濺鍍，進行CMP製程以移除多餘的金屬層部分並平坦化，而可獲得各橫向與縱向形狀的第零層金屬連線或連接墊。橫向與縱向形狀的溝槽製作順序並無限制。

本發明的特徵之一是使長形接觸窗跨過隔離結構而連接第一下拉電晶體的汲極與第一上拉電晶體的汲極，做為二者的電連接，因此，在此長形接觸窗上僅需設置橫向的第零層金屬連線以連接此長形接觸窗與第二上拉電晶體的閘極線，沒有橫向的第零層金屬連線與縱向的第零層金屬連線的交接或重疊處(或接墊)，因此，當橫向的第零層金屬連線與縱向的第零層金屬連線(或接墊)個別進行二次的微影與蝕刻製程來形成製作中所需要的溝槽時，基底不會有被重複蝕刻的地方，而可避免嚴重的釘入凹陷，如此，可避免漏電流。再者，由於第零層金屬連線密度降低，亦可降低負載效應(loading effect)。再者，第零層金屬連線的製造狀況可較完善，避免釘入區形成縫隙或空洞，如此可增加靠度而提升良率。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

46‧‧‧半導體基底

47‧‧‧隔離結構

50‧‧‧第一長形接觸窗

51‧‧‧第一層層間介電層

52‧‧‧第一主動區

53‧‧‧第二層層間介電層

54‧‧‧第二主動區

55‧‧‧第一溝槽

56‧‧‧第三主動區

58、58'‧‧‧第二閘極線

59‧‧‧溝槽

62、62'‧‧‧第二長形接觸窗

64‧‧‧第一第零層金屬連線

66‧‧‧第二第零層金屬連線

72‧‧‧字元線連接墊

90、92、96、96'、98‧‧‧汲極

AA'‧‧‧剖面線

Claims (18)

1. 一種靜態隨機存取記憶體單元佈局結構，包括：一半導體基底，其包括一第一主動區及平行於該第一主動區的一第二主動區；一第一閘極線，於該第一主動區及該第二主動區上通過；及一第一長形接觸窗，跨置於位於該第一閘極線的一側的該第一主動區及該第二主動區上。
2. 如請求項1所述的靜態隨機存取記憶體單元佈局結構，進一步包括：平行於該第二主動區的一第三主動區及一第四主動區，該第二主動區位於該第一主動區與該第三主動區之間，該第三主動區位於該第二主動區與該第四主動區之間；一第二閘極線，於該第三主動區及該第四主動區上通過；及一第二長形接觸窗，跨置於位於該第二閘極線的一側的該第三主動區及該第四主動區上。
3. 如請求項2所述的靜態隨機存取記憶體單元佈局結構，進一步包括：一第一第零層金屬連線，跨置於該第一長形接觸窗上與該第二閘極線上；及一第二第零層金屬連線，跨置於該第二長形接觸窗上與該第一閘極線上。
4. 如請求項3所述的靜態隨機存取記憶體單元佈局結構，其中，該第一長形接觸窗與該第二長形接觸窗實質上沿一直線配置。
5. 如請求項3所述的靜態隨機存取記憶體單元佈局結構，進一步包括：一第三閘極線，於該第一閘極線的該側的該第一主動區上通過，該第一長形接觸窗位於該第一閘極線與該第三閘極線之間；及一第四閘極線，於該第二閘極線的該側的該第四主動區上通過，該第二長形 接觸窗位於該第二閘極線與該第四閘極線之間。
6. 如請求項5所述的靜態隨機存取記憶體單元佈局結構，進一步包括：一字元線連接墊，與該第四閘極線連接；一位元線接觸窗，與位於該第四閘極線的另一側的該第四主動區連接；及一位元線連接墊，位於該位元線接觸窗上。
7. 如請求項5所述的靜態隨機存取記憶體單元佈局結構，進一步包括：一長形接地電極接觸窗，位於該第一閘極線的另一側的該第一主動區上並延伸至一相鄰的靜態隨機存取記憶體單元佈局結構的一主動區上；及一接地電極連接墊，位於該長形接地電極接觸窗上。
8. 如請求項5所述的靜態隨機存取記憶體單元佈局結構，進一步包括：一對分開的接地電極接觸窗，分別位於該第一閘極線的另一側的該第一主動區上及一相鄰的靜態隨機存取記憶體單元佈局結構的一主動區上；及一接地電極連接墊，跨置於該對分開的接地電極接觸窗上。
9. 如請求項7或8所述的靜態隨機存取記憶體單元佈局結構，進一步包括：一介質孔位於該接地電極連接墊上；及一第一層金屬內連線位於該介質孔上。
10. 一種靜態隨機存取記憶體單元結構，包括：一第一反相器，包括一第一下拉電晶體及一第一上拉電晶體；一第二反相器，包括一第二下拉電晶體及一第二上拉電晶體；一第一長形接觸窗，跨置於該第一下拉電晶體的汲極上與該第一上拉電晶體的汲極上； 一第一第零層金屬連線，跨置於該第一長形接觸窗上與該第二上拉電晶體的閘極線上；一第二長形接觸窗，跨置於該第二下拉電晶體的汲極上與該第二上拉電晶體的汲極上；以及一第二第零層金屬連線，跨置於該第二長形接觸窗上與該第一上拉電晶體的閘極線上。
11. 如請求項10所述的靜態隨機存取記憶體單元結構，其中，該第一長形接觸窗的上表面實質上與該第二上拉電晶體的該閘極線的上表面高度相同或較高於該第二上拉電晶體的該閘極線的該上表面。
12. 如請求項10所述的靜態隨機存取記憶體單元結構，其中，該第二長形接觸窗的上表面實質上與該第一上拉電晶體的該閘極線的上表面高度相同或較高於該第一上拉電晶體的該閘極線的該上表面。
13. 如請求項10所述的靜態隨機存取記憶體單元結構，其中，該第一下拉電晶體的閘極線與該第一上拉電晶體的該閘極線為同一條閘極線所構成。
14. 如請求項10所述的靜態隨機存取記憶體單元結構，其中，該第二下拉電晶體的閘極線及該第二上拉電晶體的該閘極線是由同一條閘極線所構成。
15. 如請求項10所述的靜態隨機存取記憶體單元結構，進一步包括：一對分開的接地電極接觸窗，分別位於該第一下拉電晶體的源極上及相鄰的另一靜態隨機存取記憶體單元結構上的第一下拉電晶體的源極上；及一接地電極連接墊，跨置於該對分開的接地電極接觸窗上。
16. 如請求項10所述的靜態隨機存取記憶體單元結構，進一步包括： 一長形接地電極接觸窗，跨置於該第一下拉電晶體的源極及相鄰的另一靜態隨機存取記憶體單元結構上的第一下拉電晶體的源極；及一接地電極連接墊，位於該長形接地電極接觸窗上。
17. 如請求項15或16所述的靜態隨機存取記憶體單元結構，其中，一介質孔位於該接地電極連接墊上。
18. 如請求項17所述的靜態隨機存取記憶體單元結構，其中，一第一層金屬內連線位於該介質孔上。