TWI804512B - 積體電路結構及其形成方法及積體電路裝置 - Google Patents

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Abstract

本發明實施例提供一種積體電路結構，包括：第一閘極，覆蓋主動區域中的第一通道區域；第一電晶體，包括第一通道區域、第一源極區域、第一汲極區域、及第一閘極；導電接點，直接連接第一電晶體的第一汲極區域；第二閘極，與第一閘極相隔，第二閘極覆蓋第二通道區域；第二電晶體，包括第二通道區域、第二源極區域、第二汲極區域、及第二閘極；導電導孔，直接連接第二閘極；擴大導電導孔，覆蓋導電接點及導電導孔，使彼此電性連接，擴大導電導孔從導電接點至導電導孔於一平面延伸；及第一電性絕緣層，包圍擴大導電導孔。

Description

積體電路結構及其形成方法及積體電路裝置
本發明實施例係關於一種半導體元件，且特別有關於一種積體電路結構。
微處理器，包括同系列微控制器、特定應用積體電路(ASIC)、及各種在單一晶粒上具有一或多個中央處理單元(CPU)的晶片，通常包括一區塊的靜態隨機存取記憶體。當微處理器包括一區塊的靜態隨機存取記憶體時，一些製造微處理器所進行的製程亦可用於製造靜態隨機存取記憶體。為了實現此目標，應設計靜態隨機存取記憶體使其與用於製造微處理器的製程技術相容。在建構微處理器時可用的不同材料層應使用於靜態隨機存取記憶體中。與獨立製造的靜態隨機存取記憶體晶片相比，這帶來了不同的挑戰。
若製造微處理器時，靜態隨機存取記憶體單元可使用相同罩幕、材料、沉積製程步驟、絕緣層、及其他製程技術建構，可省去為靜態隨機存取記憶體單元的內部結構建構特殊的罩幕及製程步驟，同時減少了製作微處理器晶片的總罩幕數。
本發明實施例提供一種積體電路結構，包括：基板；半導體主動區域，覆蓋於基板上；第一閘極，覆蓋主動區域中的第一通道區域；第一電晶體，包括第一通道區域、鄰近主動區域中第一通道區域的第一側的第一源極區域、鄰近第一通道區域的第二側的第一汲極區域、及第一閘極；導電接點，直接連接第一電晶體的第一汲極區域；第二閘極，與第一閘極相隔，第二閘極覆蓋第二通道區域；第二電晶體，包括第二通道區域、鄰近主動區域中第二通道區域的第一側的第二源極區域、鄰近第二通道區域的第二側的第二汲極區域、及第二閘極；導電導孔，直接連接第二閘極；擴大導電導孔，覆蓋導電接點及導電導孔，使彼此電性連接，擴大導電導孔從導電接點至導電導孔於平面延伸；及第一電性絕緣層，包圍擴大導電導孔。
9:閘極結構
10:靜態隨機存取記憶體單元
11:主動區域
12:主動區域
13:閘極絕緣體
14:閘極
15:電性絕緣層
16:絕緣材料
17:導孔
18:接點
19:絕緣層
20:導孔
21:導孔
22:絕緣層
23:導孔
24:導孔
25:導電層
25a、25b、25c:導電內連線
26:開口
28:絕緣層
30:金屬層
42:擴大導孔
44:孔洞
46:孔洞
1C-1C、2B-2B、3B-3B、4B-4B、5B-5B、6B-6B、6C-6C、8B-8B、9B-9B、10B-10B:線段
BL:位元線
Figure 107133360-A0305-02-0029-1
:反位元線
Q1、Q2:資料節點
WL:字元線
Vdd、Vss:電源
Vg1、Vg2:節點
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1A圖係繪示出6電晶體-靜態隨機存取記憶體單元的電路圖。
第1B圖係根據先前技術繪示出靜態隨機存取記憶體單元布局的俯視圖。
第1C圖係為沿第1B圖中線段1C-1C截取的剖面圖。
第2A圖係根據一些實施例繪示出製造靜態隨機存取記憶體單元第一步驟中所製造部分之布局的俯視圖。
第2B圖係為沿第2A圖中線段2B-2B截取的剖面圖。
第3A圖係根據一些實施例繪示出製造靜態隨機存取記憶體單元後續步驟之布局的俯視圖。
第3B圖係為沿第3A圖中線段3B-3B截取的剖面圖。
第4A圖係根據一些實施例繪示出製造靜態隨機存取記憶體單元後續步驟之布局的俯視圖。
第4B圖係為沿第4A圖中線段4B-4B截取的剖面圖。
第5A圖係根據一些實施例繪示出製造靜態隨機存取記憶體單元後續步驟之布局的俯視圖。
第5B圖係為沿第5A圖中線段5B-5B截取的剖面圖。
第5C圖係為在製程中不同階段沿第5A圖中線段5B-5B截取的剖面圖。
第6A圖係根據一些實施例繪示出製造靜態隨機存取記憶體單元後續步驟之布局的俯視圖。
第6B圖係根據一些實施例繪示出沿第6A圖中線段6B-6B截取的剖面圖。
第6C圖係根據另一些實施例繪示出沿第6A圖中線段6C-6C截取的剖面圖。
第6D圖係根據又一些實施例繪示出金屬層覆蓋在絕緣層上。
第7圖係根據一些實施例繪示出靜態隨機存取記憶體單元布局的俯視圖，顯示電路中的各個節點。
第8A圖係根據另一些實施例繪示出製造靜態隨機存取記憶體單元步驟之布局的俯視圖。
第8B圖係為沿第8A圖中線段8B-8B截取的剖面圖。
第9A圖係根據第8A圖中另一些實施例繪示出製造靜態隨機存取記憶體單元步驟之布局的俯視圖。
第9B圖係為沿第9A圖中線段9B-9B截取的剖面圖。
第10A圖係根據第8A圖中另一些實施例繪示出製造靜態隨機存取記憶體單元步驟之布局的俯視圖。
第10B圖係為沿第10A圖中線段10B-10B截取的剖面圖。
以下本發明實施例將參照圖式描述，其中相同的標號始終用於指相同的元件，且其中所繪示的結構並不一定按照比例繪製。應理解的是，此詳細描述與相應的圖式不以任何方式限制本發明實施例的範圍，且此詳細描述與圖式僅提供一些例子以說明本發明概念可體現的一些方式。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實 施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相對用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
第1A圖係根據一些實施例繪示出建構靜態隨機存取記憶體單元之電路。6電晶體靜態隨機存取記憶體單元的電路元件及電性連接在本領域中是習知的。雖然電路本身為習知的，有許多不同布局可用以完成如第1A圖所示之電路。本發明各實施例為第1A圖靜態隨機存取記憶體單元電路的緊密布局。此緊密單元與相同半導體晶片中以相同製程製作的微處理器相容。在一些實施例中，用於製造微處理器的相同製程步驟可用於製造如本文所述的靜態隨機存取記憶體單元，其將產生如第1A圖所繪示的電路。除製造微處理器之外，不需使用額外的罩幕。此外，用以製造微處理器的罩幕在半導體晶片的嵌入式靜態隨機存取記憶體部分具有選定的形狀，以達到本文所述的布局和結構。現將解釋靜態隨機存取記憶體單元的電路連結和操作為有利的。
第1A圖所繪示，靜態隨機存取記憶體單元10具有六個電晶體。這包括兩個P-通道電晶體P1及P2，及兩個N-通道電晶體N1及N2。此四個電晶體連接為交叉耦合的反相器，以 於資料節點Q1及Q2儲存資料。資料節點Q1於節點Vg1與P2及N2的閘極連接，且資料節點Q2於節點Vg2與P1及N1的閘極連接。存取電晶體N3在一端與資料節點Q1連接，在另一端與位元線BL連接。存取電晶體N4在一端與資料節點Q2連接，在另一端與BL連接。字元線WL使電晶體N3及N4能從位元線存取至資料節點Q1及Q2。可從位元線存取至資料節點Q1及Q2，以便在資料節點儲存資料，或者從資料節點讀取資料。電晶體P1及P2的源極連接在一起，並連接到Vdd。電晶體N1及N2的源極連接在一起，並連接到Vss。P1及N1的汲極相連接，且P2及N2的汲極相連接。如第1A圖所繪示的特定電路結構作為靜態隨機存取記憶體單元，以控制系統允許在節點Q1及Q2寫入資料及於此讀取資料。
第1B及1C圖繪示出使用習知布局和技術的6電晶體單元的一些部分。各閘極結構9覆蓋主動區域11。各電性絕緣層15於每一閘極結構9周圍形成電性隔離。這些層可包括層間介電層、鈍化層、及各種絕緣材料層。閘極結構之上為閘極絕緣體13，由與半導體製程技術相容的合適之電性絕緣層製成。對主動區域形成導孔17(有時被稱為電性接點)。導孔17提供主動區域與靜態隨機存取記憶體單元中各其他電路元件之間在單元內與節點Q1或Q2的接觸。電性絕緣層19覆蓋閘極結構及導孔17。使用各種微影及蝕刻技術，在絕緣層19中形成開口，接著於閘極絕緣體13中形成開口，以便於閘極結構選定的位置提供導孔。形成導孔21延伸通過絕緣層19及閘極絕緣體13，以於單元中選定的位置與各閘極結構9接觸。在絕緣層19 的其他位置，形成開口至主動區域導孔17，且於其中形成導孔23電性連接至導孔17。覆蓋於絕緣層19之上，毯覆性地(blanket)沉積導電層25例如金屬層，接著微影並蝕刻以形成導電內連線25a、25b、及25c電性連接至靜態隨機存取記憶體單元的不同節點。同一導電層25除用以連接至主動區域導孔17外，亦連接至在單元中不同位置的閘極導孔21。此外，導電層25亦用以電性連接至靜態隨機存取記憶體單元中的不同電路節點及將單元彼此連接。例如，相同導電層25的導電內連線25b延伸通過靜態隨機存取記憶體單元的中央區域。此外，其他部分的導電內連線25c亦電性連接至靜態隨機存取記憶體單元的各節點。
習知的布局和結構的特別缺點為，將導電層25電性連接至主動區域需要雙堆疊接點和導孔17與23。當導孔堆疊於彼此之上或是於接點上時，可能發生罩幕對準錯誤，並需要在罩幕對準建立額外的容許量，導致記憶體單元布局尺寸增加。此外，相同導電層25用以形成導電內連線25a、25b、及25c。由於導電層25的每一部分覆蓋絕緣層19，這導致相同平面中金屬至金屬的間距非常小。若試圖使記憶體單元更緊密，各導電內連線25a、25b、及25c彼此間變得非常接近，若其間的電性隔離具任何不連續性，則會使彼此短路。此外，當兩金屬層緊密相鄰，於其中具有介電質時，產生了電容器。當記憶體單元尺寸縮小時，導電層25的不同條狀導電物，於此繪示為導電內連線25a、25b、及25c彼此越來越接近，顯著提高了記憶體單元的電容，降低其操作速度，並可能干擾其中資料的長期儲存。
第2A及2B圖係根據一些實施例所繪示出製造靜態 隨機存取記憶體單元的布局和第一組步驟。主動區域12包括半導體材料。主動區域12可為矽(silicon)、矽鍺(silicon-germanium)、或其他可接受的半導體材料組合。在一實施例中，主動區域12包括鰭結構，以製造鰭狀場效電晶體(FinFet)。閘極14在將要形成電晶體的選定位置覆蓋主動區域12。閘極14以可接受的金屬製成，且閘極絕緣體位於主動區域12及閘極14之間。閘極絕緣體可包括氧化鉿(hafnium oxide)，且在一些實施例中，可包括二氧化矽(silicon dioxide)、氮化矽(silicon nitride)、或其他絕緣體。閘極的材料可包括鉬(molybdenum)、鈦(titanium)、氮化鈦(titanium-nitride)、鉭(tantalum)、鋁(aluminum)，以及基於所形成的電晶體所需閘極層的功函數所選擇的各種其他金屬及金屬合金。
絕緣材料16覆蓋主動區域12、閘極14、以及閘極結構之間。絕緣材料16可包括多層以及各種間隔物，及其他可接受的電性隔離層。絕緣材料16可以二氧化矽(silicon dioxide)、氮化矽(silicon nitride)、或其他與半導體製程技術相容的合適的電性絕緣材料形成。在一些實施例中，絕緣材料16包括許多不同類型絕緣材料的不同層與子層，以便於不同結構間進行電性隔離。不同絕緣層用以形成半導體晶片上的微處理器，這些絕緣層並用於形成微處理器電路，包括中央處理單元、邏輯、和其他電晶體可沉積於靜態隨機存取記憶體單元的位置，以形成絕緣材料16。
如第3A及3B圖所示，穿過絕緣材料16形成接點至主動區域12。透過於絕緣材料16中選定的位置蝕刻開口並以習 知技術形成接點而形成接點18。在一實施例中，接點18為鎢插塞，以Ti及/或TiN襯層沉積於開口中，接著毯覆性地沉積鎢，並回蝕以形成接點18。形成接點18後的結構繪示於第3A及3B圖中。
在一實施例中，在第3B圖的結構形成之後，毯覆性地形成密封層如Ti或TiN於整個露出的結構上。這在接點18及絕緣材料16露出的表面上提供密封層。
第4A及4B圖係根據一些實施例繪示出後續的步驟。形成毯覆絕緣層22於整個結構上，覆蓋絕緣材料16，以及接點18及閘極14。此絕緣層22以毯覆性沉積形成。可接續平坦化回蝕，通常為化學機械研磨(CMP)。絕緣層22可為任何可接受的材料，包括氮化矽、氧化矽、或任何可接受的介電質。
形成開口於絕緣層22中以形成導孔至閘極14。絕緣層22中的開口以光阻沉積罩幕及蝕刻製程，且在一些實施例中，以非等向性蝕刻例如反應離子蝕刻形成。進行蝕刻以蝕穿絕緣材料16的上部，露出閘極14。在這些例子中，絕緣層22和絕緣材料16為不同材料，可在蝕刻製程中改變蝕刻化學物質，以蝕刻不同的各層，例如氧化矽、氮化矽、或其他在絕緣層22及絕緣材料16可能出現的材料。在絕緣材料16上具有例如Ti或TiN的密封層的實施例中，可進行絕緣層22的蝕刻直到觸及密封層，此時改變蝕刻化學物質以蝕刻密封層於導孔20(有時被稱為導電導孔)相應的位置。一旦密封層在該位置被移除，再次改變蝕刻化學物質以蝕穿絕緣材料16直到觸及閘極14。可以定時蝕刻進行蝕刻，或使用不蝕刻閘極14的蝕刻劑，因此閘極 14作為蝕刻停止層。進行蝕刻直至露出閘極14的上層為止。導孔20例如金屬導孔形成於絕緣層22及絕緣材料16的開口中，以提供電性接觸至閘極14。導孔可以任何可接受的技術製成，例如具有Ti及/或TiN襯層的鎢插塞及其相似物。
第5A、5B、及5C圖係根據一些實施例所繪示形成靜態隨機存取記憶體單元順序中的步驟。形成導孔20後，在其中沉積金屬的情形下，在相同絕緣層22進行後續的微影和蝕刻。此後續的微影和蝕刻在絕緣層22中製造更大的開口26，完全覆蓋了在先前步驟中為導孔20形成的開口。此外，開口足夠大以自導孔20至接點18延伸。在一些實施例中，如第5C圖所示，絕緣層22中的開口26延伸以完全包括導孔20的所有區域，並包括在先前步驟中形成的接點18的區域。這足夠大以在兩個或更多個導孔和接點之間延伸。接著，在絕緣層22中的開口中填充金屬材料，以形成擴大的導孔24。導孔24被視為擴大導孔，因為其夠大以將兩鄰近導孔、兩鄰近接點、或兩鄰近導孔及接點連接在一起。擴大的導孔24完全包圍先前在相同層或前層形成的至少兩導孔及/或接點。
如第5B及5C圖所示，導孔24延伸以覆蓋導孔20以及接點18，以及這兩結構之間的材料。因此導孔24做為內連導孔電性連接兩導孔，或在一些例子中，電性連接導孔至接點。
導孔24的開口與先前形成的導孔形成於相同的絕緣層22，而因此可視為雙層導孔。此亦包括先前形成導孔的區域，以及在絕緣層22之下接點或導孔的區域。
如第5C圖所示，以對特定材料使用適當罩幕及蝕 刻化學物質，於絕緣層22中形成導孔24之開口26。例如，若絕緣層22以二氧化矽及氮化矽的組合形成，光罩罩幕提供對應於導孔24形狀的圖案，之後進行後續蝕刻以將絕緣層22中的絕緣材料完全移除以形成開口26，以露出接點18。此外，使用蝕刻化學物質蝕刻掉並移除導孔20的金屬。
如第5C圖所示，可使用各種不同技術以形成開口26。在此描述不同實施例，其中可接受任一實施例用於形成開口26，開口26露出接點18及導孔20，以準備用於沉積導孔24的金屬之材料。在一些實施例中，接點18及導孔20的金屬為相同金屬，均將以相同蝕刻化學物質蝕刻。在其他實施例中，接點18的金屬及導孔20的金屬不同，對給定的蝕刻劑來說，具有不同的蝕刻率，而因此允許相對於另一個選擇性地蝕刻。例如，接點18的金屬可被對於導孔20來說非有效蝕刻劑的蝕刻劑蝕刻，或蝕刻導孔20的金屬與蝕刻接點18的金屬之速率顯著不同的蝕刻劑蝕刻。或者，接點18具有不同材料的上層做為蝕刻停止物。因此，可進行不同種類的蝕刻化學物質及蝕刻步驟，以下將以不同實施例描述。
根據一實施例，以使用接點18做為蝕刻停止指示層進行蝕刻，如此一來，當在蝕刻製程露出接點18時，表示蝕刻結束。當接點18的上層與導孔20的材料不同時，此特定方法是有用的。當露出接點18上的金屬後，接著繼續短暫進行蝕刻，以移除接點18上的任何碎屑、細條、或隔離絕緣體。因此，可清除所有電性絕緣體，因此導孔24與接點18之間可形成良好電性接觸。當移除電性絕緣材料之後，以蝕刻化學物質接著蝕 刻構成導孔20的金屬，選擇蝕刻化學物質以移除導孔20的金屬而不移除絕緣層22、絕緣材料16、或接點18的頂層。例如，選擇性地去除鎢但不去除二氧化矽、氮化矽、Ti、或TiN的蝕刻化學物質可用於移除導孔20直至與電性絕緣層22的上層齊平。
根據一實施例，在第3B圖所示的結構形成之後，沉積毯覆性密封層於絕緣材料16及接點18之上。毯覆金屬層可為以鈦(titanium)、氮化鈦(titanium nitride)、鉭(tantalum)、鉬(molybdenum)、或其他可密封接點18鎢的材料所形成的密封層。在一些實施例中，沉積的材料為絕緣層22的蝕刻停止物。亦即，蝕刻化學物質蝕刻絕緣層22，而不蝕刻密封層。因此，在一實施例中，在絕緣材料16及接點18的上方施加額外的密封層。
根據本發明實施例，覆蓋絕緣材料16及接點18的密封層沉積於第3B圖的結構之上。開口蝕穿絕緣層22直至觸及密封層，密封層做為蝕刻停止層，不會被蝕刻絕緣層22的相同蝕刻化學物質蝕刻。如第5C圖所示，使用蝕刻化學物質蝕刻層22，由於密封層完全延伸穿過絕緣材料16及接點18的頂表面，防止了絕緣材料16及接點18的蝕刻，以達成大致平坦的頂表面。因此，毯覆性地沉積密封層於第3B圖所示的結構上提供了在進行絕緣層22的蝕刻時，接點18及絕緣材料16兩者具有大致平坦的頂表面的好處。在此階段，導孔20的材料在各側面露出，如第5C圖所示，由於開口26夠大，導孔20的金屬留在開口中間作為支柱。
第5C圖繪示出介於第4B圖及第5B圖之間的製程步 驟。特別是，如第5C圖所繪示，在絕緣層22中蝕刻一開口以露出接點18的上部。在一實施例中，如前所述，蝕刻開口26停止於蝕刻停止層，該蝕刻停止層覆蓋例如金屬接點的接點18並覆蓋絕緣材料16。亦即，繼續蝕刻穿過絕緣層22，移除開口26的所有材料，直至觸及覆蓋絕緣材料16上的蝕刻停止層為止。由於蝕刻絕緣層22的同一蝕刻化學物質並不蝕刻此層，蝕刻可持續直至從開口26完全移除絕緣層22為止。
如第5C圖所示，完全露出導孔20，由於開口26朝導孔20的另一側略微延伸，以確保可與導孔20的整個區域完全接觸。超過導孔20的延伸量可以很小，但考量容許量及罩幕對準所提供的少量延伸確保露出導孔20的整個結構，以便後續移除。
在一實施例中，當開口26形成後，接著沉積導孔24的金屬。這將與導孔20剩餘的金屬合併而形成單一大的導孔24。由於與絕緣材料16中開口外的導孔24合併，現顯示為單一整片金屬。沉積金屬於開口26中將持續超填(overfill)孔洞，接著進行化學機械研磨(CMP)平坦化如第5B及6B圖所示的表面。
在另一實施例中，在如第5C圖的結構之後，蝕刻導孔20使其與接點18及絕緣材料16的上表面等水平面。可以數種技術進行此蝕刻。根據第一實施例，相對於絕緣材料16及接點18上的蝕刻停止層所使用的材料，可選擇性蝕刻導孔20使用的材料。例如，導孔20的材料可為鎢、鉬、或相對於Ti或TiN可選擇性蝕刻的其他金屬。因此，在一實施例中，接點18包括鎢，密封層包括Ti及/或TiN，且導孔20包括相對於密封層可選 擇性蝕刻的金屬。因此，在此實施例中，蝕刻導孔20直至與絕緣材料16上的密封層的上表面共平面。
亦可略微過蝕刻(over-etched)導孔20。如第5B圖所示，後續沉積導孔24的材料將完全填充整個開口26。因此，若略微過蝕刻導孔20，使其上表面略微低於絕緣材料16，是可接受的，因為導孔24的材料將完全填滿任何開口，並進行完全電性接觸。
根據一實施例，接點18及導孔20的材料為相同材料，例如鎢或其他合適的材料。在一實施例中，已在先前沉積蝕刻停止層覆蓋接點18。如前所述，這在第3B圖所示的步驟之後沉積。在此實施例中，以蝕刻停止層覆蓋接點18的最上表面，其無法以蝕刻導孔20及接點18材料的相同蝕刻物蝕刻。蝕刻停止材料可為例如Ti、TiN、Ta、或類似物。如前所述，在保護層覆蓋接點18的情形下，以定時蝕刻蝕刻導孔20，直至與絕緣材料16的上表面齊平。在此之後，進行蝕刻以選擇性蝕刻掉蝕刻停止層，而不蝕刻導孔20及接點18的材料。例如，進行蝕刻以選擇性蝕刻掉Ti或TiN，而不蝕刻鎢。如此將露出接點18的最上表面，用於後續沉積導孔24。
在又另一個實施例中，可將蝕刻停止層留在原處且從未蝕刻。Ti及TiN為高導電材料，因此若導孔24由Ti或TiN組成，可直接沉積導孔24於蝕刻停止層上，透過蝕刻停止層與接點18有良好的電性連接。在此實施例中，以Ti或TiN作為整個開口26底部的毯覆層，高導電表面可用於沉積鎢。由於目標為與接點18具有低電阻接觸，使金屬蝕刻停止層延伸至開口26 整個底表面，包括絕緣材料16的上表面，提供額外電性接觸的面積，且更增加了導電率而因此提供了更多好處。
在一些實施例中，當接點18包括鎢時，不會在接點18上使用蝕刻停止層，而因此鎢將與絕緣材料16的上表面等平面。即使絕緣材料16的底部和側壁存在Ti或TiN襯層，若進行化學機械研磨或其他蝕刻，接點18露出的材料將為最上表面的鎢。
在一些實施例中，可能希望導孔24的鎢與接點18的鎢直接機械與物理接觸。在這樣的例子中，移除任何在接點18上的覆蓋層，因此導孔24的鎢直接沉積於接點18的鎢上，因而提供了相同金屬結構的連續性，其具有高導電性及不太可能具有空隙或電性不連續。如第5B圖所示的結構可為導孔24直接覆蓋接點18的實施例，兩者之間無中間金屬層。在此實施例中，導孔24的材料與接點18及導孔20為相同金屬例如鎢，那麼所有鎢材料均彼此機械物理及電性接觸，提供導孔24低導電率連接，將接點18耦接至導孔20。
在導孔20的材料與接點18的材料均以相同金屬例如鎢所製成的實施例中，進行後續步驟。當開口26如第5C圖所示蝕刻之後，在一實施例中，接著蝕刻導孔20的材料，足以移除第5C圖中所示絕緣材料16之上導孔20的直立材料，直至導孔20材料的頂部與絕緣材料16齊平。在此實施例的蝕刻時，亦可能蝕刻掉接點18的頂表面，以使其深度與導孔20的材料高度相同。這可例如為接點18高度的15%或20%。在許多例子中，絕緣層22為絕緣材料16高度的約15%，或在一些例子中為20%。 因此，可完全蝕刻導孔20的柱體，於此同時亦蝕刻掉接點18的上部約20%，留下接點18上部的凹處，與導孔20延伸於絕緣材料16之上的高度相等。在蝕刻掉接點18的上部區域以留下與絕緣材料16頂表面齊平的上表面之後，停止蝕刻。可使用定時蝕刻或其他可接受的技術進行。接著，導孔24沉積於開口26中。沉積時，在填充開口26的同時，將完全填充任何接點18移除的部分。在一實施例中，導孔24的材料為鎢，當完全填充開口26時，亦將填充接點18及導孔20中任何發生的凹處、袋部、或過蝕刻處。在鎢完全填充開口26和任何可能在蝕刻時產生之接點18及導孔20中的凹處之後，其將於絕緣層22的頂表面之上延伸。在此階段，進行回蝕以移除導孔24多餘的材料。此可為在絕緣層22及導孔24的組合上進行平坦化蝕刻，以平坦化其表面。化學機械研磨蝕刻可提供此階段的半導體結構完全平坦化蝕刻，以移除開口26之外的所有導孔24，以得到如第5B圖所示的平坦化上表面。可進行不同製程的不同實施例以從第4B圖的結構形成如第5B圖所示的導孔24。可使用任一上述的各種實施例，或者也可使用不同製程步驟以完成延伸以覆蓋接點18及導孔20兩者的導孔24，以如第5B圖所示將其彼此電性連接。
第6A圖繪示出絕緣層28，覆蓋於絕緣層22及導孔24之上。接著，如第6A、6C、及6D圖所示，設置金屬層30於絕緣層28之中或之上。金屬層30為內連佈線層，電性連接電路的不同部份至不同信號位準(signal level)、電壓源例如接地和電源，並提供其他電路間的內連。因此，金屬層30為佈線連接層，與導孔24、導孔20所使用的導孔結構顯然不同。
在一些實施例中，金屬層30由非常低電阻率的金屬例如鋁，或在一些實施例中的銅所製成。由於Al和Cu具有比鎢和鈦低的電阻率，金屬層30使用Al和Cu可提供電路元件之間低電阻連接，並提供靜態隨機存取記憶體電路不同部分訊號及電源。金屬層30延伸至同一晶粒上所形成的微處理器的部分，至整個電路的許多不同部份，其長度很長，而因此使用低電阻材料例如Al或Cu是有益的。
第6C圖為沿第6A圖中線段6C-6C截取的剖面圖。可看出這個剖面通過兩個主動區域12，也通過兩個接點18及金屬層30。於如第6C圖所示的第一實施例中，金屬佈線層沉積於絕緣層22上，接著被圖案化及蝕刻以獲得如第6C圖所示的條狀金屬層30。在這之後，沉積絕緣層28於金屬層30之上。蝕刻絕緣層28以與金屬層30的頂表面等平面。這可以化學機械研磨蝕刻完成以平坦化整個結構，或者以任何可接受的蝕刻以獲得如第6C圖所示的結構。在獲得如第6C圖所示的結構另一方法中，先沉積絕緣層28，接著在絕緣層28中蝕刻一凹處。在蝕刻凹處之後，沉積金屬層30於凹處中，以在層中設置內嵌金屬層30。金屬層30延伸至如前所述半導體晶片中的其他電路及電壓源。
可以看出，金屬層30與導孔24兩者相隔，足以確保金屬層30和任一導孔24之間沒有電性短路或電性接觸。此外，因於不同平面，因此金屬層30及導孔24之間存在很少或沒有電容耦合。於是，可避免潛在的高電容問題，亦避免了短路或雜散連接(stray connections)的可能性。
第6D圖繪示出沉積金屬層30覆蓋絕緣層28的另一 實施例。特別是，在此另一實施例中，並未於絕緣體28中蝕刻一凹處，而是金屬層30覆蓋絕緣層28的頂部，使其設置於離導孔24更遠之處。
在第6D圖的實施例中，提供更進一步的保護以確保金屬層30無法與任一導孔24短路，且亦與導孔24更少電容耦合。在第6D圖的實施例中，沉積絕緣層28覆蓋如第5B圖所繪示的結構。在此之後，沉積金屬層30覆蓋絕緣層28。在電路的一些部分中，例如微處理器形成之處，可於絕緣層28中設置開口，以提供相鄰垂直層之間的電性接觸。因此，金屬層30在微處理器結構中的一些位置與其下的導電層電性接觸。然而，在第6D圖的實施例中，在如第6A圖所示的剖面圖的特定位置處，未於覆蓋導孔24的絕緣層28蝕刻開口。在例如第6A圖所繪示的Vd，及第7圖所繪示的Vdd的這些位置，希望金屬層30與下層的導體接觸，蝕刻第6C圖所示類型的開口，因此金屬層30的位置可接觸位於其正下方絕緣層22中的金屬。可根據形成微處理器結構的製程時所使用的特定罩幕的設計，進行第6C圖或第6D圖中任一實施例。
當第6C圖或6D圖的結構形成之後，形成額外層覆蓋導孔20及金屬層30，包括數層電性絕緣及佈線層，以及適當的導孔，以將各佈線層彼此連接。
特別是，當微處理器的其他電路建構在同一半導體晶粒上，將重複形成各種絕緣層及上方的佈線層。許多微處理器包括7至13層金屬層。因此，在如第6A-6D圖所示的結構上，繼續進行數個額外步驟沉積絕緣層及其間的金屬層。
當與同一半導體晶片中其他部分一起形成微處理器時，此製程具有顯著益處。特別是，形成微處理器具有製程步驟，此製程步驟導致形成多個與接點18相同的接點、與導孔20相同的導孔、及與導孔24相對應的導孔。因此，在晶片的微處理器部分中形成各種絕緣材料16及絕緣層22以連接邏輯電路的相同製程步驟中，在靜態隨機存取記憶體單元形成與蝕刻這些層。相似地，在微處理器部分中形成相對應的接點和導孔時，進行相同的製程步驟以於各靜態隨機存取記憶體單元中形成接點18。當在微處理器部分形成相對應的導孔20時，在靜態隨機存取記憶體單元進行微影、蝕刻、及沉積以形成導孔20。相似地，同時且於相同製程步驟形成半導體晶片的微處理器部分中的相對應的導孔24，可如第5A-5C圖所示，在靜態隨機存取記憶體單元中形成自接點18延伸至導孔20的導孔24。因此，用於形成靜態隨機存取記憶體單元的各製程步驟與用於形成相同半導體晶片微處理器部分中的電晶體的相同製程步驟同時進行，並且不需在靜態隨機存取記憶體單元進行額外的特定步驟。
第7圖繪示出形成6電晶體靜態隨機存取記憶體單元10電路的各節點布局圖。未繪示出頂部的金屬層30，因此可更容易看見各節點。可理解的是，在最終的靜態隨機存取記憶體單元中，存在金屬層30，及其他覆蓋的絕緣和金屬層，以提供各節點電性連接。
如第7圖所示，靜態隨機存取記憶體單元10包括兩儲存節點Q1及Q2。此二儲存節點電性上為如第3A-6B圖所示的 接點18之電性部分。特別是，如第7圖所示，接點18電性連接電晶體P1的汲極至電晶體N1的汲極。由於電晶體N1及N3均為N-通道電晶體，它們可共享一共同主動區域。接點18連接至此共同主動區域。此為電晶體N1的源極，且可為電晶體N3的源極或汲極，取決於資料將從位元線寫入資料儲存節點Q1，或從資料儲存節點Q1讀取至位元線，以及資料的值。眾所皆知的是，MOS電晶體特定端定義為源極或汲極可根據兩端點的相對電壓以及MOS電晶體的操作而改變。如第7圖的節點Q2所繪示，亦具有接點18電性連接電晶體N2及N4的共同主動區域至電晶體P2的汲極，如第1A圖所示。各節點Vg1及Vg2亦於第7圖中示出，對應於第1A圖中的節點。標註了記憶體單元之外的各連結，但未顯示連接它們的電線，以避免模糊單元本身的結構。特別是，電性連接Vss和Vdd以標記顯示，連接至位元線、及反位元線、及字線也是如此。
第8A至10B圖繪示出形成擴大導孔42的另一實施例，將於後描述。
第8A圖為根據此另一實施例製造靜態隨機存取記憶體單元步驟布局的上視圖。第8B圖為沿第8A圖線8B-8B所擷取的剖面圖。
當結構如第3B圖所示的狀態時，沉積絕緣層22。在此之後，蝕刻孔洞44，以便稍後形成導孔。孔洞44亦可稱為凹處、盲孔、開口、或其他表示透過絕緣層22至閘極14途徑的稱謂。如第8A及8B圖所示，蝕穿孔洞44以觸及閘極14，留下開放開口，亦標示於第8A圖的圖例中。由於在不同的層，需要 兩種或三種不同的蝕刻化學物，但可在單一圖案化和罩幕步驟完成。
在這之後，進行如第9A和9B圖所繪示的第二蝕刻。如第9B圖所示，以另一圖案及罩幕組合進行第二蝕刻，以於接點18上設置開口。進行蝕刻以製造孔洞46。孔洞46亦可稱為凹處、盲孔、開口、或其他表示透過絕緣層22至閘極14途徑的稱謂。可看出孔洞46包括先前的孔洞44於其中。然而，蝕刻化學物質並未蝕刻絕緣材料16。在一實施例中，蝕刻停止層例如Ti、或TiN、或其他適合的蝕刻停止層覆蓋絕緣材料16，且蝕刻可停止於此層之上以製造所繪示的孔洞46。
在另一實施例中，亦可能不進行圖案化、罩幕、及蝕刻形成孔洞44、而只進行形成孔洞46的單一步驟。由於孔洞46包括孔洞44的全部，可能省下一系列的圖案化、罩幕、及蝕刻步驟，只蝕刻孔洞46，而完全不蝕刻孔洞44。在另一實施例中，選擇蝕刻化學物質以蝕刻全部覆蓋閘極14的層。因此，接點18與閘極14之間的絕緣材料16部分被蝕刻，且結構與第9B圖所示將會有所不同。在一些實施例中，可接受移除接點18與閘極14之間的絕緣體，因為擴大導孔42的目的為提供兩結構之間低電阻電性連接，且移除額外的絕緣體將提供它們與擴大導孔42之間較大的接觸面積。
第10A圖為蝕刻孔洞46之後步驟布局的上視圖。沉積金屬同時填充孔洞44及46以形成擴大導孔42。在此實施例中，係以單一系列的金屬沉積步驟完成，而非如第4A-5C圖所示及所述的兩不同系列。在此實施例中，僅進行單次金屬沉積 製程，且相同金屬為從接點18至閘極14的單一整合連續金屬構件。如第10B圖所示，這將提供它們之間更低的阻值。
可以看出，製造了緊密的靜態隨機存取記憶體單元，其中元件可彼此之間非常靠近，提供比先前可能的更小的記憶體單元面積。並非使用金屬佈線層電性連接其他電晶體閘極的接點，而是形成通孔電性連接電晶體的儲存節點的接點與用於其他儲存節點的其他電晶體的共同閘極。使用覆蓋先前通孔並延伸至接點的擴大通孔，可顯著節省用於在記憶體單元中形成電性連接的空間。因此，可允許比之前更緊密的記憶體單元。
在第7圖中，繪示出對應於第6B圖中所繪示的擴大的導孔24。特別是，可看出第7圖的導孔24自Q1的接點18延伸至包括節點Vg1的閘極14，節點Vg1是電晶體P2及N2共同閘極的一部份。同樣地，另一導孔24電性連接接點18的節點Q2至另一對電晶體P1及N1共同閘極連接Vg2。因此，使用擴大的導孔24避免了使用金屬佈線層以進行6電晶體靜態隨機存取記憶體單元的電晶體不同內部節點之間的電性連接，允許更緊密的單元，而因此導致更小的單元面積及更小的覆蓋區。
本發明不同實施例提供了具有內連結構的緊密6電晶體靜態隨機存取記憶體單元，提供了靜態隨機存取記憶體單元小面積的覆蓋區域。在緊密靜態隨機存取記憶體單元中，提供第一對電晶體的共同閘極電性耦合第二對電晶體的汲極。第二對電晶體的共同閘極電性耦合第一對電晶體的汲極，因此兩對電晶體彼此交叉耦合。擴大金屬導孔從電晶體的汲極 延伸至第一對電晶體共同閘極以提供電性耦合，因此實現了比先前更緊密的記憶體單元。使用金屬導孔從一電晶體的汲極延伸至兩電晶體的共同閘極可顯著節省空間、罩幕層、及製程步驟。這避免了使用一或多層金屬佈線層進行交叉耦合連接，不但使單元更緊密，也降低了當金屬佈線層或多層為提供記憶體單元一或多個電壓源連接並同時提供交叉耦合連接時可能發生的雜散電容。
此靜態隨機存取記憶體單元布局顯現從記憶體單元移除兩條狀金屬佈線可使單元變得更緊湊。條狀金屬佈線與鄰近條狀佈線的接近程度存在實際的限制，如果它們靠近，可能彼此短路，且當條狀佈線更靠近彼此時，電容增加。使用不同絕緣層中的導孔，而非使用金屬佈線層，單元的元件可更靠近彼此，避免了短路或電容交叉耦合的可能性。
根據一實施例，積體電路具有基板及覆蓋於基板上的半導體主動區域。第一閘極覆蓋主動區域中的第一通道區域。形成第一電晶體，包括第一通道區域，第一源極區域鄰近主動區域中第一通道區域的第一側，第一汲極區域鄰近第一通道區域的第二側及第一閘極。導電接點，直接連接第一電晶體的第一汲極區域且第二閘極，與第一閘極相隔。第二閘極覆蓋第二通道區域。第二電晶體，包括第二通道區域，第二源極區域鄰近主動區域中第二通道區域的第一側，第二汲極區域鄰近第二通道區域的第二側、及第二閘極形成於電路中。導電導孔直接連接第二閘極。在這之上，擴大導電導孔覆蓋導電接點及導電導孔，使彼此電性連接，擴大導電導孔從導電接點至導電 導孔於平面延伸。第一電性絕緣層，包圍擴大導電導孔。
在一實施例中，絕緣結構覆蓋半導體主動區域，包圍第一閘極及第二閘極。導電接點位於第一閘極及第二閘極之間。在另一實施例中，導電接點包圍絕緣結構。
在一實施例中，形成靜態隨機存取記憶體單元具有第三電晶體及第四電晶體，其中第一閘極覆蓋第三電晶體的第三通道區域，且第二閘極覆蓋第四電晶體的第四通道區域，且第三電晶體的汲極電性耦合至第一閘極以形成一對交叉耦合反相器，形成了靜態隨機存取記憶體單元。在其他實施例中，一對電晶體的存取連接至資料儲存節點，提供了完整的6電晶體靜態隨機存取記憶體單元。
在一實施例中，第二電性絕緣層覆蓋擴大導電導孔及第一電性絕緣層。導電佈線層覆蓋第一電性絕緣層。導電佈線層設置與和第一電性絕緣層接觸的擴大導電導孔相隔，並被第二電性絕緣層包圍。導電佈線層設置於第二電性絕緣層之上。
在又一實施例中，積體電路結構具有半導體主動區域。閘極覆蓋電晶體主動區域中的通道區域，電晶體在主動區域中包括通道區域及鄰近通道第一側的第一端。導電接點電性耦合至第一電晶體的第一端。導電構件與第一閘極相隔。導電導孔電性耦合至導電構件，並覆蓋導電接點，導電導孔電性耦合導電接點至閘極以提供從電晶體的第一端至導電構件電性耦合。第一導電導孔電性耦合至導電構件。設置第二導電導孔覆蓋導電接點及第一導電導孔，第二導電導孔電性耦合導電 接點至第一導電導孔以提供從電晶體的第一端至導電構件電性耦合。
在一實施例中，此連接用以提供一緊密結構連接一對電晶體的共同閘極至另一電晶體的汲極。在此實施例中第一端為電晶體的汲極。
在一實施例中，閘極具覆蓋主動區域的第一高度，且導電接點具覆蓋主動區域的第二高度，第二高度大於第一高度。第二導電構件為第二電晶體之第二閘極。這允許第二導電導孔由導電接點延伸至第一導電導孔以覆蓋導電接點、第一導電導孔、及第二閘極。這結構亦可用於鰭狀場效電晶體及其他結構。
此結構可以下列方法步驟形成。形成半導體的主動區域，接著形成閘極覆蓋主動區域。形成絕緣結構於主動區域及閘極之上。於絕緣結構與閘極相隔處蝕刻開口，開口暴露與閘極相隔的主動區域的區域。沉積第一導電材料於開口中，以提供主動區域電性連接。沉積第一絕緣層於絕緣結構及第一導電材料之上，且接著於第一絕緣層中蝕刻開口，開口與第一導電材料相隔，且開口露出與第一導電材料相隔的導電結構。接著沉積第二導電材料於開口之中，其與導電結構電性耦合，並沉積第二絕緣材料於第一絕緣層、第一導電材料、及第二導電材料之上。接著在第二絕緣層中蝕刻開口，開口自第一導電材料延伸至第二導電材料，沉積第三導電材料於開口之中，開口自第一導電材料延伸至第二導電材料，其將與閘極相隔的區域中的主動區域電性耦合至導電結構。
在一實施例中，所製造的結構具有第一電晶體的第一閘極之閘極，且主動區域覆蓋第一電晶體的第一通道區域，且第一導電結構電性連接第一電晶體的汲極。導電結構為第二閘極覆蓋第二電晶體的第二主動區域，且第三導電材料電性連接第一電晶體的汲極至第二電晶體的第二閘極。
在一實施例中，每一第一、第二、及第三導電材料包括鎢。
在一實施例中，更包括在沉積第二絕緣層之前，沉積密封層於第一絕緣層上，密封層作為蝕刻第二絕緣層的蝕刻停止物。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。
12:主動區域
14:閘極
16:絕緣材料
18:接點
20:導孔
22:絕緣層
24:導孔

Claims (15)

  1. 一種積體電路結構，包括：一基板；一半導體主動區域，覆蓋於該基板上；一第一閘極，覆蓋該半導體主動區域中的一第一通道區域；一第一電晶體，包括該第一通道區域、鄰近該半導體主動區域中該第一通道區域的一第一側的一第一源極區域、鄰近該第一通道區域的一第二側的一第一汲極區域、及該第一閘極；一導電接點，直接連接該第一電晶體的該第一汲極區域；一第二閘極，與該第一閘極相隔，該第二閘極直接接觸該第一電晶體的該第一汲極區域，該第二閘極覆蓋一第二通道區域；一第二電晶體，包括該第二通道區域、鄰近該半導體主動區域中該第二通道區域的一第一側的一第二源極區域、鄰近該第二通道區域的一第二側的一第二汲極區域、及該第二閘極；一導電導孔，覆蓋並直接連接該第二閘極；一擴大導電導孔，覆蓋該導電接點及該導電導孔，使彼此電性連接，該擴大導電導孔從該導電接點至該導電導孔於一平面延伸；及一第一電性絕緣層，包圍該擴大導電導孔。
  2. 如請求項1所述的積體電路結構，更包括： 一第三電晶體及第四電晶體，該第一閘極覆蓋該第三電晶體的一第三通道區域，且該第二閘極覆蓋該第四電晶體的一第四通道區域，且該第四電晶體的一汲極電性耦合至該第一閘極，以形成一對交叉耦合的反相器，提供一靜態隨機存取記憶體(SRAM)單元。
  3. 一種積體電路結構，包括：一半導體主動區域；一第一閘極，覆蓋該半導體主動區域中的一第一通道區域；一第一電晶體，包括該第一通道區域及鄰近於該半導體主動區域中該第一通道區域的一第一側的一第一汲極區域；一導電接點，電性耦合至該第一電晶體的該第一汲極區域；一第二閘極，與該第一閘極相隔，該第二閘極直接接觸該第一電晶體的該第一汲極區域，該第二閘極覆蓋一第二通道區域；一導電構件，與該第一閘極相隔，覆蓋該第二閘極，並電性耦合至該第二閘極；一導電導孔，電性耦合至該導電構件，且位於該導電接點之上，該導電導孔電性耦合該第一電晶體的該導電接點，以提供從該第一電晶體的該第一汲極區域電性耦合至該導電構件。
  4. 如請求項3所述的積體電路結構，其中該閘極 具有一第一高度覆蓋該半導體主動區域，以及該導電接點具有一第二高度覆蓋該半導體主動區域，且該第二高度大於該第一高度。
  5. 一種積體電路結構，包括：一第一電晶體，包括一第一通道區域、一第一閘極覆蓋該第一通道區域、一第一源極區域、及一第一汲極區域；一導電接點，直接連接至該第一電晶體的該第一汲極區域，該導電接點具有一上表面，且為一第一材料；一第二電晶體，包括一第二通道區域、一第二閘極覆蓋該第二通道區域、一第二源極區域、及一第二汲極區域，該第二閘極直接接觸該第一汲極區域；一導電導孔，直接連接至該第二閘極，該導電導孔覆蓋該第二閘極，該導電導孔具有一上表面，且為與該第一材料不同的一第二材料；一擴大導電導孔，覆蓋該導電接點及該導電導孔，且電性連接該導電接點至該導電導孔，該擴大導電導孔具有從該導電接點至該導電導孔延伸的一下表面，其中該導電導孔及該導電接點的該上表面與該擴大導電導孔的該下表面共平面。
  6. 一種形成積體電路結構的方法，包括：形成一第一半導體主動區域及一第二半導體主動區域；形成一第一閘極覆蓋該第一半導體主動區域； 形成一第二閘極直接接觸該第一半導體主動區域的一第一汲極區域，該第二閘極覆蓋該第二半導體主動區域的一第二通道區域；形成一絕緣結構於該第一半導體主動區域及該第一閘極之上；蝕刻一第一開口於與該第一閘極相隔的該絕緣結構之中，該開口露出該第一半導體主動區域與該第一閘極相隔的一區域；沉積一第一導電材料於該第一開口中，以提供一電性連接至該第一汲極區域；沉積一第一絕緣層於該絕緣結構及該第一導電材料之上；蝕刻一第二開口於該第一絕緣層中，該第二開口與該第一導電材料相隔，且該第二開口露出與該第一導電材料相隔的該第二閘極；沉積一第二導電材料於該第二開口之中，使得該第二導電材料覆蓋並電性耦合至該第二閘極；沉積一第二絕緣層，該第二絕緣層位於該第一絕緣層、該第一導電材料、及該第二導電材料之上；蝕刻一第三開口於該第二絕緣層中，該第三開口自該第一導電材料延伸至該第二導電材料；沉積一第三導電材料於自該第一導電材料延伸至該第二導電材料的該第三開口之中，電性耦合與該第一閘極相隔的一區域中的該第一半導體主動區域至該第二閘極。
  7. 一種積體電路結構，包括：一基板；一半導體主動區域，覆蓋該基板；一第一閘極，覆蓋該半導體主動區域中的一第一通道區域；一第一電晶體，包括該第一通道區域、一第一源極區域，鄰近該半導體主動區域中該第一通道區域的一第一側、一第一汲極區域，鄰近該第一通道區域的一第二側、及該第一閘極；一導電接點，直接連接至該第一電晶體的該第一汲極區域，該導電接點為一第一導電材料；一第二閘極，與第一閘極相隔，該第二閘極直接接觸該第一電晶體的該第一汲極區域；一導電導孔，覆蓋並直接連接至該第二閘極，該導電導孔為一第二導電材料；一擴大導電導孔，覆蓋該導電接點及該導電導孔以將彼此電性連接，該擴大導電導孔延伸於從該導電接點至該導電導孔的一平面；以及一第一電性絕緣層，包圍該擴大導電導孔。
  8. 一種積體電路裝置，包括：一第一半導體主動區域；一第一閘極，覆蓋該第一半導體主動區域的一第一通道區域；一第二閘極，與該第一閘極相隔，該第二閘極直接接觸 該第一半導體主動區域的一第一汲極區域；一導電接點，電性耦合至該第一汲極區域；一導電導孔，覆蓋並直接連接至該第二閘極；一擴大導電導孔，覆蓋該導電接點及該導電導孔，以將彼此電性連接，該擴大導電導孔延伸於從該導電接點至該導電導孔的一平面；以及一第一電性絕緣層，包圍延伸的該導電導孔。
  9. 如請求項8所述積體電路裝置，更包括：一電性絕緣層，包圍該導電接點。
  10. 一種積體電路裝置，包括：一第一半導體主動區域；一第一閘極，覆蓋該第一半導體主動區域的一第一通道區域；一第二閘極，與該第一閘極相隔，該第二閘極直接接觸該第一半導體主動區域的該第一汲極區域；一導電接點，直接連接於該第一汲極區域，該導電接點以一第一導電材料形成；一擴大導電導孔，覆蓋該導電接點及該第二閘極且直接接觸該第二閘極，電性耦合該第一汲極區域至該第二閘極，該擴大導電導孔以一第二導電材料形成；以及一第一電性絕緣層，包圍該擴大導電導孔。
  11. 如請求項10所述積體電路裝置，其中該第一導電材料與該第二導電材料不同。
  12. 一種形成積體電路結構的方法，包括： 形成一第一半導體主動區域及一第二半導體主動區域；形成一第一閘極，覆蓋該第一半導體主動區域；形成一第二閘極，與該第一閘極相隔，該第二閘極直接接觸該第一半導體主動區域的一第一汲極區域，該第二閘極覆蓋該第二半導體主動區域的一第二通道區域；形成一絕緣結構於該第一半導體主動區域及該第一閘極之上；蝕刻一第一開口於與該第一閘極相隔的該絕緣結構之中，該第一開口露出與該第一閘極相隔的一區域中的該第一半導體主動區域；沉積一第一導電材料於該第一開口之中以提供一電性連接至該第一汲極區域；沉積一第一絕緣層於該絕緣結構及該第一導電材料之上；蝕刻一第二開口於該第一絕緣層及該絕緣結構之中，該第二開口與該第一導電材料相隔，以及該第二開口露出與該第一導電材料相隔的該第二閘極；沉積一第二導電材料於該第二開口之中，使得該第二導電材料覆蓋並電性耦合至該第二閘極；蝕刻一第三開口於該第一絕緣層之中，該第三開口從該第一導電材料至該第二導電材料延伸；以及沉積一第三導電材料於從該第一導電材料至該第二導電材料延伸的該第三開口之中，電性耦合與該第一閘極相 隔的一區域中的該第一半導體主動區域至該第二閘極。
  13. 如請求項12所述的形成積體電路結構的方法，更包括：在沉積該第一絕緣層之前，沉積一密封層於該絕緣結構之上，該密封層為蝕刻該第一絕緣層的一蝕刻停止物。
  14. 一種形成積體電路結構的方法，包括：形成一第一半導體主動區域及一第二半導體主動區域；形成一第一閘極覆蓋該第一半導體主動區域的一第一通道區域；形成一第二閘極直接接觸該第一半導體主動區域的一第一汲極區域，該第二閘極覆蓋該第二半導體主動區域的一第二通道區域；形成一絕緣結構於該第一汲極區域及該第一閘極之上；蝕刻一第一開口於與該第一閘極相隔的該絕緣結構之中，該第一開口露出與該第一閘極相隔的一區域中的該第一汲極區域；沉積一第一導電材料於該第一開口之中以提供一電性連接至該第一汲極區域；沉積一第一絕緣層於該絕緣結構及該第一導電材料之上；蝕刻一第二開口於該第一絕緣層之中，該第二開口與該第一導電材料相隔，且該第二開口露出與該第一導電材 料相隔的該第二閘極；沉積一第二導電材料於該第二開口之中，使得該第二導電材料覆蓋並電性耦合至該第二閘極；蝕刻一第三開口於該第一絕緣層之中，該第三開口從該第一導電材料至該第二導電材料延伸；以及沉積一第三導電材料於從該第一導電材料至該第二導電材料延伸的該第三開口之中，電性耦合與該第一閘極相隔的一區域中的該第一汲極區域至該第二閘極。
  15. 一種形成積體電路結構的方法，包括：形成一第一半導體主動區域及一第二半導體主動區域；形成一第一閘極覆蓋該第一半導體主動區域的一第一通道區域；形成一第二閘極直接接觸該第一半導體主動區域的一第一汲極區域，該第二閘極覆蓋該第二半導體主動區域的一第二通道區域；形成一絕緣結構於該第一半導體主動區域及該第一閘極之上；蝕刻一第一開口於與該第一閘極相隔的該絕緣結構之中，該第一開口露出與該第一閘極相隔的一區域中的該第一半導體主動區域；沉積一第一導電材料於該第一開口之中以提供一電性連接至該第一汲極區域；沉積一絕緣層於該絕緣結構及該第一導電材料之上； 蝕刻一第二開口於該絕緣結構及該絕緣層之中，該第二開口從該第一導電材料至該第二閘極延伸，且露出該第一導電材料及該第二閘極；以及沉積一第二導電材料於該第二開口之中，該第二導電材料從該第一導電材料至該第二閘極延伸，該第二導電材料覆蓋該第二閘極，且電性耦合與該第一閘極相隔的一區域中的該第一汲極區域至該第二閘極。
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