TW201431298A - 數位類比轉換裝置與其電流模式內插緩衝器 - Google Patents

數位類比轉換裝置與其電流模式內插緩衝器 Download PDF

Info

Publication number
TW201431298A
TW201431298A TW102102685A TW102102685A TW201431298A TW 201431298 A TW201431298 A TW 201431298A TW 102102685 A TW102102685 A TW 102102685A TW 102102685 A TW102102685 A TW 102102685A TW 201431298 A TW201431298 A TW 201431298A
Authority
TW
Taiwan
Prior art keywords
transistor
coupled
current
voltage
pair
Prior art date
Application number
TW102102685A
Other languages
English (en)
Other versions
TWI531170B (zh
Inventor
Hung-Yu Huang
jia-hui Wang
Original Assignee
Himax Tech Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Himax Tech Ltd filed Critical Himax Tech Ltd
Priority to TW102102685A priority Critical patent/TWI531170B/zh
Publication of TW201431298A publication Critical patent/TW201431298A/zh
Application granted granted Critical
Publication of TWI531170B publication Critical patent/TWI531170B/zh

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

一種數位類比轉換裝置與其電流模式內插緩衝器，此電流模式內插緩衝器包括一電流源、一第一差動電晶體對、一第二差動電晶體對一輸出級。電流源輸出一第一電流以及汲入一第二電流。其中第一電流以及第二電流的電流量相依於一數位碼。第一差動電晶體對依據一第一粗略電壓、一類比電壓以及第一電流而產生一第一差動電流。第二差動電晶體對依據一第二粗略電壓、所述類比電壓以及第二電流產生一第二差動電流。輸出級依據第一差動電流與第二差動電流而對應產生一類比電壓，其中所述類比電壓屬於第一粗略電壓至第二粗略電壓的一粗略範圍。

Description

數位類比轉換裝置與其電流模式內插緩衝器
本發明是有關於一種緩衝器(buffer)，且特別是有關於一種軌對軌(rail-to-rail)的電流模式內插(current-mode interpolation)緩衝器。
隨著液晶面板的尺寸以及解析度的增加，顯示器驅動晶片佈局所佔的面積也越來越大，因此如何降低晶片面積以及生產成本成為重要的課題。
一般可將N位元解析度之影像訊號轉換為類比電壓的顯示器須包括2N個參考電壓走線以提供2N個伽瑪參考電壓，再由其中的數位至類比轉換器根據影像訊號從2N個伽瑪參考電壓切換輸出其中之一至電壓緩衝器。
然而，隨著解析度的增加，參考電壓走線的數量也會越來越多，導致晶片佈局所佔的面積也越來越可觀。
本發明提供一種電流模式內插緩衝器，可依據數位碼提供內插電壓於第一與第二粗略電壓範圍。
本發明提供一種數位類比轉換裝置，可藉由使用具有電流模式內插功能的緩衝器來減少數位類比轉換器的位元數量，進而減少數位類比轉換器的晶片面積。
本發明的一種電流模式內插緩衝器，用以接收第一粗略電壓、第二粗略電壓與數位碼的至少一位元以及輸出類比電壓。所述電流模式內插緩衝器包括電流源、第一差動電晶體對、第二差動電晶體對以及輸出級。電流源用於接收所述數位碼的至少一位元並輸出第一電流以及汲入第二電流，其中第一電流與第二電流的電流量相依於所述至少一位元。第一差動電晶體對的第一控制端與第二控制端分別接收第一粗略電壓與類比電壓。第一差動電晶體對的參考端耦接至電流源以接收第一電流。第一差動電晶體對的電流端對產生第一差動電流。第二差動電晶體對的第一控制端與第二控制端分別接收第二粗略電壓與類比電壓。第二差動電晶體對的參考端耦接至電流源以被汲取第二電流。第二差動電晶體對的電流端對產生第二差動電流。輸出級的第一輸入端對與第二輸入端對分別耦接至第一差動電晶體對的電流端對與第二差動電晶體對的電流端對，並依據第一差動電流與第二差動電流而對應產生類比電壓，其中所述類比電壓屬於第一粗略電壓至第二粗略電壓的一粗略範圍。
本發明的一種數位類比轉換裝置，用以將一數位碼轉換 為一類比電壓。此數位類比轉換裝置包括數位類比轉換器以及電流模式內插緩衝器。此電流模式內插緩衝器包括電流源、第一差動電晶體對、第二差動電晶體對以及輸出級。數位類比轉換器用以接收數位碼的第一部分位元，以及依據第一部分位元輸出具有對應準位的第一粗略電壓與第二粗略電壓。電流模式內插緩衝器耦接至數位類比轉換器。電流源接收數位碼的第二部分位元並輸出第一電流以及汲入第二電流，其中第一電流與第二電流的電流量相依於數位碼的第二部分。第一差動電晶體對的第一控制端與第二控制端分別接收第一粗略電壓與類比電壓，且其參考端耦接至電流源以接收第一電流，以及其電流端對產生第一差動電流。第二差動電晶體對的第一控制端與第二控制端分別接收第二粗略電壓與類比電壓，且其參考端耦接至電流源以被汲取第二電流，以及其電流端對產生第二差動電流。輸出級的第一輸入端對與第二輸入端對分別耦接至第一差動電晶體對的電流端對與第二差動電晶體對的電流端對，並依據第一差動電流與第二差動電流而對應產生類比電壓，其中類比電壓屬於第一粗略電壓至第二粗略電壓的粗略範圍。
基於上述，本發明實施例所提供的電流模式內插緩衝器可依據數位碼的部分位元提供內插電壓，以於第一與第二粗略電壓範圍提供軌對軌的內插電壓範圍。本發明實施例還提供數位類比轉換裝置，其藉由使用具有電流模式內插功能的緩衝器來減少數位類比轉換器的位元數量。數位類比轉換器依據數位碼的第一 部分位元輸出具有對應準位的第一與第二粗略電壓。電流模式內插緩衝器依據數位碼的第二部分位元提供內插電壓於第一與第二粗略電壓範圍。因此，本發明實施例的數位類比轉換裝置可以減少數位類比轉換器的晶片面積。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧數位類比轉換裝置
11‧‧‧數位類比轉換器
100‧‧‧電流模式內插緩衝器
110、310‧‧‧電流源
111~118‧‧‧單位電流源
119‧‧‧解碼器
120、130、320、330、350、360‧‧‧差動電晶體對
140‧‧‧輸出級
240‧‧‧邏輯單元
241、242‧‧‧比較器
243‧‧‧互斥或閘
244‧‧‧選擇單元
244a‧‧‧多工器
244b、244c、244d‧‧‧開關
a1~a4‧‧‧解碼器之輸出
~‧‧‧解碼器之輸出之反相訊號
C1~C8‧‧‧差動電晶體對之控制端
CS1~CS3‧‧‧電流源電路
d0、d1‧‧‧數位碼之位元
、‧‧‧數位碼之位元之反相訊號
FD‧‧‧數位碼之第一部份位元
GND‧‧‧接地電壓
Id1~Id4‧‧‧差動電流
In、I1B、I2B‧‧‧電流源所汲入之電流
In1、In2‧‧‧電流模式內插緩衝器之輸入端
Ip、I1A、I2A‧‧‧電流源所輸出之電流
Iref1~Iref3‧‧‧參考電流
L1‧‧‧導線
Mc1~Mc1、MN1~MN7‧‧‧N型電晶體
Md1~Md8、MP1~MP7‧‧‧P型電晶體
OT1、OT2‧‧‧開關電路之輸出端
P1、P2‧‧‧選擇單元之輸出
R1~R4‧‧‧參考端
SD‧‧‧數位碼之第二部份位元
SW1~SW8‧‧‧開關
SWU1、SWU2‧‧‧開關單元
T1~T4‧‧‧選擇單元之輸入
Td1~Td8‧‧‧差動電晶體對之電流端
TP1~TP4‧‧‧輸出級之輸入端
VA‧‧‧類比電壓
VB1~VB6‧‧‧輸出級之偏壓
VB7、VB8‧‧‧偏壓電壓
VDD‧‧‧電源電壓
Vin1、Vin2、Vin3、Vin4‧‧‧粗略電壓
Vref1、Vref2‧‧‧參考電壓
圖1為依據本發明一實施例之數位類比轉換裝置的示意圖。
圖2為依照本發明實施例說明圖1所繪示電流模式內插緩衝器的電路示意圖。
圖3為依照本發明實施例說明圖2所繪示輸出級之電路示意圖。
圖4為依照本發明實施例說明圖2所繪示電流源之電路示意圖。
圖5為依照本發明實施例說明圖1所繪示電流模式內插緩衝器的電路示意圖。
圖6為依照本發明實施例說明圖5所繪示選擇單元之電路示意圖。
圖7為依照本發明實施例說明圖1所繪示電流模式內插緩衝器的電路示意圖。
圖8為依照本發明實施例說明圖2所繪示電流源之電路示意圖。
圖9為依照本發明實施例說明圖1所繪示電流模式內插緩衝器的電路示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1為依據本發明一實施例之數位類比轉換裝置的示意圖。圖1中的數位類比轉換裝置10包括數位類比轉換器11與電流模式內插緩衝器100。電流模式內插緩衝器100耦接於數位類比轉換裝置10。數位類比轉換器10接收數位碼的第一部份位元FD，並依據數位碼的第一部份位元FD切換輸出數個參考電壓中的相鄰兩個具有對應準位的粗略電壓輸入至電流模式內插緩衝器100。例如，假設數位類比轉換器11是3位元轉換器，則當數位碼的第一部份位元FD為「001」時，數位類比轉換器11輸出第0 個灰階電壓(粗略電壓)V_0與第1個灰階電壓V_1(或是第1個灰階電壓V_1與第2個灰階電壓V_2)至電流模式內插緩衝器100的輸入端In1、In2。當數位碼的第一部份位元FD為「100」時，數位類比轉換器11輸出第3個灰階電壓V_3與第4個灰階電壓V_4(或是第4個灰階電壓V_4與第5個灰階電壓V_5)至電流模式內插緩衝器100的輸入端In1、In2。
電流模式內插緩衝器100接收數位碼的第二部份位元SD，且電流模式內插緩衝器100的輸入端In1、In2接收數位類比轉換器11所輸出的兩個粗略電壓。依據數位碼的第二部份位元SD，電流模式內插緩衝器100從這兩個粗略電壓之間內插出所需電壓準位的類比電壓VA。
圖2為依照本發明實施例說明圖1所示電流模式內插緩衝器100的電路示意圖。電流模式內插緩衝器100包括電流源110、差動電晶體對120、差動電晶體對130以及輸出級140。電流源110用於接收數位碼的至少一位元(在此為圖1所示數位碼的第二部份位元SD)並輸出電流Ip與汲入電流In。在本實施例中，電流Ip與電流In的電流量相依於數位碼的第二部份位元SD。差動電晶體對120的控制端C1耦接至電流模式內插緩衝器100的輸入端In1以接收粗略電壓Vin1。差動電晶體對120的控制端C2則耦接至電流模式內插緩衝器100的輸出端以接收類比電壓VA。差動電晶體對120的參考端R1耦接至電流源110以接收電流Ip。差動電晶體對120的電流端對Td1、Td2產生差動電流Id1、Id2。差 動電晶體對130的控制端C3耦接至電流模式內插緩衝器100的輸入端In2以接收粗略電壓Vin2。差動電晶體對130的控制端C4則耦接至電流模式內插緩衝器100的輸出端以接收類比電壓VA。差動電晶體對130的參考端R2耦接至電流源110以被汲取電流In。差動電晶體對130的電流端對Td3、Td4產生差動電流Id3、Id4。
輸出級140的輸入端對TP1、TP2分別耦接至差動電晶體對120的電流端對Td1、Td2，而輸出級140的輸入端對TP3、TP4分別耦接至差動電晶體對130的電流端對Td3、Td4。輸出級140將差動電流Id1~Id4轉成電壓訊號且疊加為類比電壓VA以輸出。其中，類比電壓VA屬於粗略電壓Vin1至粗略電壓Vin2的粗略範圍。例如，類比電壓VA的大小落於粗略電壓Vin1至粗略電壓Vin2之間。
本領域具通常知識者可得知差動電晶體對的輸出電壓是轉導(transconductance,gm)與控制端C1、C3所接收的電壓Vin1、Vin2的乘積，而轉導又正比於差動電晶體120、130所被汲出或接收的電流Ip、In的電流量。因此，VA可以下列的式(1)表示： 其中M、N代表電流Ip、In的電流量比值，例如，若Ip：In為1：3，則VA為(1/4)Vin1+(3/4)Vin2。數位碼的第二部份位元SD可決定出Ip、In的電流量比值以決定內插電壓的大小。其中，在本實施例中，差動電晶體對120為P通道金屬氧化物半導體(P-channel metal oxide semiconductor,PMOS)電晶體，差動電晶體對130為N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體。因此，內插電壓的大小較不會被臨界電壓(threshold voltage)局限，幾乎可達成軌對軌(rail-to-rail)的電壓範圍。
圖3為依照本發明實施例說明圖2所繪示輸出級140之電路示意圖。請參照圖3，輸出級140包括PMOS電晶體MP1~MP7以及NMOS電晶體MN1~MN7。
電晶體MP1的第一端(例如源極)耦接至第一系統電壓，在本實施例中，第一系統電壓為電源電壓VDD。電晶體MP1的第二端(例如汲極)耦接至差動電晶體對130的電流端對的電流端Td4以被汲出差動電流Id4。電晶體MP2的第一端(例如源極)耦接至電源電壓VDD。電晶體MP2的第二端(例如汲極)耦接至差動電晶體對130的電流端對的電流端Td3，以被汲出差動電流Id3。電晶體MP2的控制端(例如閘極)耦接至電晶體MP1的控制端(例如閘極)。電晶體MP3的第一端(例如源極)耦接至電晶體MP1的汲極。電晶體MP3的第二端(例如汲極)耦接至電晶體MP1的閘極。電晶體MP3的控制端(例如閘極)耦接至偏壓電壓VB1。電晶體MP4的第一端(例如源極)耦接至電晶體MP2的汲極。電晶體MP4的控制端(例如閘極)耦接至偏壓電壓VB1。電晶體MP5的第一端(例如源極)耦接至電晶體MP3的汲極。電晶體MP5的控制端(例如閘極)耦接至偏壓電壓VB2。電晶體MP6的第一端(例如源極)耦接至電晶體MP4的汲極。電晶體MP6的控制端(例如閘極)耦接至電壓 VB3。電晶體MP7的第一端(例如源極)耦接至電源電壓VDD。電晶體MP7的控制端(例如閘極)耦接至電晶體MP4的汲極。
電晶體MN1的第一端(例如源極)耦接至第二系統電壓，在本實施例中，第二系統電壓為接地電壓GND。電晶體MN1的第二端(例如汲極)耦接至差動電晶體對120的電流端對的電流端Td2。電晶體MN2的第一端(例如源極)耦接至接地電壓GND。電晶體MN2的第二端(例如汲極)耦接至差動電晶體對120的電流端對的電流端Td1，以接收差動電流Id1。電晶體MN2的控制端(例如閘極)耦接至電晶體MN1的控制端(例如閘極)。電晶體MN3的第一端(例如源極)耦接至電晶體MN1的汲極。電晶體MN3的第二端(例如汲極)耦接至電晶體MN1的閘極。電晶體MN3的控制端(例如閘極)耦接至偏壓電壓VB4。電晶體MN4的第一端(例如源極)耦接至電晶體MN2的汲極。電晶體MN4的控制端(例如閘極)耦接至偏壓電壓VB4。電晶體MN5的第一端(例如源極)耦接至電晶體MN3的汲極與電晶體MP5的汲極。電晶體MN5的第二端(例如汲極)耦接至電晶體MP5的源極。電晶體MN5的控制端(例如閘極)耦接至偏壓電壓VB5。電晶體MN6的第一端(例如源極)耦接至電晶體MN4的汲極與電晶體MP6的汲極。電晶體MN6的第二端(例如汲極)耦接至電晶體MP6的源極。電晶體MN6的控制端(例如閘極)耦接至偏壓電壓VB6。電晶體MN7的第一端(例如源極)耦接至接地電壓GND。電晶體MN7的第二端(例如汲極)耦接至電晶體MP7的汲極，以共同輸出類比電壓VA。電晶體MN7的控制端(例 如閘極)耦接至電晶體MN4的汲極。
圖4為依照本發明實施例說明圖2所繪示電流源110的電路示意圖。於本實施例中，圖1所示數位碼的第二部份位元SD包含第0個位元d0以及第1個位元d1。然而，本發明並不限於此。在其他實施例中，數位碼的第二部份位元SD的位元的數目可以是1位元、3位元或更多位元。請參照圖4，電流源110包括單位電流源111~118以及開關單元SWU1。單位電流源111~114每個皆提供/輸出1個單位電流量(1 Iunit)。開關單元SWU1包括開關SW1~SW4分別耦接至單位電流源111~114以接收電流。開關SW1~SW4的另一端耦接至差動電晶體對120的參考端R1。依據數位碼的位元d0、d1，解碼器119對應輸出控制信號a1~a4至開關SW1~SW4的控制端，以決定開關SW1~SW4的導通狀態。因此，開關SW1~SW4可以依據數位碼的位元d0、d1決定提供給差動電晶體對120的電流Ip的電流量大小。位元d0、d1可使開關SW1~SW4全導通(turn on)，以使差動電晶體對120接收的電流Ip的電流量為4 Iunit(4單位電流量)。同理可推，位元d0、d1亦可使開關SW1~SW4全斷開(turn off)，以使電流Ip為0。或是，位元d0、d1亦可決定部分導通開關SW1~SW4以使電流Ip的電流量為1 Iunit至3 Iunit之間。
相似地，單位電流源115~118每個皆汲入1個單位電流量(1 Iunit)。開關單元SWU2包括開關SW5~SW8分別耦接至單位電流源115~118以接收電流。開關SW5~SW8的另一端耦接至差 動電晶體對130的參考端R2。依據數位碼的位元d0、d1，解碼器119對應輸出控制信號a1~a4的反相信號a1~a4至開關SW5~SW8的控制端，以決定開關SW5~SW8的導通狀態。因此，開關SW5~SW8可以決定提供給差動電晶體對130的電流In的電流量大小。其中，位元d0、d1與控制信號a1~a4的關係可以參照表1。表1是解碼器119的真值表。
表2為依照本實施例說明圖2所示緩衝器100中電流源110的電流Ip、In，輸入粗略電壓Vin1、Vin2，與輸出類比電壓VA之間的關係。利用式1計算而得表2。
由表1與表2可得知，利用電流源110的開關單元SWU1、SWU2可從粗略電壓Vin1至Vin2的電壓範圍中再內插出三個參考電壓。因此，本實施例所提供的電流模式內插緩衝器100 可依據數位碼的第二部分位元SD(例如位元d0與d1)提供內插類比電壓VA，而此類比電壓VA落於第一粗略電壓Vin1至第二粗略電壓Vin2的電壓範圍內。
然而，在其他實施例中，基於實際產品的設計需求考量下，若是粗略電壓Vin1(或Vin2)的電壓準位為接近電源電壓VDD，或是接近接地電壓GND的情形下，緩衝器100的電壓對電流的特性曲線可能會變為非線性，使得緩衝器100對粗略電壓Vin1、Vin2作內插的效果並不好。因此在另一實施例中，若粗略電壓Vin1(或Vin2)接近電源電壓VDD(或接近接地電壓GND)，則緩衝器100將不對粗略電壓Vin1、Vin2進行內插的動作。
圖5為依照本發明另一實施例說明圖1所示電流模式內插緩衝器100的電路示意圖。請參照圖5，電流模式內插緩衝器100包括電流源110、差動電晶體對120、差動電晶體對130、輸出級140以及邏輯單元240。圖5所示實施例可以參照圖2、圖3與圖4的相關說明。不同於圖2所示實施例之處，在於圖5所示電流模式內插緩衝器100還包括邏輯單元240。請參照圖1與圖5，邏輯單元240包括比較器241、比較器242、互斥或閘243與選擇單元244。比較器241的正輸入端耦接至電流模式內插緩衝器100的輸入端In1以接收粗略電壓Vin3。比較器241的負輸入端耦接至參考電壓Vref1。比較器242的正輸入端耦接至電流模式內插緩衝器100的輸入端In2以接收粗略電壓Vin4。比較器242的負輸入端耦接至參考電壓Vref2。互斥或閘243的輸入端耦接比較器241 的輸出端以及比較器242的輸出端，而互斥或閘243的輸出端則耦接至選擇單元244。
選擇單元244的輸入端T1耦接至電流模式內插緩衝器100的輸入端In1以接收粗略電壓Vin3。選擇單元244的輸入端T2耦接至電流模式內插緩衝器100的輸入端In2以接收粗略電壓Vin4。選擇單元244的輸入端T3耦接至比較器241的輸出端。選擇單元244的輸入端T4耦接至互斥或閘243的輸出端。選擇單元244的輸出端P1耦接差動電晶體對120的控制端C1。選擇單元244的輸出端P2耦接差動電晶體對130的控制端C3。選擇單元244根據比較器241的輸出端、互斥或閘243的輸出端決定要輸出至控制端C1、C3的為粗略電壓Vin3及/或粗略電壓Vin4。
如圖5所示，本實施例將假設參考電壓Vref1為接近於電源電壓VDD的高準位電壓(例如4*VDD/5)，而參考電壓Vref2為接近於接地電壓GND的低準位電壓(例如VDD/5)。當粗略電壓Vin3大於參考電壓Vref1時，由於粗略電壓Vin4與粗略電壓Vin3是相鄰一位元的兩個伽瑪電壓，因此粗略電壓Vin4必定大於參考電壓Vref2，如此則比較器241以及比較器242的輸出皆為邏輯高準位電壓，而互斥或閘243的輸出則為邏輯低準位電壓。互斥或閘243輸出的邏輯低準位電壓以及比較器241輸出的邏輯高電壓準位會讓選擇單元244決定將粗略電壓Vin3與Vin4其中電壓較高者(例如Vin3)作為粗略電壓Vin1、Vin2而從輸出端P1、P2輸出至差動電晶體對120、130的控制端C1、C3。差動電晶體對120 的控制端C1與差動電晶體對130的控制端C3接收一樣的粗略電壓Vin3，因此電流模式內插緩衝器100輸出的類比電壓VA的電壓準位約略等於粗略電壓Vin3。
當粗略電壓Vin3小於參考電壓Vref1且粗略電壓Vin4大於參考電壓Vref2時，比較器241的輸出為邏輯低電壓準位而互斥或閘243的輸出為高準位電壓，此時選擇單元244決定將粗略電壓Vin3作為粗略電壓Vin1而從輸出端P1輸出至差動電晶體對120的控制端C1，以及將粗略電壓Vin4作為粗略電壓Vin2而從輸出端P2輸出至差動電晶體對130的控制端C3。差動電晶體對120、差動電晶體對130與輸出級140的內插操作可以參照圖2~4的相關說明，故不在此贅述。
當粗略電壓Vin3小於參考電壓Vref1且粗略電壓Vin4亦小於參考電壓Vref2時，比較器241的輸出為邏輯低電壓準位且互斥或閘243的輸出為低電壓準位，此時選擇單元244決定將粗略電壓Vin3與Vin4其中電壓較低者(例如粗略電壓Vin4)作為粗略電壓Vin1、Vin2而從輸出端P1與P2輸出至差動電晶體對120、130的控制端C1、C3。此時差動電晶體對120的控制端C1與差動電晶體對130的控制端C3接收一樣的粗略電壓Vin4，因此電流模式內插緩衝器100輸出的類比電壓VA的電壓準位約略等於粗略電壓Vin4。
表3：選擇單元244的真值表
上述選擇單元244的選擇行為可用表3說明之。只要符合表3所述的選擇行為的電路皆可應用於選擇單元244。例如，圖6為依照本發明一實施例說明圖5中選擇器244的電路示意圖。在其他實施例中，圖5所示選擇器244可以用不同於圖6的其他實現方式。
請參照圖6。選擇單元244包括多工器244a、開關244b、開關244c以及開關244d。多工器244a的輸入端作為選擇單元244的輸入端T1與T2以耦接至電流模式內插緩衝器100的輸入端In1與In2。多工器244a的控制端作為選擇單元244的輸入端T3以耦接至比較器241的輸出端。多工器244a根據比較器241的輸出來決定輸出粗略電壓Vin3以及粗略電壓Vin4兩者其一。開關244b的共同端耦接多工器244a的輸出端。開關244b的第一輸出端與第二輸出端分別作為耦接至選擇單元244的輸出端P1與P2。開關244b的控制端作為選擇單元244的輸入端T4以耦接至互斥或閘243的輸出端。依據互斥或閘243的輸出，開關244b決定是否將多工器244a的輸出作為粗略電壓Vin1、Vin2而輸出至差動電晶體對的控制端C1以及控制端C3。
開關244c耦接於選擇單元244的輸入端T1與輸出端P1之間。開關244d耦接於選擇單元244的輸入端T2與輸出端P2之 間。依照互斥或閘243的輸出端的反相訊號的控制，當開關244b為截止時，開關244c與244d為導通。當開關244b為導通時，開關244c與244d為截止。因此，開關244c與244d可以依據互斥或閘243的輸出端的反相訊號以決定是否將粗略電壓Vin3與Vin4作為粗略電壓Vin1與Vin2而輸出至差動電晶體對的控制端C1以及控制端C3。
圖7為依照本發明又一實施例說明圖1所示電流模式內插緩衝器100的電路示意圖。電流模式內插緩衝器100包括電流源310、差動電晶體對120、差動電晶體對130、差動電晶體對350、差動電晶體對360以及輸出級140。圖7所示實施例可以參照圖2與圖3的相關說明。不同於圖2所示實施例之處，在於圖7所示電流模式內插緩衝器100還包括差動電晶體對350與差動電晶體對360。除此之外，圖7中的電流源310可依據圖1所示數位碼的第二部份位元SD而對應地汲入電流I1B、I2B以及輸出電流I1A、I2A。
請參照圖7，差動電晶體對120的控制端C1耦接至電流模式內插緩衝器100的輸入端In1以接收粗略電壓Vin1。差動電晶體對120的控制端C2耦接至類比電壓VA。差動電晶體對120的參考端R1耦接至電流源310以接收電流I1A。差動電晶體對120的電流端對Td1、Td2耦接至輸出級140的輸入端對TP1、TP2。差動電晶體對130的控制端C3耦接至電流模式內插緩衝器100的輸入端In2以接收粗略電壓Vin2。差動電晶體對130的控制端C4 耦接至類比電壓VA。差動電晶體對130的參考端R2耦接至電流源310以被汲入電流I2B。差動電晶體對130的電流端對Td3、Td4耦接至輸出級140的輸入端TP3、TP4。
差動電晶體對350的控制端C5耦接至電流模式內插緩衝器100的輸入端In1以接收粗略電壓Vin1。差動電晶體對350的控制端C6接收類比電壓VA。差動電晶體對350的參考端R3耦接至電流源310以被汲取電流I1B。差動電晶體對350的電流端對Td5、Td6耦接至輸出級140的輸出端TP3、TP4。差動電晶體對360的控制端C7耦接至電流模式內插緩衝器100的輸入端In2以接收粗略電壓Vin2。差動電晶體對360的控制端C8接收類比電壓VA。差動電晶體對360的參考端R4耦接至電流源310以接收電流I2A。差動電晶體對360的電流端對Td7、Td8耦接至輸出級140的輸出端TP1、TP2。
輸出級140接收差動電晶體對120、130、350以及360的差動電流，並將電流訊號轉成電壓訊號且疊加以輸出類比電壓VA。
同樣地，本領域具通常知識者可得知差動電晶體對的輸出電壓是轉導與輸入電壓的乘積，轉導又正比於差動電晶體所被汲出或接收的參考電流，因此差動電晶體對120、130、350、360輸入至輸出級140的差動電流轉為電壓並疊加的結果亦可如式(2)所示： 其中P、Q代表電流I1A、I2A之間的電流量比值同時也是I1B、I2B之間的電流量比值。例如，若I1A：I2A為1：3，則VA為(1/4)Vin1+(3/4)Vin2。
圖8為依據本發明實施例說明圖7所示電流源310之電路示意圖。於本實施例中，圖1所示數位碼的第二部份位元SD包含第0個位元d0以及第1個位元d1。在其他實施例中，數位碼的第二部份位元SD的位元的數目可以是1位元、3位元或更多位元。請參照圖8，電流源310包括電流提供電路311、開關電路312以及電流蒐集電路313。電流提供電路311包括電流源電路CS1、電流源電路CS2、電流源電路CS3。電流源電路CS1、CS2與CS3可以用任何方式實現之。例如，圖8所示範例是用兩個相互串聯的PMOS電晶體實現一個電流源電路，其中這兩個PMOS電晶體的閘極分別受控於偏壓電壓VB7與VB8。無論如何，電流源電路CS1、CS2與CS3的實現方式不應以圖8為限。電流源電路CS1的輸出端提供參考電流Iref1，電流源電路CS2的輸出端提供參考電流Iref2，電流源電路CS3的輸出端提供參考電流Iref3。在本實施例中，參考電流Iref2是參考電流Iref1的兩倍，參考電流Iref3是參考電流Iref1的一倍。
開關電路312包括導線L1、PMOS電晶體Md1~Md8。導線L1兩端分別耦接至電流源電路CS1的輸出端以及開關電路312 的輸出端OT1。電晶體Md1的第一端(例如源極)耦接至電流源電路CS2的輸出端。電晶體Md1的控制端(例如閘極)接收數位碼的位元d0。電晶體Md2的第一端(例如源極)耦接至電晶體Md1的第二端(例如汲極)。電晶體Md2的第二端(例如汲極)耦接至的開關電路312的輸出端OT1。電晶體Md2的控制端(例如閘極)耦接系統電壓(例如，在本實施例中系統電壓為接地電壓GND。電晶體Md3的第一端(例如源極)耦接至電流源電路CS2的輸出端。電晶體Md3的控制端(例如閘極)接收數位碼的位元d0的反相訊號。電晶體Md4的第一端(例如源極)耦接至電晶體Md3的第二端(例如汲極)。電晶體Md4的第二端(例如汲極)耦接至開關電路312的輸出端OT2。電晶體Md4的的控制端(例如閘極)耦接至接地電壓GND。
電晶體Md5的第一端(例如源極)耦接至電流源電路CS3的輸出端。電晶體Md5的控制端(例如閘極)接收前述數位碼的位元d1。電晶體Md6的第一端(例如源極)耦接至電晶體Md5的第二端(例如汲極)。電晶體Md6的第二端(例如汲極)耦接至開關電路312的輸出端OT1。電晶體Md6的控制端(例如閘極)耦接至接地電壓GND。電晶體Md7的第一端(例如源極)耦接至電流源電路CS3的輸出端。電晶體Md7的控制端(例如閘極)接收前述數位碼的位元d1的反相訊號。電晶體Md8的第一端(例如源極)耦接至電晶體Md7的第二端(例如汲極)。電晶體Md8的第二端(例如汲極)耦接至開關電路312的輸出端OT2。電晶體Md8的控制端(例如閘極)耦接至接地電壓GND。其中，電晶體Md2、Md4、Md6、Md8可 以改善在數位碼的位元d0與d1轉態過程中短時脈衝波形干擾(glitch)的問題。
電流蒐集電路313包括NMOS電晶體Mc1~Mc3、PMOS電晶體Mc4~Mc5、NMOS電晶體Mc6~Mc8以及PMOS電晶體Mc9~Mc10。電晶體Mc1的第一端(例如汲極)耦接至開關電路312的輸出端OT1。電晶體Mc1的第二端(例如源極)耦接第一系統電壓(例如，在本實施例中第一系統電壓為接地電壓GND)。電晶體Mc1的控制端(例如閘極)耦接至電晶體Mc1的汲極。電晶體Mc2的第一端(例如汲極)耦接至差動電晶體對130的參考端R2以便汲入電流I2B。電晶體Mc2的第二端(例如源極)耦接至接地電壓GND。電晶體Mc2的控制端(例如閘極)耦接至電晶體Mc1的閘極。電晶體Mc3的第一端(例如源極)耦接至接地電壓GND。電晶體Mc3的控制端(例如閘極)耦接至電晶體Mc1的閘極。電晶體Mc4的第一端(例如源極)耦接至第二系統電壓(例如，在本實施例中第二系統電壓為電源電壓VDD)。電晶體Mc4的第二端(例如汲極)耦接電晶體Mc3的的第二端(例如汲極)。電晶體Mc4的控制端(例如閘極)耦接至電晶體Mc4的汲極。電晶體Mc5的第一端(例如源極)耦接電源電壓VDD。電晶體Mc5的第二端(例如汲極)耦接至差動電晶體對360的參考端R4以輸出電流I2A。電晶體Mc5的控制端(例如閘極)耦接至電晶體Mc4的閘極。藉由調整電晶體Mc1~Mc5的通道長寬比(或外觀比)，本實施例可以將電流I2A與電流I2B的比例設定為1：1。
電晶體Mc6的第一端(例如汲極)耦接至開關電路312的輸出端OT2。電晶體Mc6的第二端(例如源極)耦接至接地電壓GND。電晶體Mc6的控制端(例如閘極)耦接至電晶體Mc6的汲極。電晶體Mc7的第一端(例如汲極)耦接至差動電晶體對350的參考端R3以汲入電流I1B。電晶體Mc7的第二端(例如源極)耦接至接地電壓GND。電晶體Mc7的控制端(例如閘極)耦接至電晶體Mc6的閘極。電晶體Mc8的第一端(例如源極)耦接至接地電壓GND。電晶體Mc8的控制端(例如閘極)耦接至電晶體Mc6的閘極。電晶體Mc9的第一端(例如源極)耦接至電源電壓VDD。電晶體Mc9的第二端(例如汲極)耦接至電晶體Mc8的第二端(例如汲極)。電晶體Mc9的控制端(例如閘極)耦接至電晶體Mc9的汲極。電晶體Mc10的第一端(例如源極)耦接至電源電壓VDD。電晶體Mc10的第二端(例如汲極)耦接至差動電晶體對120的參考端R1以輸出電流I1A。電晶體Mc10的控制端(例如閘極)耦接至電晶體Mc9的閘極。藉由調整電晶體Mc6~Mc10的通道長寬比(或外觀比)，本實施例可以將電流I1A與電流I1B的比例設定為1：1。
請參照圖8，若位元d0與d1皆為邏輯高準位電壓，則電晶體Md3與電晶體Md7皆為導通，且電晶體Md1以及電晶體Md5皆為斷開。因此，參考電流Iref2以及參考電流Iref3會流向輸出端OT2，只有參考電流Iref1會流向輸出端OT1。於本實施例中，參考電流Iref2是參考電流Iref1的兩倍，參考電流Iref3是參考電流Iref1的一倍，因此輸出端OT1與輸出端OT2的電流比例為1： 3。
電流蒐集電路313利用電流鏡映射輸出端OT1與輸出端OT2的電流，使得電流I1A與I2A的比值為3：1，而電流I1B與I2B的比值亦為3：1。又從式(2)可得知類比電壓VA的輸出與粗略電壓Vin1、Vin2以及電流I1A、I2A的電流量比值之關係，因此VA=(1/4)Vin2+(3/4)Vin1。
若位元d0為邏輯高準位電壓且位元d1為邏輯低準位電壓，則電晶體Md3以及電晶體Md5皆為導通，且電晶體Md1以及電晶體Md7皆為斷開，因此參考電流Iref1以及參考電流Iref3會流向輸出端OT1，只有參考電流Iref2會流向輸出端OT2。因此，電流I1A與I2A的比值為1：1，而電流I1B與I2B的比值亦為1：1。類比電壓VA可表示為(1/2)Vin1+(1/2)Vin2。
若位元d0為邏輯低準位電壓且位元d1為邏輯高準位電壓，則電晶體Md1以及電晶體Md7皆為導通，且電晶體Md3以及電晶體Md5皆為斷開，因此參考電流Iref1以及參考電流Iref2會流向輸出端OT1，只有參考電流Iref3會流向輸出端OT2。因此電流I1A與I2A的比值為1：3，電流I1B與I2B的比值亦為1：3。此時，類比電壓VA可表示為(3/4)Vin2+(1/4)Vin1。
若位元d0與d1皆為邏輯低準位電壓，則電晶體Md1以及電晶體Md5皆為導通，且電晶體Md3以及電晶體Md7皆為斷開，因此參考電流Iref1、參考電流Iref2以及參考電流Iref3皆會流向輸出端OT1，沒有電流會流向輸出端OT2。因此，電流I1A 與I2A的比值為0：4，電流I1B與I2B的比值亦為0：4。此時，類比電壓VA可表示為Vin2。
表4可將Vin1、Vin2以及位元d0、d1之間的關係做更清楚的表述，其中為0表示為邏輯低電壓準位，為1表示為邏輯高電壓準位。
圖9為依照本發明更一實施例說明圖1所示電流模式內插緩衝器100的電路示意圖。圖9所示實施例可以參照圖7與圖8的相關說明。不同於圖7所示實施例之處，在於圖9所繪示的電流模式內插緩衝器100更包括了邏輯單元240。此邏輯單元240可以參照圖5與圖6的相關說明而類推之。
同樣地，圖9中的邏輯單元240耦接至電流模式內插緩衝器100的輸入端In1、In2以接收粗略電壓Vin3、Vin4，因此可在粗略電壓Vin3、Vin4皆為接近於電源電壓VDD時，邏輯單元240可將電壓準位較高的粗略電壓(例如Vin3)作為粗略電壓Vin1、Vin2輸入至差動電晶體對120、130、350、360的控制端C1、C3、C5、C7。在粗略電壓Vin3、Vin4皆為接近於接地電壓GND時，邏輯單元240可將電壓準位較低的粗略電壓(例如Vin4) 作為粗略電壓Vin1、Vin2輸入至差動電晶體對120、130、350、360的控制端C1、C3、C5、C7。在粗略電壓Vin3未大於參考電壓Vref1且粗略電壓Vin4未小於參考電壓Vref2時，邏輯單元240可將粗略電壓Vin3輸入至差動電晶體對120與350的控制端C1與C5作為粗略電壓Vin1，以及將粗略電壓Vin4輸入至差動電晶體對130與360的控制端C3與C7作為粗略電壓Vin2。此時，電流模式內插緩衝器100會啟動內插動作。
基於所述，上述諸實施例的電流模式內插緩衝器100可依據數位碼的第二部分位元SD在輸入端In1、In2所接收的二粗略電壓範圍中內插出類比電壓VA。數位類比轉換裝置10藉由使用具有電流模式內插功能的緩衝器100來減少數位類比轉換器11的位元數量。數位類比轉換器11依據數位碼的第一部分位元FD輸出具有對應準位的二粗略電壓給緩衝器100的輸入端In1、In2。電流模式內插緩衝器100依據數位碼的第二部分位元SD提供內插電壓VA於第一與第二粗略電壓範圍。因此，緩衝器100可以減少數位類比轉換器11的晶片面積。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧電流模式內插緩衝器
110‧‧‧電流源
120、130‧‧‧差動電晶體對
140‧‧‧輸出級
C1~C4‧‧‧差動電晶體對之控制端
GND‧‧‧接地電壓
Id1~Id4‧‧‧差動電流
In‧‧‧電流源所汲入之電流
In1、In2‧‧‧電流模式內插緩衝器之輸入端
Ip‧‧‧電流源所輸出之電流
R1~R2‧‧‧參考端
Td1~Td4‧‧‧差動電晶體對之電流端
TP1~TP4‧‧‧輸出級之輸入端
VA‧‧‧類比電壓
VDD‧‧‧電源電壓
Vin1、Vin2‧‧‧粗略電壓

Claims (20)

  1. 一種電流模式內插緩衝器，用以接收一第一粗略電壓、一第二粗略電壓與一數位碼的至少一位元，以及輸出一類比電壓，該電流模式內插緩衝器包括：一電流源，接收該數位碼的所述至少一位元，輸出一第一電流，以及汲入一第二電流，其中該第一電流與該第二電流的電流量相依於所述至少一位元；一第一差動電晶體對，該第一差動電晶體對的第一控制端與第二控制端分別接收該第一粗略電壓與該類比電壓，該第一差動電晶體對的參考端耦接至該電流源以接收該第一電流，該第一差動電晶體對的電流端對產生一第一差動電流；一第二差動電晶體對，該第二差動電晶體對的第一控制端與第二控制端分別接收該第二粗略電壓與該類比電壓，該第二差動電晶體對的參考端耦接至該電流源以被汲取該第二電流，該第二差動電晶體對的電流端對產生一第二差動電流；以及一輸出級，該輸出級的第一輸入端對與第二輸入端對分別耦接至該第一差動電晶體對的電流端對與該第二差動電晶體對的電流端對，依據該第一差動電流與該第二差動電流而對應產生該類比電壓，其中該類比電壓屬於該第一粗略電壓至該第二粗略電壓的一粗略範圍。
  2. 如申請專利範圍第1項所述之電流模式內插緩衝器，其中該輸出級包括： 一第一P型電晶體，其第一端耦接至一第一系統電壓，該第一P型電晶體的第二端耦接至該第二差動電晶體對的電流端對的第一電流端；一第二P型電晶體，其第一端耦接至該第一系統電壓，該第二P型電晶體的第二端耦接至該第二差動電晶體對的電流端對的第二電流端，以及該第二P型電晶體的控制端耦接至該第一P型電晶體的控制端；一第三P型電晶體，其第一端耦接至該第一P型電晶體的第二端，該第三P型電晶體的第二端耦接至該第一P型電晶體的控制端，以及該第三P型電晶體的控制端耦接至一第一偏壓電壓；一第四P型電晶體，其第一端耦接至該第二P型電晶體的第二端，以及該第四P型電晶體的控制端耦接至該第一偏壓電壓；一第五P型電晶體，其第一端耦接至該第三P型電晶體的第二端，以及該第五P型電晶體的控制端耦接至一第二偏壓電壓；一第六P型電晶體，其第一端耦接至該第四P型電晶體的第二端，以及該第六P型電晶體的控制端耦接至一第三偏壓電壓；一第七P型電晶體，其第一端耦接至該第一系統電壓，以及該第七P型電晶體的控制端耦接至該第四P型電晶體的第二端；一第一N型電晶體，其第一端耦接至一第二系統電壓，該第一N型電晶體的第二端耦接至該第一差動電晶體對的電流端對的第一電流端；一第二N型電晶體，其第一端耦接至該第二系統電壓，該第 二N型電晶體的第二端耦接至該第一差動電晶體對的電流端對的第二電流端，以及該第二N型電晶體的控制端耦接至該第一N型電晶體的控制端；一第三N型電晶體，其第一端耦接至該第一N型電晶體的第二端，該第三N型電晶體的第二端耦接至該第一N型電晶體的控制端，以及該第三N型電晶體的控制端耦接至一第四偏壓電壓；一第四N型電晶體，其第一端耦接至該第二N型電晶體的第二端，以及該第四N型電晶體的控制端耦接至該第四偏壓電壓；一第五N型電晶體，其第一端耦接至該第三N型電晶體的第二端與該第五P型電晶體的第二端，該第五N型電晶體的第二端耦接至該第五P型電晶體的第一端，以及該第五N型電晶體的控制端耦接至一第五偏壓電壓；一第六N型電晶體，其第一端耦接至該第四N型電晶體的第二端與該第六P型電晶體的第二端，該第六N型電晶體的第二端耦接至該第六P型電晶體的第一端，以及該第六N型電晶體的控制端耦接至一第六偏壓電壓；以及一第七N型電晶體，其第一端耦接至該第二系統電壓，該第七N型電晶體的第二端耦接至該第七P型電晶體的第二端以共同輸出該類比電壓，以及該第七N型電晶體的控制端耦接至該第四N型電晶體的第二端。
  3. 如申請專利範圍第1項所述之電流模式內插緩衝器，其中該電流源包括： 多個第一單位電流源，該些第一單位電流源的每一者各自提供一單位電流量；一第一開關單元，依據該數位碼的所述至少一位元，該第一開關單元選擇性地將該些第一單位電流源的部份或全部耦接至該第一差動電晶體對的參考端以輸出該第一電流，或將該些第一單位電流源全部不耦接至該第一差動電晶體對；多個第二單位電流源，該些第二單位電流源的每一者各自提供一單位電流量；以及一第二開關單元，依據該數位碼的所述至少一位元，該第二開關單元選擇性地將該些第二單位電流源的部份或全部耦接至該第二差動電晶體對的參考端以汲取該第二電流，或將該些第二單位電流源全部不耦接至該第二差動電晶體對。
  4. 如申請專利範圍第1項所述之電流模式內插緩衝器，其中該電流源更依據該數位碼的所述至少一位元而汲入一第三電流與輸出一第四電流，該電流模式內插緩衝器更包括：一第三差動電晶體對，該第三差動電晶體對的第一控制端與第二控制端分別接收該第一粗略電壓與該類比電壓，該第三差動電晶體對的參考端耦接至該電流源以被汲取該第三電流，該第三差動電晶體對的電流端對耦接至該輸出級的第二輸入端對；以及一第四差動電晶體對，該第四差動電晶體對的第一控制端與第二控制端分別接收該第二粗略電壓與該類比電壓，該第四差動電晶體對的參考端耦接至該電流源以接收該第四電流，該第四差 動電晶體對的電流端對耦接至該輸出級的第一輸入端對。
  5. 如申請專利範圍第4項所述之電流模式內插緩衝器，其中該電流源包括：一電流提供電路，提供多個參考電流；一開關電路，依據該數位碼的所述至少一位元，該開關電路選擇性地將該些參考電流的部份或全部耦接至該開關電路的第一輸出端，以及將該些參考電流的其餘部份耦接至該開關電路的第二輸出端；以及一電流蒐集電路，耦接至該開關電路的第一輸出端與第二輸出端，該電流蒐集電路依據該開關電路的第一輸出端的電流而輸出該第一電流與汲入該第三電流，以及該電流蒐集電路依據該開關電路的第二輸出端的電流而汲入該第二電流與輸出該第四電流。
  6. 如申請專利範圍第5項所述之電流模式內插緩衝器，其中該電流提供電路包括：一第一電流源電路，其輸出端提供一第一參考電流；一第二電流源電路，其輸出端提供一第二參考電流，其中該第二參考電流是該第一參考電流的兩倍；以及一第三電流源電路，其輸出端提供一第三參考電流，其中該第三參考電流是該第一參考電流的一倍。
  7. 如申請專利範圍第6項所述之電流模式內插緩衝器，其中該開關電路包括： 一導線，其兩端分別耦接至該第一電流源電路的輸出端與該開關電路的第一輸出端；一第一電晶體，其第一端耦接至該第二電流源電路的輸出端，該第一電晶體的控制端接收該數位碼的一第一位元；一第二電晶體，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至該開關電路的第一輸出端，該第二電晶體的控制端接收一系統電壓；第三電晶體，其第一端耦接至該第二電流源電路的輸出端，該第三電晶體的控制端接收該數位碼的該第一位元的反相信號；一第四電晶體，其第一端耦接至該第三電晶體的第二端，該第四電晶體的第二端耦接至該開關電路的第二輸出端，該第四電晶體的控制端接收該系統電壓；一第五電晶體，其第一端耦接至該第三電流源電路的輸出端，該第五電晶體的控制端接收該數位碼的一第二位元；一第六電晶體，其第一端耦接至該第五電晶體的第二端，該第六電晶體的第二端耦接至該開關電路的第一輸出端，該第六電晶體的控制端接收該系統電壓；一第七電晶體，其第一端耦接至該第三電流源電路的輸出端，該第七電晶體的控制端接收該數位碼的該第二位元的反相信號；以及一第八電晶體，其第一端耦接至該第七電晶體的第二端，該第八電晶體的第二端耦接至該開關電路的第二輸出端，該第八電 晶體的控制端接收該系統電壓。
  8. 如申請專利範圍第5項所述之電流模式內插緩衝器，其中該電流蒐集電路包括：一第一電晶體，其第一端耦接至該開關電路的第一輸出端，該第一電晶體的第二端耦接至一第一系統電壓，該第一電晶體的控制端耦接至該第一電晶體的第一端；一第二電晶體，其第一端耦接至該第二差動電晶體對的參考端以汲入該第二電流，該第二電晶體的第二端耦接至該第一系統電壓，以及該第二電晶體的控制端耦接至該第一電晶體的控制端；一第三電晶體，其第一端耦接至該第一系統電壓，以及該第三電晶體的控制端耦接至該第一電晶體的控制端；一第四電晶體，其第一端耦接至一第二系統電壓，該第四電晶體的第二端耦接至該第三電晶體的第二端，以及該第四電晶體的控制端耦接至該第四電晶體的第二端；一第五電晶體，其第一端耦接至該第二系統電壓，該第五電晶體的第二端耦接至該第四差動電晶體對的參考端以輸出該第四電流，以及該第五電晶體的控制端耦接至該第四電晶體的控制端；一第六電晶體，其第一端耦接至該開關電路的第二輸出端，該第六電晶體的第二端耦接至該第一系統電壓，該第六電晶體的控制端耦接至該第六電晶體的第一端；一第七電晶體，其第一端耦接至該第三差動電晶體對的參考端以汲入該第三電流，該第七電晶體的第二端耦接至該第一系統 電壓，以及該第七電晶體的控制端耦接至該第六電晶體的控制端；一第八電晶體，其第一端耦接至該第一系統電壓，以及該第八電晶體的控制端耦接至該第六電晶體的控制端；一第九電晶體，其第一端耦接至該第二系統電壓，該第九電晶體的第二端耦接至該第八電晶體的第二端，以及該第九電晶體的控制端耦接至該第九電晶體的第二端；以及一第十電晶體，其第一端耦接至該第二系統電壓，該第十電晶體的第二端耦接至該第一差動電晶體對的參考端以輸出該第一電流，以及該第十電晶體的控制端耦接至該第九電晶體的控制端。
  9. 如申請專利範圍第1項所述之電流模式內插緩衝器，更包括：一邏輯單元，耦接至該電流源，以及比較該第一粗略電壓、該第二粗略電壓、一第一參考電壓與一第二參考電壓，其中若該第一粗略電壓與該第二粗略電壓其中一者不屬於該第一參考電壓至該第二參考電壓的範圍，則該邏輯單元控制該電流源以使該第一電流與該第二電流的電流量相同。
  10. 如申請專利範圍第9項所述之電流模式內插緩衝器，其中該邏輯單元包括：一第一比較器，其第一輸入端與第二輸入端分別耦接至該第一粗略電壓與該第一參考電壓；一第二比較器，其第一輸入端與第二輸入端分別耦接至該第二粗略電壓與該第二參考電壓； 一互斥或閘，該互斥或閘的第一輸入端與第二輸入端分別耦接至該第一比較器的輸出端與該第二比較器的輸出端，而該互斥或閘的輸出端耦接至該電流源；以及一選擇單元，該選擇單元接收該第一比較器的輸出、該互斥或閘的輸出、一第三粗略電壓以及一第四粗略電壓，該選擇單元根據該第一比較器以及該互斥或閘的輸出選擇性進行下列選項其中之一：輸出該第三粗略電壓至該第一差動電晶體對的第一控制端做為該第一粗略電壓，以及輸出該第三粗略電壓至該第二差動電晶體對的第一控制端做為該第二粗略電壓；輸出該第四粗略電壓至該第一差動電晶體對的第一控制端做為該第一粗略電壓，以及輸出該第四粗略電壓至該第二差動電晶體對的第一控制端做為該第二粗略電壓；以及輸出該第三粗略電壓至該第一差動電晶體對的第一控制端做為該第一粗略電壓，以及輸出該第四粗略電壓至該第二差動電晶體對的第一控制端做為該第二粗略電壓。
  11. 一種數位類比轉換裝置，用以將一數位碼轉換為一類比電壓，該數位類比轉換裝置包括：一數位類比轉換器，接收該數位碼的一第一部分位元，以及依據該第一部分位元輸出具有對應準位的一第一粗略電壓與一第二粗略電壓；以及一電流模式內插緩衝器，耦接至該數位類比轉換器，該電流 模式內插緩衝器包括：一電流源，接收該數位碼的一第二部分位元，輸出一第一電流，以及汲入一第二電流，其中該第一電流與該第二電流的電流量相依於該數位碼的第二部分位元；一第一差動電晶體對，該第一差動電晶體對的第一控制端與第二控制端分別接收該第一粗略電壓與該類比電壓，該第一差動電晶體對的參考端耦接至該電流源以接收該第一電流，該第一差動電晶體對的電流端對產生一第一差動電流；一第二差動電晶體對，該第二差動電晶體對的第一控制端與第二控制端分別接收該第二粗略電壓與該類比電壓，該第二差動電晶體對的參考端耦接至該電流源以被汲取該第二電流，該第二差動電晶體對的電流端對產生一第二差動電流；以及一輸出級，該輸出級的第一輸入端對與第二輸入端對分別耦接至該第一差動電晶體對的電流端對與該第二差動電晶體對的電流端對，依據該第一差動電流與該第二差動電流而對應產生該類比電壓，其中該類比電壓屬於該第一粗略電壓至該第二粗略電壓的一粗略範圍。
  12. 如申請專利範圍第11項所述之數位類比轉換裝置，其中該輸出級包括：一第一P型電晶體，其第一端耦接至一第一系統電壓，該第一P型電晶體的第二端耦接至該第二差動電晶體對的電流端對的第一電流端； 一第二P型電晶體，其第一端耦接至該第一系統電壓，該第二P型電晶體的第二端耦接至該第二差動電晶體對的電流端對的第二電流端，以及該第二P型電晶體的控制端耦接至該第一P型電晶體的控制端；一第三P型電晶體，其第一端耦接至該第一P型電晶體的第二端，該第三P型電晶體的第二端耦接至該第一P型電晶體的控制端，以及該第三P型電晶體的控制端耦接至一第一偏壓電壓；一第四P型電晶體，其第一端耦接至該第二P型電晶體的第二端，以及該第四P型電晶體的控制端耦接至該第一偏壓電壓；一第五P型電晶體，其第一端耦接至該第三P型電晶體的第二端，以及該第五P型電晶體的控制端耦接至一第二偏壓電壓；一第六P型電晶體，其第一端耦接至該第四P型電晶體的第二端，以及該第六P型電晶體的控制端耦接至一第三偏壓電壓；一第七P型電晶體，其第一端耦接至該第一系統電壓，以及該第七P型電晶體的控制端耦接至該第四P型電晶體的第二端；一第一N型電晶體，其第一端耦接至一第二系統電壓，該第一N型電晶體的第二端耦接至該第一差動電晶體對的電流端對的第一電流端；一第二N型電晶體，其第一端耦接至該第二系統電壓，該第二N型電晶體的第二端耦接至該第一差動電晶體對的電流端對的第二電流端，以及該第二N型電晶體的控制端耦接至該第一N型電晶體的控制端； 一第三N型電晶體，其第一端耦接至該第一N型電晶體的第二端，該第三N型電晶體的第二端耦接至該第一N型電晶體的控制端，以及該第三N型電晶體的控制端耦接至一第四偏壓電壓；一第四N型電晶體，其第一端耦接至該第二N型電晶體的第二端，以及該第四N型電晶體的控制端耦接至該第四偏壓電壓；一第五N型電晶體，其第一端耦接至該第三N型電晶體的第二端與該第五P型電晶體的第二端，該第五N型電晶體的第二端耦接至該第五P型電晶體的第一端，以及該第五N型電晶體的控制端耦接至一第五偏壓電壓；一第六N型電晶體，其第一端耦接至該第四N型電晶體的第二端與該第六P型電晶體的第二端，該第六N型電晶體的第二端耦接至該第六P型電晶體的第一端，以及該第六N型電晶體的控制端耦接至一第六偏壓電壓；以及一第七N型電晶體，其第一端耦接至該第二系統電壓，該第七N型電晶體的第二端耦接至該第七P型電晶體的第二端以共同輸出該類比電壓，以及該第七N型電晶體的控制端耦接至該第四N型電晶體的第二端。
  13. 如申請專利範圍第11項所述之數位類比轉換裝置，其中該電流源包括：多個第一單位電流源，該些第一單位電流源的每一者各自提供一單位電流量；一第一開關單元，依據該數位碼的所述第二部份，該第一開 關單元選擇性地將該些第一單位電流源的部份或全部耦接至該第一差動電晶體對的參考端以輸出該第一電流，或將該些第一單位電流源全部不耦接至該第一差動電晶體對；多個第二單位電流源，該些第二單位電流源的每一者各自提供一單位電流量；以及一第二開關單元，依據該數位碼的所述第二部份，該第二開關單元選擇性地將該些第二單位電流源的部份或全部耦接至該第二差動電晶體對的參考端以汲取該第二電流，或將該些第二單位電流源全部不耦接至該第二差動電晶體對。
  14. 如申請專利範圍第11項所述之數位類比轉換裝置，其中該電流源更依據該數位碼的所述第二部份而汲入一第三電流與輸出一第四電流，該電流模式內插緩衝器更包括：一第三差動電晶體對，該第三差動電晶體對的第一控制端與第二控制端分別接收該第一粗略電壓與該類比電壓，該第三差動電晶體對的參考端耦接至該電流源以被汲取該第三電流，該第三差動電晶體對的電流端對耦接至該輸出級的第二輸入端對；以及一第四差動電晶體對，該第四差動電晶體對的第一控制端與第二控制端分別接收該第二粗略電壓與該類比電壓，該第四差動電晶體對的參考端耦接至該電流源以接收該第四電流，該第四差動電晶體對的電流端對耦接至該輸出級的第一輸入端對。
  15. 如申請專利範圍第14項所述之數位類比轉換裝置，其中該電流源包括： 一電流提供電路，提供多個參考電流；一開關電路，依據該數位碼的所述第二部份，該開關電路選擇性地將該些參考電流的部份或全部耦接至該開關電路的第一輸出端，以及將該些參考電流的其餘部份耦接至該開關電路的第二輸出端；以及一電流蒐集電路，耦接至該開關電路的第一輸出端與第二輸出端，該電流蒐集電路依據該開關電路的第一輸出端的電流而輸出該第一電流與汲入該第三電流，以及該電流蒐集電路依據該開關電路的第二輸出端的電流而汲入該第二電流與輸出該第四電流。
  16. 如申請專利範圍第15項所述之數位類比轉換裝置，其中該電流提供電路包括：一第一電流源電路，其輸出端提供一第一參考電流；一第二電流源電路，其輸出端提供一第二參考電流，其中該第二參考電流是該第一參考電流的兩倍；以及一第三電流源電路，其輸出端提供一第三參考電流，其中該第三參考電流是該第一參考電流的一倍。
  17. 如申請專利範圍第16項所述之數位類比轉換裝置，其中該開關電路包括：一導線，其兩端分別耦接至該第一電流源電路的輸出端與該開關電路的第一輸出端；第一電晶體，其第一端耦接至該第二電流源電路的輸出端， 該第一電晶體的控制端接收該數位碼的一第一位元；第二電晶體，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至該開關電路的第一輸出端，該第二電晶體的控制端接收一系統電壓；第三電晶體，其第一端耦接至該第二電流源電路的輸出端，該第三電晶體的控制端接收該數位碼的該第一位元的反相信號；第四電晶體，其第一端耦接至該第三電晶體的第二端，該第四電晶體的第二端耦接至該開關電路的第二輸出端，該第四電晶體的控制端接收該系統電壓；第五電晶體，其第一端耦接至該第三電流源電路的輸出端，該第五電晶體的控制端接收該數位碼的一第二位元；第六電晶體，其第一端耦接至該第五電晶體的第二端，該第六電晶體的第二端耦接至該開關電路的第一輸出端，該第六電晶體的控制端接收該系統電壓；第七電晶體，其第一端耦接至該第三電流源電路的輸出端，該第七電晶體的控制端接收該數位碼的該第二位元的反相信號；以及第八電晶體，其第一端耦接至該第七電晶體的第二端，該第八電晶體的第二端耦接至該開關電路的第二輸出端，該第八電晶體的控制端接收該系統電壓。
  18. 如申請專利範圍第15項所述之數位類比轉換裝置，其中該電流蒐集電路包括： 一第一電晶體，其第一端耦接至該開關電路的第一輸出端，該第一電晶體的第二端耦接至一第一系統電壓，該第一電晶體的控制端耦接至該第一電晶體的第一端；一第二電晶體，其第一端耦接至該第二差動電晶體對的參考端以汲入該第二電流，該第二電晶體的第二端耦接至該第一系統電壓，以及該第二電晶體的控制端耦接至該第一電晶體的控制端；一第三電晶體，其第一端耦接至該第一系統電壓，以及該第三電晶體的控制端耦接至該第一電晶體的控制端；一第四電晶體，其第一端耦接至一第二系統電壓，該第四電晶體的第二端耦接至該第三電晶體的第二端，以及該第四電晶體的控制端耦接至該第四電晶體的第二端；一第五電晶體，其第一端耦接至該第二系統電壓，該第五電晶體的第二端耦接至該第四差動電晶體對的參考端以輸出該第四電流，以及該第五電晶體的控制端耦接至該第四電晶體的控制端；一第六電晶體，其第一端耦接至該開關電路的第二輸出端，該第六電晶體的第二端耦接至該第一系統電壓，該第六電晶體的控制端耦接至該第六電晶體的第一端；一第七電晶體，其第一端耦接至該第三差動電晶體對的參考端以汲入該第三電流，該第七電晶體的第二端耦接至該第一系統電壓，以及該第七電晶體的控制端耦接至該第六電晶體的控制端；一第八電晶體，其第一端耦接至該第一系統電壓，以及該第八電晶體的控制端耦接至該第六電晶體的控制端； 一第九電晶體，其第一端耦接至該第二系統電壓，該第九電晶體的第二端耦接至該第八電晶體的第二端，以及該第九電晶體的控制端耦接至該第九電晶體的第二端；以及一第十電晶體，其第一端耦接至該第二系統電壓，該第十電晶體的第二端耦接至該第一差動電晶體對的參考端以輸出該第一電流，以及該第十電晶體的控制端耦接至該第九電晶體的控制端。
  19. 如申請專利範圍第11項所述之數位類比轉換裝置，更包括：一邏輯單元，耦接至該電流源與該數位類比轉換器，以及比較該第一粗略電壓、該第二粗略電壓、一第一參考電壓與一第二參考電壓；其中若該第一粗略電壓與該第二粗略電壓其中一者不屬於該第一參考電壓至該第二參考電壓的範圍，則該邏輯單元控制該電流源以使該第一電流與該第二電流的電流量相同，以及該數位類比轉換器輸出相同準位的該第一粗略電壓與該第二粗略電壓。
  20. 如申請專利範圍第19項所述之數位類比轉換裝置，其中該邏輯單元包括：一第一比較器，其第一輸入端與第二輸入端分別耦接至該第一粗略電壓與該第一參考電壓；一第二比較器，其第一輸入端與第二輸入端分別耦接至該第二粗略電壓與該第二參考電壓；一互斥或閘，該互斥或閘的第一輸入端與第二輸入端分別耦 接至該第一比較器的輸出端與該第二比較器的輸出端，而該互斥或閘的輸出端耦接至該電流源與該數位類比轉換器；以及一選擇單元，該選擇單元接收該第一比較器的輸出、該互斥或閘的輸出、一第三粗略電壓以及一第四粗略電壓，該選擇單元根據該第一比較器以及該互斥或閘的輸出選擇性進行下列選項其中之一：輸出該第三粗略電壓至該第一差動電晶體對的第一控制端做為該第一粗略電壓，以及輸出該第三粗略電壓至該第二差動電晶體對的第一控制端做為該第二粗略電壓；輸出該第四粗略電壓至該第一差動電晶體對的第一控制端做為該第一粗略電壓，以及輸出該第四粗略電壓至該第二差動電晶體對的第一控制端做為該第二粗略電壓；以及輸出該第三粗略電壓至該第一差動電晶體對的第一控制端做為該第一粗略電壓，以及輸出該第四粗略電壓至該第二差動電晶體對的第一控制端做為該第二粗略電壓。
TW102102685A 2013-01-24 2013-01-24 數位類比轉換裝置與其電流模式內插緩衝器 TWI531170B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW102102685A TWI531170B (zh) 2013-01-24 2013-01-24 數位類比轉換裝置與其電流模式內插緩衝器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102102685A TWI531170B (zh) 2013-01-24 2013-01-24 數位類比轉換裝置與其電流模式內插緩衝器

Publications (2)

Publication Number Publication Date
TW201431298A true TW201431298A (zh) 2014-08-01
TWI531170B TWI531170B (zh) 2016-04-21

Family

ID=51797101

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102102685A TWI531170B (zh) 2013-01-24 2013-01-24 數位類比轉換裝置與其電流模式內插緩衝器

Country Status (1)

Country Link
TW (1) TWI531170B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118135926A (zh) * 2024-04-10 2024-06-04 禹创半导体(深圳)有限公司 一种电流加权式的电压内插缓冲器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI603587B (zh) 2017-01-20 2017-10-21 華邦電子股份有限公司 數位類比轉換器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118135926A (zh) * 2024-04-10 2024-06-04 禹创半导体(深圳)有限公司 一种电流加权式的电压内插缓冲器

Also Published As

Publication number Publication date
TWI531170B (zh) 2016-04-21

Similar Documents

Publication Publication Date Title
US8063808B2 (en) Multi-input operational amplifier circuit, digital/analog converter using same, and driver for display device using same
US10855265B2 (en) Comparison circuit
US8570199B2 (en) Digital to analog converter circuits and methods
US8581628B2 (en) Low voltage transmitter with high output voltage
US7834791B2 (en) Current steering DAC and voltage booster of same
CN107395162B (zh) 箝位电路及箝位电压的方法
JP2004350273A (ja) 電圧モード電流補助式プリエンファシスドライバ
US10819365B1 (en) Utilizing current memory property in current steering digital-to-analog converters
US8456343B2 (en) Switched capacitor type D/A converter
US7956641B1 (en) Low voltage interface circuit
TWI531170B (zh) 數位類比轉換裝置與其電流模式內插緩衝器
JP6399938B2 (ja) 差動出力バッファ
JP4928290B2 (ja) 差動信号比較器
US20120176263A1 (en) Current switch circuit and da converter
US9600007B2 (en) Low dropout regulator with wide input voltage range
US9191006B1 (en) Current-limited level shift circuit
US6639431B1 (en) Differential input comparator
JP2008219655A (ja) レールトゥレール型増幅回路及び半導体装置
TW202110083A (zh) 運算放大器的降電容方案
JP5200263B2 (ja) 半導体集積回路
US20210011504A1 (en) Output circuit
CN114362742A (zh) 一种高速接收电路及其运行方法
CN116131858A (zh) 电流舵数模转换电路、芯片及电子设备
CN105446405B (zh) 位准转换器
US7932747B2 (en) Circuit arrangement and method for shifting a voltage level