TW201431025A - 堆疊封裝結構及其製法暨半導體封裝結構 - Google Patents

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Abstract

一種堆疊封裝結構之製法，係先提供一具有複數第一外接墊之第一半導體封裝件，各該第一外接墊上具有第一銲接材料；接著，形成導電塊於該第一銲接材料上；之後，提供一具有複數第二外接墊之第二半導體封裝件，各該第二外接墊上具有第二銲接材料，且將該第二銲接材料結合至該導電塊，使該第二半導體封裝件堆疊於該第一半導體封裝件上。藉由針頭形成導電塊，使該導電塊能含有足夠之銲錫量，故當回銲該導電塊與第一及第二銲接材料時，能有足夠之銲錫量。本發明復提供該堆疊封裝結構暨半導體封裝結構。

Description

堆疊封裝結構及其製法暨半導體封裝結構
本發明係有關一種堆疊封裝結構及其製法，尤指一種能提高良率之堆疊封裝結構及其製法暨半導體封裝結構。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢，各式樣堆疊封裝結構(package on package，PoP)也因而配合推陳出新，以期能符合輕薄短小與高密度的需求。第1A至1C圖係為習知堆疊封裝結構1之製法的剖面示意圖。
如第1A圖所示，提供一包含一封裝基板122之第二半導體封裝件12，該封裝基板122具有複數第二外接墊120，且各該第二外接墊120上具有第二銲接材料121，且提供一形成有錫膏(Solder paste)140之承載板14。接著，進行浸濕錫膏(Dipping Solder paste)製程，係將各該第二銲接材料121壓入該錫膏140中。
如第1B圖所示，將各該第二銲接材料121由該錫膏140中移出，使各該第二銲接材料121之表面上形成一錫 膜13。接著，提供一包含一封裝基板112之第一半導體封裝件11，該封裝基板112具有複數第一外接墊110，且各該第一外接墊110上具有第一銲接材料111，將該第一銲接材料111結合至該錫膜13，使該第二半導體封裝件12堆疊於該第一半導體封裝件11上。
如第1C圖所示，回銲該錫膜13、第一及第二銲接材料111,121以形成導電凸塊15。
為了滿足半導體封裝件高整合度及微型化的封裝需求，以供更多主、被動元件及線路載接，該封裝基板112,122藉由增層線路結構(build-up circuit strcture)，以在有限的空間下運用層間連接技術(interlayer connection)而擴大線路佈局面積，並配合高線路密度之細間距(Fine Pitch)線路，而能達到封裝件輕薄短小及提高電性功能之目的。
然而，習知封裝基板112,122之細間距(Fine Pitch)線路中，各線路間之距離之值係≦0.3mm，如各該第一與第二外接墊110,120之間的距離t,t’≦0.3mm，故需以沾錫製程形成該第一及第二銲接材料111,121，而無法以印刷錫膏或植球方式形成該第一及第二銲接材料111,121，以致於能夠形成該第一及第二銲接材料111,121之量極少，致使於進行回銲製程或浸濕助熔劑(dipping flux)製程時，容易因銲錫量過少而發生空銲、導電凸塊15之結構脆弱等問題。
再者，藉由浸濕錫膏製程而形成之錫膜13，其含錫量有限，故仍無法克服因銲錫量過少而發生空銲、導電凸塊 15之結構脆弱等問題，且因該兩封裝基板212,222會有微翹曲(Warpage)，而使該錫膏140或錫膜13容易橋接相鄰之該第一或第二銲接材料111,121，致使造成短路。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種堆疊封裝結構，係包括：第一半導體封裝件，係具有複數第一外接墊；第二半導體封裝件，係具有複數第二外接墊；以及導電凸塊，係設於該第一外接墊與第二外接墊之間，且藉由該導電凸塊使該第二半導體封裝件堆疊於該第一半導體封裝件上，其中，該導電凸塊含有導電塊、第一銲接材料與該第二銲接材料，且該導電塊之材質不同於該第一或第二銲接材料之材質。
前述之堆疊封裝結構中，該導電塊供結合該第一與第二銲接材料。
本發明復提供一種堆疊封裝結構之製法，係包括：提供一具有複數第一外接墊之第一半導體封裝件，各該第一外接墊上具有第一銲接材料；形成導電塊於該第一銲接材料上；以及提供一具有複數第二外接墊之第二半導體封裝件，各該第二外接墊上具有第二銲接材料，且將該第二銲接材料結合至該導電塊，使該第二半導體封裝件堆疊於該第一半導體封裝件上，其中，該導電塊之材質不同於該第一或第二銲接材料之材質。
前述之製法中，形成該導電塊之製程係包括：提供一具有複數針頭之板件，該針頭之徑寬小於該第一外接墊之徑寬；形成該導電塊於該些針頭上；將該些針頭對應壓於該些第一外接墊上，使該導電塊形成於該第一銲接材料上；以及移除該些針頭。
依前述製法，形成該導電塊於該些針頭上之步驟係包括：該導電塊係形成於一承載板上，供該些針頭由該承載板上插取該導電塊。
依前述製法，形成該導電塊於該些針頭上之步驟係包括：形成導電層於一承載板上；將該些針頭插入該導電層中；以及該些針頭由該導電層中移出，且該些針頭上附有該導電層之材質，以作為該導電塊。另外，該導電層之材質係為錫膏。
前述之製法中，復包括於該第二半導體封裝件堆疊於該半導體第一封裝件上之後，回銲該導電塊、第一及第二銲接材料。
前述之堆疊封裝結構及其製法中，該導電塊之材質係為銲錫。
前述之堆疊封裝結構及其製法中，該導電塊之熔點低於該第一或第二銲接材料之熔點。
前述之堆疊封裝結構及其製法中，該第一半導體封裝件與該第二半導體封裝件之間係具有封裝膠體。例如，可於該第一與第二半導體封裝件相堆疊之後，形成該封裝膠體於該第一與該第二半導體封裝件之間，使該封裝膠體接 觸該第一與第二半導體封裝件。或者，先形成該封裝膠體於該第一半導體封裝件上，再堆疊該第一與第二半導體封裝件，使該封裝膠體係與該第二半導體封裝件分離。
本發明又提供一種半導體封裝結構，係包括：半導體封裝件，係具有複數外接墊，各該外接墊上具有銲接材料；以及導電塊，係設於該銲接材料上，且該導電塊之材質不同於該銲接材料之材質。
前述之半導體封裝結構中，該導電塊之材質係為銲錫或錫膏。
前述之半導體封裝結構中，該導電塊之熔點低於該銲接材料之熔點。
前述之半導體封裝結構中，該半導體封裝件復包含至少一半導體元件。
前述之半導體封裝結構中，該半導體封裝件具有封裝膠體。
由上可知，本發明之堆疊封裝結構及其製法暨半導體封裝結構，係藉由該針頭形成導電塊，使該導電塊能含有足夠之銲錫量，故相較於習知技術，當回銲該導電塊與銲接材料時，能有足夠之銲錫量，以避免於回銲製程或浸濕助熔劑製程中，因銲錫量不足而產生錫少、空焊等問題。
再者，因該針頭可適量控制調整錫量多寡，故導電塊不會橋接相鄰之該第一或第二銲接材料，因而能避免短路之問題。
又，藉由該針頭所形成之導電塊，其銲錫量較多，故 可提高該導電凸塊之可靠度，而能避免其斷裂。
1、2‧‧‧堆疊封裝結構
11、21、21’‧‧‧第一半導體封裝件
110、210‧‧‧第一外接墊
111、211‧‧‧第一銲接材料
112、122、212、222‧‧‧封裝基板
12、22‧‧‧第二半導體封裝件
120、220‧‧‧第二外接墊
121、221‧‧‧第二銲接材料
13‧‧‧錫膜
14、24‧‧‧承載板
140‧‧‧錫膏
15、25‧‧‧導電凸塊
2a‧‧‧半導體封裝結構
20‧‧‧板件
200‧‧‧針頭
213、223‧‧‧半導體元件
214、224、314‧‧‧封裝膠體
215‧‧‧導電凸塊
225‧‧‧銲線
23、23’‧‧‧導電塊
240‧‧‧導電層
r、w‧‧‧徑寬
t、t’‧‧‧距離
第1A至1C圖係為習知堆疊封裝結構之製法的剖面示意圖；第2A至2F圖係為本發明堆疊封裝結構之製法的剖面示意圖；其中，第2B’圖係為第2B圖之另一實施例；以及第3A至3C圖係為本發明堆疊封裝結構之製法之另一實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之堆疊封裝結構2之製法的 剖面示意圖。
如第2A圖所示，提供一具有複數針頭(pin)200之板件20及形成有導電層240之一承載板24。
於本實施例中，該導電層240之材質係為錫膏或銲錫，故可先用刮刀刮平錫膏。
如第2B圖所示，進行沾鍚製程，將各該針頭200插入該導電層240中，再將各該針頭200由該導電層240中移出，使各該針頭200上附有該導電層240之材質，以作為導電塊23。
於其它實施例中，如第2B’圖所示，亦可先將各該導電塊23’形成於該承載板24上，再以各該針頭200插取各該導電塊23’。
另外，該導電塊23之形狀不限於圖中所示。
如第2C圖所示，提供一具有複數第一外接墊210之第一半導體封裝件21，各該第一外接墊210上具有第一銲接材料211，再將各該針頭200對應壓於各該第一外接墊210上，使該導電塊23形成於該第一銲接材料211上。
於本實施例中，該第一半導體封裝件21係包含一封裝基板212、設於該封裝基板212上之一半導體元件213、及設於該封裝基板212上且包覆該半導體元件213之封裝膠體214。
再者，該封裝基板212係具有多層線路(multi circuit layer)(圖略)，令各該第一外接墊210設於該封裝基板212上，且該半導體元件213係以導電凸塊215電性連接該封 裝基板212，該半導體元件213亦可藉由銲線電性連接該封裝基板212，但該半導體元件213之電性連接方式並不限於上述。
又，該封裝基板212之多層線路係為細間距線路層，各線路間之距離之值係≦0.3mm，即各該第一外接墊210之間的距離≦0.3mm，故需以沾錫製程形成該第一銲接材料211。
另外，該針頭200之徑寬r係小於該第一外接墊210之徑寬w。
如第2D圖所示，移除各該針頭200，而保留各該導電塊23於該第一銲接材料211上。
如第2E圖所示，提供一具有複數第二外接墊220之第二半導體封裝件22，各該第二外接墊220上具有第二銲接材料221，再進行堆疊製程(PoP或Stacked Package)，係將該第二銲接材料221結合至該導電塊23，使該第二半導體封裝件22堆疊於該第一半導體封裝件21上，且第一半導體封裝件21之封裝膠體214係與該第二半導體封裝件22分離。
於本實施例中，該第二半導體封裝件22係包含一封裝基板222、設於該封裝基板222上之兩堆疊半導體元件223及設於該封裝基板222上且包覆各該半導體元件223之封裝膠體224。
再者，該封裝基板222係具有圖略之多層線路(multi circuit layer)，且各該半導體元件223係以銲線225電性連 接該封裝基板222，該半導體元件223亦可藉由導電凸塊電性連接該封裝基板222，但該半導體元件223之電性連接方式並不限於上述。
又，該封裝基板222之多層線路係為細間距線路層，各線路間之距離之值係≦0.3mm，即各該第二外接墊220之間的距離≦0.3mm，故需以沾錫製程形成該第二銲接材料221。
另外，該導電塊23之材質不同於該第一或第二銲接材料211,221之材質，例如，該導電塊23之熔點低於該第一或第二銲接材料211,221之熔點。具體地，該導電塊23之材質例如為SnAg3.9Cu0.6型(其熔點為217℃)，該第一銲接材料及第二銲接材料之材質例如為SAC305型(其熔點為220℃)。然而，有關銲錫材料之種類繁多，並不限於上述。
如第2F圖所示，回銲該導電塊23、第一及第二銲接材料211,221以形成如銲錫凸塊之導電凸塊25。
於本實施例中，回銲溫度達217℃時，該導電塊23即熔化。
再者，於回銲製程後，該導電塊23、第一及第二銲接材料211,221呈新融化態，故該導電凸塊25之形狀不限於圖中所示。
本發明之製法主要藉由該針頭200插入該導電層240中，以於該針頭200上形成導電塊23，且因該針頭200可適量控制調整錫量多寡，使該導電塊23能含有足夠之銲錫量(遠多於習知錫膜之銲錫量)，故相較於習知技術，當回 銲該導電塊23與第一及第二銲接材料211,221時，能有足夠之銲錫量。
因此，本發明之製法，藉由該針頭200所形成之導電塊23，能避免於回銲製程或浸濕助熔劑製程中，因銲錫量不足而產生錫少、空焊之問題。
再者，藉由該針頭200所形成之導電塊23，因該針頭200可適量控制調整錫量多寡，故不僅能克服因銲錫量過少而發生空銲、導電凸塊25之結構脆弱等問題，且該導電塊23不會橋接相鄰之該第一或第二銲接材料211,221，因而能避免短路之問題。
又，藉由該針頭200形成導電塊23，不僅能有效控制銲錫量，且因銲錫量較多，而提高該導電凸塊25之可靠度，因而不會斷裂。
另外，於其它實施例中，如第3A至3C圖之製法，係於第2C圖之製程時，提供一不具該封裝膠體214之第一半導體封裝件21’，如第3A圖所示。接著，藉該導電塊23將該第一與第二半導體封裝件21’,22相堆疊，並進行回銲製程，如第3B圖所示。之後，如第3C圖所示，形成封裝膠體314於該第一與該第二半導體封裝件21’,22之間，使該封裝膠體314接觸該第一與第二半導體封裝件21’,22，並包覆該半導體元件213。
本發明係提供一種堆疊封裝結構2，係包括：具有複數第一外接墊210之一第一半導體封裝件21,21’、具有複數第二外接墊220之一第二半導體封裝件22、以及設於該 第一外接墊210與第二外接墊220之間的複數導電凸塊25。
所述之第一半導體封裝件21,21’包含至少一半導體元件213。
所述之第二半導體封裝件22包含至少一半導體元件223。
所述之導電凸塊25係含有導電塊23、第一銲接材料211與該第二銲接材料221，且藉由該導電凸塊25使該第二半導體封裝件22堆疊於該第一半導體封裝件21上，其中，該導電塊23之材質不同於該第一或第二銲接材料211,221之材質。
再者，該導電塊23之材質係為銲錫或錫膏，且該導電塊23之熔點低於該第一或第二銲接材料211,221之熔點。
又，該第一半導體封裝件21,21’與該第二半導體封裝件22之間係具有封裝膠體214,314，且於本實施例中，該封裝膠體214係與該第二半導體封裝件22分離。於另一實施例中，該封裝膠體314係接觸該第一與第二半導體封裝件21’,22。
另外，本發明亦提供一種半導體封裝結構2a，如第2D圖所示，係包括：具有複數第一外接墊210之一第一半導體封裝件21、以及複數導電塊23。
所述之第一半導體封裝件21包含至少一半導體元件213，且該第一外接墊210上具有第一銲接材料211。
所述之導電塊23係設於該第一銲接材料211上，且該導電塊23之材質係為銲錫或錫膏。
再者，該導電塊23之材質不同於該第一銲接材料211之材質，且該導電塊23之熔點低於該第一銲接材料211之熔點。
又，該第一半導體封裝件21上具有封裝膠體214。
於該半導體封裝結構2a之另一實施例中，該第一半導體封裝件21’上沒有封裝膠體214，如第3A圖所示。
綜上所述，本發明之堆疊封裝結構及其製法暨半導體封裝結構，主要藉由該針頭以形成導電塊，使該導電塊能含有足夠之銲錫量，故當回銲該導電塊與第一及第二銲接材料時，能有足夠之銲錫量。因此，能避免於回銲製程或浸濕助熔劑製程中，因銲錫量不足而產生錫少、空焊之問題。
再者，該針頭能適量控制調整錫量多寡，故不僅能克服因銲錫量過少而發生空銲、導電凸塊之結構脆弱等問題，且該導電塊不會橋接相鄰之該第一或第二銲接材料，因而能避免短路之問題。
又，該針頭所形成之導電塊，不僅能有效控制銲錫量，且因銲錫量較多，而能提高該導電凸塊之可靠度，故能避免該導電凸塊斷裂。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2a‧‧‧半導體封裝結構
20‧‧‧板件
200‧‧‧針頭
21‧‧‧第一半導體封裝件
210‧‧‧第一外接墊
211‧‧‧第一銲接材料
213‧‧‧半導體元件
214‧‧‧封裝膠體
23‧‧‧導電塊
240‧‧‧導電層

Claims (23)

  1. 一種半導體封裝結構，係包括：半導體封裝件，係具有複數外接墊，各該外接墊上具有銲接材料；以及導電塊，係設於該銲接材料上，且該導電塊之材質不同於該銲接材料之材質。
  2. 如申請專利範圍第1項所述之半導體封裝結構，其中，該導電塊之熔點低於該銲接材料之熔點。
  3. 如申請專利範圍第1項所述之半導體封裝結構，其中，該導電塊之材質係為銲錫。
  4. 如申請專利範圍第1項所述之半導體封裝結構，其中，該導電塊之材質係為錫膏。
  5. 如申請專利範圍第1項所述之半導體封裝結構，其中，該半導體封裝件復包含至少一半導體元件。
  6. 如申請專利範圍第1項所述之半導體封裝結構，其中，該半導體封裝件具有封裝膠體。
  7. 一種堆疊封裝結構，係包括：第一半導體封裝件，係具有複數第一外接墊；第二半導體封裝件，係具有複數第二外接墊；以及導電凸塊，係設於該第一外接墊與第二外接墊之間，且藉由該導電凸塊使得該第二半導體封裝件堆疊於該第一半導體封裝件上，其中，該導電凸塊含有導電塊、第一銲接材料與該第二銲接材料，且該導電塊 之材質不同於該第一或第二銲接材料之材質。
  8. 如申請專利範圍第7項所述之堆疊封裝結構，其中，該導電塊供結合該第一或與第二銲接材料。
  9. 如申請專利範圍第7項所述之堆疊封裝結構，其中，該導電塊之熔點低於該第一或第二銲接材料之熔點。
  10. 如申請專利範圍第7項所述之堆疊封裝結構，其中，該第一半導體封裝件與該第二半導體封裝件之間係具有封裝膠體。
  11. 如申請專利範圍第10項所述之堆疊封裝結構，其中，該封裝膠體係接觸該第一與第二半導體封裝件。
  12. 如申請專利範圍第10項所述之堆疊封裝結構，其中，該封裝膠體係與該第二半導體封裝件分離。
  13. 一種堆疊封裝結構之製法，係包括：提供一具有複數第一外接墊之第一半導體封裝件，各該第一外接墊上具有第一銲接材料；形成導電塊於該第一銲接材料上；以及提供一具有複數第二外接墊之第二半導體封裝件，各該第二外接墊上具有第二銲接材料，且將該第二銲接材料結合至該導電塊，使該第二半導體封裝件堆疊於該第一半導體封裝件上，其中，該導電塊之材質不同於該第一或第二銲接材料之材質。
  14. 如申請專利範圍第13項所述之堆疊封裝結構之製法，其中，該導電塊之材質係為銲錫。
  15. 如申請專利範圍第13項所述之堆疊封裝結構之製法， 其中，形成該導電塊之製程係包括：提供一具有複數針頭之板件，該針頭之徑寬小於該第一外接墊之徑寬；形成該導電塊於該些針頭上；將該些針頭對應壓於該些第一外接墊上，使該導電塊形成於該第一銲接材料上；以及移除該些針頭。
  16. 如申請專利範圍第15項所述之堆疊封裝結構之製法，其中，形成該導電塊於該些針頭上之步驟係包括：該導電塊係形成於一承載板上，供該些針頭由該承載板上插取該導電塊。
  17. 如申請專利範圍第15項所述之堆疊封裝結構之製法，其中，形成該導電塊於該些針頭上之步驟係包括：形成導電層於一承載板上；將該些針頭插入該導電層中；以及該些針頭由該導電層中移出，且該些針頭上附有該導電層之材質，以作為該導電塊。
  18. 如申請專利範圍第17項所述之堆疊封裝結構之製法，其中，該導電層之材質係為錫膏。
  19. 如申請專利範圍第13項所述之堆疊封裝結構之製法，其中，該導電塊之熔點低於該第一或第二銲接材料之熔點。
  20. 如申請專利範圍第13項所述之堆疊封裝結構之製法，其中，該第一半導體封裝件與該第二半導體封裝件之 間係具有封裝膠體。
  21. 如申請專利範圍第20項所述之堆疊封裝結構之製法，復包括於該第一與第二半導體封裝件相堆疊之後，形成該封裝膠體於該第一與該第二半導體封裝件之間，使該封裝膠體接觸該第一與第二半導體封裝件。
  22. 如申請專利範圍第20項所述之堆疊封裝結構之製法，復包括先形成該封裝膠體於該第一半導體封裝件上，再堆疊該第一與第二半導體封裝件，使該封裝膠體係與該第二半導體封裝件分離。
  23. 如申請專利範圍第13項所述之堆疊封裝結構之製法，復包括於該第二半導體封裝件堆疊於該半導體第一封裝件上之後，回銲該導電塊、第一及第二銲接材料。
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