TW201428477A - 用於減少嵌入式系統中耗電量之方法與裝置 - Google Patents

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Abstract

用於管理(例如)一高速內部器件介面之多個內部積體電路(IC)之間的連接之方法與裝置。揭示用於協調High-Speed Inter-ChipTM(HSIC)介面之連接及斷開事件及/或操作之擱置及回復的改良之方案。在一項例示性實施例中，揭示「器件」起始及「主機」起始之連接/斷開程序，其提供改良之時序、同步及耗電量。

Description

用於減少嵌入式系統中耗電量之方法與裝置 優先權
本申請案主張2012年10月4日申請之題為「用於減少嵌入式系統中耗電量之方法與裝置(METHODS AND APPARATUS FOR REDUCING POWER CONSUMPTION WITHIN EMBEDDED SYSTEMS)」的美國臨時專利申請案第61/709,567號之優先權，前述申請案係以全文引用方式併入本文中。
本發明大體而言係關於電腦化器件及使用者介面之領域。更特定言之，在一項例示性實施例中，揭示一器件之多個內部積體電路(IC)(諸如關於High-Speed Inter-Chip TM(HSIC)實施)之連接管理。
許多產品將多個積體電路(IC)(亦通俗地被稱為「晶片」)整合於單一外觀尺寸設計內。多晶片構造減少用於商品組件(例如，記憶體、處理器等)之設計時間，且使製造商能夠集中在總器件設計及能力上。多晶片器件構造中的一個重要考慮為晶片間通信。
如本文中所使用，術語「晶片間」指代(但不限於)器件之IC之間的連接。HSIC(High-Speed Inter-Chip TM)為晶片間通信之現有工業標準。HSIC實體發信號係源同步之雙線(STROBE、DATA)串列介面。現有解決方法提供480 Mbps之資料速率(240MHz雙資料速率 (DDR))。發信號係雙向的，且使用不歸零反轉(NRZI)行編碼。自軟體協定觀看點，HSIC係基於Universal Serial Bus TM(USB)軟體協定，且通常相容於現有USB軟體堆疊。
儘管HSIC已移除USB操作之實體元件(例如，實體纜線等)(此降低複雜性、成本及耗電量)，但現有HSIC實施仍不支援多個理想使用情形。舉例而言，現有HSIC不支援：(i)「器件」起始之連接/斷開(HSIC「器件」表示以類似於USB器件之方式動作之晶片，為清楚起見，在下文中將其稱為「受控IC」)；(ii)「主機」起始之連接/斷開(HSIC「主機」表示以類似於USB主機器件之方式動作之晶片，為清楚起見，在下文中將其稱為「主控IC」)；(iii)主控IC與受控IC之間的時序及同步；及(iv)電力節約及損耗等。
因此，需要改良之方法與裝置以用於管理器件內之多個內部積體電路(IC)之連接。具體言之，需要改良之方案以用於協調連接及斷開事件及/或操作之擱置及回復。另外，理想解決方法應減少耗電量，且對效能影響最小(亦即，快速啟動時間等)。
本發明藉由尤其提供用於一器件之多個內部積體電路(IC)之連接管理的改良之裝置及方法來滿足前述需求。
揭示一種用於管理一內部器件介面之一第一處理器與一第二處理器之間的連接之方法。在一項實施例中，該方法包括：執行一交握程序；回應於該交握程序，將該第一處理器連接至該第二處理器；經由該連接來異動資料；及回應於一擱置條件，擱置該連接。
揭示一種裝置，其經組態以於內部管理一第一處理器與一第二處理器之間的連接。在一項實施例中，該裝置包括：經組態以執行一交握程序之邏輯；回應於該交握程序，經組態以將該第一處理器連接至該第二處理器之邏輯；經組態以經由該連接來異動資料之邏輯；及 回應於一擱置條件，經組態以擱置該連接之邏輯。
揭示非暫時性電腦可讀媒體。在一項實施例中，該非暫時性電腦可讀媒體包括在由一第一處理器執行時使該第一處理器進行以下操作的指令：與一第二處理器執行一交握程序；回應於該交握程序，將該第一處理器連接至該第二處理器；經由該連接來異動資料；及回應於一擱置條件，擱置該連接。
亦揭示一種操作一電腦化裝置之方法。
本文中亦揭示一種具有多個IC之電腦化系統。
參看如下文所給出之附加圖式及例示性實施例之詳細描述，一般熟習此項技術者將立即認識到本發明之其他特徵及優點。
100‧‧‧用於管理高速內部器件介面之多個內部積體電路之間的連接之方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
200‧‧‧例示性使用者器件裝置
202‧‧‧HSIC「主機」積體電路/主控積體電路
204‧‧‧HSIC「器件」積體電路/受控積體電路
206A‧‧‧資料信號(DATA)
206B‧‧‧選通信號(STROBE)
206C‧‧‧主控積體電路就緒信號(HOST_READY)
206D‧‧‧受控積體電路就緒信號(DEVICE_READY)
208‧‧‧操作記憶體
210‧‧‧電力管理系統/電力管理子系統
212‧‧‧周邊器件
214‧‧‧無線子系統
216‧‧‧使用者介面(UI)元件
302‧‧‧時間t0
304‧‧‧時間t1
306‧‧‧時間t2
308‧‧‧t3
312‧‧‧時間t0
314‧‧‧時間t1
316‧‧‧時間t2
318‧‧‧t3
322‧‧‧時間t0
324‧‧‧時間t1
326‧‧‧時間t2
328‧‧‧t3
332‧‧‧時間t0
334‧‧‧時間t1
336‧‧‧時間t2
342‧‧‧時間t0
344‧‧‧時間t1
352‧‧‧時間t0
354‧‧‧時間t1
356‧‧‧t2
362‧‧‧時間t0
364‧‧‧時間t1
366‧‧‧時間t2
372‧‧‧時間t0
374‧‧‧時間t1
376‧‧‧時間t2
378‧‧‧t2
圖1為用於管理高速內部器件介面之多個內部積體電路(IC)之間的連接之方法的一項實施例之邏輯流程圖。
圖2為實施High-Speed Inter-Chip(HSIC)介面之使用者器件裝置的一項實施例之邏輯方塊圖。
圖3A為一個例示性之受控IC起始之連接發信號異動的邏輯表示。
圖3B為一個例示性之主控IC起始之連接發信號異動的邏輯表示。
圖3C為一個例示性的主控IC起始之具期限發信號之連接之異動的邏輯表示。
圖3D為一個例示性的失敗之主控IC起始之具期限發信號之連接之異動的邏輯表示。
圖3E為一個例示性的受控IC起始之斷開發信號異動的邏輯表示。
圖3F為一個例示性的主控IC起始之斷開發信號異動的邏輯表 示。
圖3G為一個例示性的主控IC起始之具期限發信號之斷開之異動的邏輯表示。
圖3H為一個例示性之擱置及回復發信號異動的邏輯表示。
所有圖式著作權歸2012-2013 Apple Inc.所有，並保留一切權利。
現參考圖式，其中相似數字在全文中指代相似部件。
例示性實施例之詳細描述
現詳細地描述本發明之各種態樣之例示性實施例。儘管主要在High-Speed Inter-Chip TM(HSIC)及Universal Serial Bus TM(USB)協定之情況下論述此等實施例，但一般熟習此項技術者在給予本發明時將認識到，本發明不限於此。事實上，本文中所描述之各種原理在可受益於本文中所描述之各種修改及改良的任何高速匯流排協定中係有用的。
另外，本發明在任何數目個不同類型之器件中係有用的，該等器件包括(但不限於)電腦(桌上型、塔式、膝上型等)、手持式器件，諸如智慧型手機及MP3播放器、數位閱讀器或平板電腦及導航系統(手持式及車載式)。舉例而言，本發明之受讓人所製造的可受益於一或多個所揭示特徵之例示性消費型電子產品包括(但不限於)iPhoneTM、iPodTM、iPadTM、Macbook TM、Macbook Pro TM Macbook Air TM等。
概述
在一個態樣中，揭示用於管理(例如)一高速內部器件介面之多個內部積體電路(IC)之間的連接之方法與裝置。在例示性實施例中，提供用於協調High-Speed Inter-Chip TM(HSIC)介面之連接及斷開事件及/或操作之擱置及回復的改良之方案。在一個實施中，揭示「器件」起 始及「主機」起始之連接/斷開程序，其提供改良之時序、同步及耗電量。該連接/斷開程序包含IC之間的交握。回應於成功交握而在IC之間建立資料連接。連接/斷開程序係在終止條件下使用以觸發IC之間的資料連接之擱置及/或完全終止之任一者。
方法-
圖1說明用於管理高速內部器件介面之多個內部積體電路(IC)之間的連接之方法100的一項實施例。
在方法100之步驟102，一第一處理器及一第二處理器執行一交握程序。「交握」程序使該第一處理器及該第二處理器能夠使後續異動同步。交握程序可補償(例如)有意或無意終端、省電模式、連接/斷開等所造成的同步之任何損失。具體言之，該第一處理器與該第二處理器之間的任何時間通信被切斷，該等處理器將轉向其他任務。該交握程序確保：兩個處理器在任一處理器執行資料異動之前準備好重新起始通信。
在一項實施例中，該第一處理器為一主控處理器且該第二處理器為一受控處理器。在一替代實施例中，該第一處理器為一受控處理器且該第二處理器為主控處理器。在又一實施例中，該第一處理器及該第二處理器為同級實體。在再一實施例中，該第一處理器及該第二處理器對匯流排控制進行仲裁。對於本發明有用的用於仲裁之一般方案包括(例如)循環配置資源、加權循環配置資源、先進先出(FIFO)、後進先出(LIFO)等。
在一項實施例中，經由頻帶外發信號來執行該交握程序。在一個變體中，該頻帶外發信號包括一或多個通用輸入輸出(GPIO)信號在其他變體中，該頻帶外發信號包括一或多個中斷。在一些實施中，該頻帶外發信號係基於該高速內部器件介面之一實體上相異之介面。在替代實施中，該頻帶外發信號在邏輯上相異(亦即，具有不同發信號 協定等)，但係在該高速內部器件介面上執行。
回應於成功的交握程序，在方法100之步驟104，該第一處理器與該第二處理器連接。在一項例示性實施例中，該連接程序係經由高速內部器件介面實施。舉例而言，在一項例示性實施例中，該第一處理器經由高速內部器件介面將一連接訊息傳輸至該第二處理器。在一個此實例中，一受控IC將一連接訊息傳輸至一主控IC。在替代實例中，該主控IC可將一連接訊息傳輸至該受控IC。
在一項實施例中，該連接包括指示成功及/或不成功連接之一訊息。前述訊息可為文字應答或非應答訊息或替代地可被暗示(例如，由於缺少回應、錯誤的發信號等)。在一些變體中，不能建立連接可觸發用於該第一處理器或該第二處理器之一或多個軟體實體的錯誤旗標。舉例而言，若一主控IC不能連接至一受控IC，則該主控IC可觸發一軟體旗標，以使得內部軟體在無限迴圈中不會突然地「當機(hang)」。在一些實施中，可記錄該內部軟體旗標以稍後在診斷可能問題等中使用。
在其他實施例中，不管不成功之交握程序，可建立該連接。舉例而言，在一些實施中，一受控IC應在自一主控IC接收一連接請求之一指定時間間隔內回應。然而，在該受控IC無回應之情況下，該主控IC可繼續一後續連接發信號，使得該受控IC可嘗試在後續傳訊期間恢復正確操作。
在一些實施例中，建立該連接可包括傳送一或多個參數，諸如(例如)可用以最佳化連接性之彼等參數。在一項例示性實施例中，該主控IC及該受控IC可經組態以支援更積極之時序約束。其他此等參數之一般實例包括(但不限於)：支援之傳送速度、支援之傳送大小、支援之編碼速率、支援之協定等。在其他變體中，此等參數可用以使可能已丟失(例如，諸如揮發性記憶體內容)、收集(例如，經由監視程 序)、不再同步等之資訊同步。在另外其他實施例中，該等參數可包括用於重新建立連接之可能原因(例如，請求操作、器件傳送、更新等)。在本發明之內容給定之情況下，一般熟習相關技術者將認識到在連接建立及/或初始化內具有合適利用之無數其他參數。
此外，一般熟習相關技術者將認識到，本文中所描述之各種實施例可將該連接程序進一步再分成更多(或更少)狀態。舉例而言，可將連接狀態進一步再分成閒置狀態、等待狀態、暖機狀態、連接狀態、參數協商、有限操作狀態等。
在方法100之步驟106，該第一處理器及該第二處理器經由該建立之連接來異動資料。資料傳送可包括(例如)資料傳送、控制操作、仲裁、串流傳輸資料、使用者互動等。
在HSIC通信之情況下，資料傳送為封包化通信之形式。封包之一般實例包括(但不限於)交握封包、符記封包、資料封包。
回應於一或多個資料封包之接收而在軟體內利用交握封包。交握封包包括(例如)ACK(資料被成功接收)、NAK(資料未被接收且應再試)、STALL(錯誤條件)、NYET(異動尚未完全及/或由於緩衝器滿而不能接受任何更多資料封包)及ERR(異動失敗)。為清楚起見，交握封包未在前述交握步驟102中使用，且應被視為無關協定。
符記封包係用於資料流控制中。舉例而言，該主控IC可傳輸一IN或OUT符記，該符記命令該受控IC執行對應之資料異動(亦即，發送或接收一或多個資料封包)。符記封包之其他實例包括(例如)設置符記、分割異動符記等。
資料封包可含有多達1,023位元組之資料有效負載及16位元之CRC(循環冗餘檢查)。每一資料封包之前具有一位址符記，且通常繼之以一交握符記。另外，可「鍵入」資料封包以參加錯誤恢復。舉例而言，在一些變體中，將資料封包鍵入為DATA0、DATA1、DATA2 等，每一封包在可辨識序列(例如，DATA0、DATA1、DATA2、DATA0)中傳輸以便幫助解決連接性問題。具體言之，接收器注意其最後接收到的DATAx封包之類型。若器件接收非預期DATAx封包，則對錯誤加旗標。
在方法100之步驟108，回應於一終止條件，擱置及/或終止該連接。在一項實施例中，該第一處理器及該第二處理器中之至少一者請求被擱置之鏈路。在其他實施例中，該終止條件為一重設之一確證。在另外其他實施例中，該終止條件可基於(例如)不活動之一時間間隔、耗電量考慮、一錯誤條件(其假定可藉由重設連接來)等。
在一些變體中，一第二交握程序使該第一處理器及該第二處理器能夠使擱置程序同步。交握程序可確保：兩個處理器準備好擱置通信，從而防止可能的「無回應」狀態(亦即，一個處理器在等待一被擱置處理器之回應)。替代地，擱置/終止可能不需要交握。此等變體可在連接在無先驗通知之情況下可能突然地終止的實施例中尤其有用。以類似特性，將進一步瞭解，該等處理器可經進一步組態以在連接不作用或在一錯誤狀態中(例如，指示一突然及/或非預期連接問題)之情況下自動地擱置該連接。
如先前所提及，擱置/終止程序可經由頻帶外發信號來執行或可在邏輯上相異等。
裝置-
圖2說明實施High-Speed Inter-Chip(HSIC)介面之例示性使用者器件裝置200。如所展示，器件200包括HSIC「主機」積體電路(IC)202(或主控IC)及HSIC「器件」IC 204(受控IC)。儘管該例示性使用者器件僅包括兩個IC，但將瞭解，前述拓撲純粹係說明性的，且在給定本發明之內容之情況下，容易藉由一般熟習相關技術者來實施其他更複雜之拓撲(例如，三個IC、四個IC等)。
如本文中所使用，術語「使用者器件」包括(但不限於)蜂巢式電話、智慧型手機(諸如例如iPhone TM)、所謂的「平板手機(phablet)」、個人電腦(PC)(諸如例如Macbook TM、Macbook Pro TM Macbook Air TM，及小型電腦(無論是桌上型電腦、膝上型電腦或其他電腦))，以及行動器件，諸如手持型電腦、PDA、視訊攝影機、機上盒、個人媒體器件(PMD)(諸如例如iPod TM、iPad TM、顯示器件(例如，符合前述HSIC標準之彼等器件))，或前述各者之任何組合。雖然展示並論述了特定器件組態及佈局，但應認識到，可容易藉由本發明給出之一般技術之一來實施例許多其他實施，圖2之使用者器件200僅說明本文中所揭示之較廣泛原理。
在一項例示性實施例中，主控IC 202及受控IC 204包括中央處理單元(CPU)或數位處理器中之一或多者，諸如微處理器、數位信號處理器、場可程式化閘陣列、RISC核心，或安裝於一或多個基板上之複數個處理組件。
每一IC經耦接至操作記憶體208，操作記憶體可包括(例如)SRAM、FLASH、SDRAM及/或HDD(硬碟機)組件。如本文中所使用，術語「記憶體」包括適合儲存數位資料的任何類型之積體電路或其他儲存器件，包括(但不限於)ROM、PROM、EEPROM、DRAM、SDRAM、DDR/2 SDRAM、EDO/FPMS、RLDRAM、SRAM、「快閃記憶體」(例如，NAND/NOR)及PSRAM。
在一項例示性實施例中，該HSIC介面包括：資料信號(DATA)206A、選通信號(STROBE)206B、主控IC就緒信號(HOST_READY)206C及受控IC就緒信號(DEVICE_READY)206D。
在一個此變體中，HSIC主控IC或受控IC均不將上拉或下拉電阻器應用於STROBE及DATA。此外，HSIC主控IC及受控IC僅驅動STROBE及DATA以用於連接及連接發信號(亦即，主控IC或受控IC不 會出於除HSIC異動外之原因而驅動STROBE或DATA)。STROBE及DATA係雙向的，且可由匯流排之主控IC或受控IC之任一者來驅動。將瞭解，僅出於清楚目的而提供前述限制，且HSIC之其他技術及/或實施特定版本可不必遵守前述限制。
HOST_READY及DEVICE_READY為用於連接管理之低頻信號。DEVICE_READY為由受控IC單向地驅動之控制信號，且經組態以啟用及停用HSIC埠。類似地，HOST_READY為由主控IC單向地驅動之控制信號，且經組態以請求DEVICE_READY之變化。具體言之，當HOST_READY由主控IC確證時，受控IC應以回應方式確證DEVICE_READY，且主控IC及受控IC兩者啟用HSIC電路以用於異動。類似地，當HOST_READY由主控IC撤銷確證時，受控IC可撤銷確證DEVICE_READY，且主控IC及受控IC兩者可轉變至閒置(IDLE)狀態。在一些實施例中，HOST_READY信號具有下拉電阻器以在主控IC不驅動值時避免浮動值。表1及表2分別概述HOST_READY及DEVICE_READY邏輯。
一般熟習此項技術者將認識到，如貫穿全文所使用，可將邏輯位準定義為「高態有效(active high)」(亦即，確證電壓為高，撤銷確證電壓為低)或「低態有效(active low)」(亦即，確證電壓為低，撤銷 確證電壓為高)；然而，極性在主控IC與受控IC(及互連之任何其他IC)之間直接必須一致。
此外，將瞭解，在一些變體中，器件可經建構具有不能夠控制DEVICE_READY信號之一固定啟動ROM。因此，在一些實施例中，器件可包括一硬體解決方法或一軟體代理程式以確證用於受控IC之DEVICE_READY信號。
如先前所提及，現有HSIC解決方法係基於USB(例如，USB 2.0)軟體；然而，現有USB 2.0軟體經設計以適合廣泛多種使用情形。因此，現有HSIC解決方法針對主控IC與受控IC之間的介面實施過度慷慨之時序間隔。
在一項例示性實施例中，主控IC及受控IC可經組態以支援更積極之時序約束。在一個此變體中，主控IC及受控IC可經靜態或半靜態組態而具有合適時序間隔。舉例而言，製造商可判定(基於模擬、經驗證據及/或製造公差)合理之時序間隔。在其他變體中，主控IC及受控IC可經動態地組態(例如，基於執行階段(run time)資料)以調整適當時序間隔。在表3中提供可組態時序間隔之實例。
舉例而言，如表3中所展示，主控IC及受控IC不要求時間間隔TATTDB提供電機械穩定性，因為主控IC及受控IC未經由USB纜線連接(現有之電時間間隔及機械時間間隔在插上或拔掉USB纜線時提供足夠時間使雜訊穩定)。類似地，現有重設恢復時間間隔確保重設發信 號具有足夠時間經由USB纜線傳播，且對主控IC及受控IC而言亦係不必要的。其他發信號參數可經最佳化以改良總效能；例如，回復持續時間時序可減少以改良回復速度，然而，較短之回復持續時間時序可額外消耗較多電力(例如，主控IC及/或受控IC不得不較頻繁地監視回復發信號)。
一般而言，將瞭解，已經設計以適應USB(例如，USB 2.0)器件至器件通信之廣泛多種參數對HSIC介面操作而言係不必要的。
返回參看圖2，本發明之各種實施例可與(例如)電力管理系統210、周邊器件212、無線子系統214、使用者介面(UI)元件216等進一步組合。
所說明之電力管理子系統210將電力提供至器件，且可包括一積體電路及或複數個離散電組件。在攜帶型器件中，電力管理子系統210可另外經組態以與器件內之可再充電電池電源介接。
該裝置可進一步包括選用之額外周邊器件212，包括(但不限於)一或多個GPS收發器或網路介面(諸如，IrDA埠、藍芽收發器、USB、FireWire TM、WiMAX收發器等)。
無線子系統214可包括天線及用以將接收無線電信號轉換成數位信號之任何類比級。RF前端可包括廣泛多種濾波器、放大器、類比轉數位轉換器(A/D)、數位轉類比(D/A)轉換器(包括(例如)直接或德爾塔-西格瑪轉換器)、混頻器、多工器、雙工器、雙訊器等。歸因於RF接收之極特殊性質，RF前端通常適合於極有限之操作範圍。
在一些例子中，可需要多個RF前端以用於不同射頻及或無線電存取記憶體(RAT)。舉例而言，普通使用者器件可併有(例如)蜂巢式網路介面、無線區域網路(WLAN)介面、藍芽介面等。
使用者介面子系統216包括任何數目個熟知I/O，包括(但不限於)：小鍵盤、觸控螢幕(例如，多點觸控介面)、LCD顯示器、背光、 揚聲器及/或麥克風。然而，將認識到，在特定應用中，可除去此等組件中之一或多者。舉例而言，PCMCIA卡類型之實施例可能缺少使用者介面(因為該等實施例可附帶至其實體上及/或電耦接至的器件之使用者介面)。
例示性高速晶片間(HSIC)操作-
以下論述(圖3A至圖3H)結合各種所揭示實施例提供各種發信號異動之說明性實例。
連接發信號-
現參看圖3A，展示例示性的受控IC起始之連接發信號。
如所描繪，在時間t0 302之前，HSIC介面處於重設狀態中；在時間t0 302，受控IC確證DEVICE_READY。
當主控IC偵測DEVICE_READY時，主控IC在時間t1 304(預期在t0 302後50ms內)以回應方式確證其HOST_READY。受控IC以回應方式開始關於閒置發信號監視HSIC介面。HOST_READY或DEVICE_READY均不可被撤銷確證，直至閒置發信號已發生之後。
在時間t2 306，主控IC驅動閒置發信號(預期在t1 304後5ms內)。受控IC可在t3 308(預期在t2 306後5ms內)以回應方式驅動連接異動，且隨後在此後異動資料。
現參看圖3B，展示例示性的主控IC起始之連接發信號。
如所描繪，在時間t0 312之前，HSIC介面處於重設狀態中；在時間t0 312，主控IC確證HOST_READY。
當受控IC偵測HOST_READY時，受控IC在時間t1 314(預期在t0 312後50ms內)以回應方式確證其DEVICE_READY。此時，受控IC開始關於閒置發信號監視HSIC介面。類似於受控IC起始之連接發信號，HOST_READY或DEVICE_READY均不可被撤銷確證，直至閒置發信號已發生之後。
在時間t2 316，受控IC驅動閒置發信號(預期在t1 314後5ms內)。受控IC可在t3 318(預期在t2 316後5ms內)以回應方式驅動連接異動，且隨後在此後異動資料。
期限發信號-
現參看圖3C，展示例示性的主控IC起始之具期限發信號之連接。在此情形中，當受控IC在一預定時間間隔內回應於HOST_READY而未確證DEVICE_READY時，在受控IC自一假設之內部故障條件恢復之情況下，主控IC將繼續為埠供電。
如所描繪，在時間t0 322之前，HSIC介面處於重設狀態中；在時間t0 322，主控IC確證HOST_READY。
在圖3C中，假設受控IC在合理期限內未偵測HOST_READY或替代地未確證其DEVICE_READY。因此，在時間t1 324(預期在t0 322後500ms內)，主控IC繼續進行閒置發信號。若受控IC在此時已關於閒置發信號監視HSIC介面，則受控IC可在時間t2 326(預期在t1 324後5ms內)確證DEVICE_READY以恢復HSIC匯流排操作。
此後，受控IC可在t3 328(預期在t2 326後5ms內)驅動連接異動，且隨後在此後異動資料。在一些變體中，閒置一旦出現在匯流排上(亦即，資料傳輸並非基於DEVICE_READY確證)，連接及資料傳送即可發生。
替代地，在圖3D中，展示失敗的主控IC起始之具期限發信號之連接。在此情形中，當受控IC在一預定時間間隔內回應於HOST_READY而未確證DEVICE_READY且亦不能自一假設之內部故障條件恢復時，主控IC重設匯流排介面。
如所描繪，在時間t0 332之前，HSIC介面處於重設狀態中；在時間t0 332，主控IC確證HOST_READY。受控IC在合理期限內未偵測HOST_READY或替代地未確證其DEVICE_READY。因此，在時間t1 334(預期在t0 332後500ms內)，主控IC繼續進行閒置發信號。
不幸地是，在此情形中，受控IC完全無回應；因此，在時間t2 336，主控IC撤銷確證HOST_READY且在HSIC匯流排上驅動重設。
斷開發信號-
現有HSIC器件不支援斷開能力(亦即，僅存在一斷開用以連接發信號程序)。然而，斷開能力在特定重要情形中可為有用的，該等特定重要情形例如：(i)未使用受控IC之擱置/喚醒；(ii)更新及/或初始化期間的器件之再列舉；(iii)主控IC之擱置/喚醒；及(iv)自韌體故障之重設恢復。在一些實施例中，斷開發信號可極少發生且意欲解決特定問題，例如與再列舉相關及/或多級開機程序期間之連接性問題。替代地，在一些實施例中，斷開發信號可用以減少耗電量。
圖3E說明例示性的受控IC起始之斷開發信號。
如所描繪，在時間t0 342，當受控IC撤銷確證DEVICE_READY時，HSIC介面正在異動資料。受控IC繼續資料異動，直至其被主控IC命令重設。在一些實施例中，受控IC在主控IC撤銷確證HOST_READY之前不會再次重新確證DEVICE_READY。
當主控IC偵測DEVICE_READY已被撤銷確證時，主控IC在時間t1 344(預期在t0 342後50ms內)以回應方式撤銷確證其HOST_READY，且在HSIC匯流排上驅動重設，從而重設匯流排狀態。在一些變體中，一旦主控IC撤銷確證HOST_READY，主控IC在一時間段(例如，10ms)中即不能重新確證HOST_READY。
圖3F說明例示性的主控IC起始之斷開發信號。當主控IC擱置時或當主控IC判定受控IC已閒置達到足夠長之時間(例如，以減少耗電量)時，主控IC起始之斷開發信號可發生。
如所描繪，在時間t0 352，當主控IC撤銷確證HOST_READY時，HSIC介面正在異動資料。當受控IC偵測HOST_READY已被撤銷確證 時，受控IC在時間t1 354(預期在t0 352後50ms內)以回應方式確證其DEVICE_READY。
一旦主控IC偵測DEVICE_READY撤銷確證，主控IC即在t2 356重設HSIC介面。在一些變體中，HSIC介面在指定間隔中必須保持在重設中。
圖3G說明例示性的主控IC起始之具期限發信號之斷開。
如所描繪，在時間t0 362，當主控IC撤銷確證HOST_READY時，HSIC介面正在異動資料。當受控IC在一預定時間間隔內回應於HOST_READY而未撤銷確證DEVICE_READY時，主控IC將在時間t1 364(預期在t0 362後500ms內)強制重設，此將迫使匯流排介面重設。
當受控IC偵測重設時，受控IC在時間t2 366以回應方式降低DEVICE_READY。
在一些變體中，HOST_READY及/或DEVICE_READY之任一者可具有滯後要求以方式主控IC或受控IC之任一者過快地請求連接。此外，亦將瞭解，在特定情況下，「競賽條件」可出現(當轉變比主控IC或受控IC邏輯之任一者可適當地穩定更快地發生時，競賽條件出現)。舉例而言，在一些情況下，DEVICE_READY及HOST_READY發信號可接近同時發生。在此情況期間，斷開可為主控IC起始之斷開發信號之預設，因此需要主控IC在進一步異動發生之前重設匯流排。
擱置及回復-
在一些實施例中，主控IC及受控IC可進一步支援HSIC介面之擱置及回復以減少不活動時段期間之耗電量。在各種實施例中，主控IC可在HSIC介面上發佈回復(受控IC可發佈「遠端喚醒」)發信號。在替代實施例中，可將回復發信號限於主控IC或受控IC之任一者。
此外，將進一步瞭解，在一些實施例中，主機平台不能夠偵測HSIC介面上之遠端喚醒事件。因此，特定變體可使用頻帶外發信號 (諸如通用輸入/輸出(GPIO)、中斷等)來起始擱置/回復處理程序。
現參看圖3H，展示例示性擱置及回復發信號。在此實施中，藉由受控IC將頻帶外低頻GPIO驅動至主控IC以起始HSIC介面之回復。如所描繪，在時間t0 372，當主控IC發信號擱置異動時，HSIC介面正在異動資料。
在時間t1 374，受控IC確證回復GPIO以回復匯流排操作。在時間t2 376(預期少於15ms)，主控IC以回應方式驅動回復異動(如所展示，回復異動回應係在HSIC介面而非回復GPIO上傳輸)。
當受控IC在HSIC介面上接收回復異動時，受控IC可撤銷確證RESUME GPIO(t2 378)且回復資料異動。
將認識到，儘管依據方法之步驟之特定序列來描述特定實施例，但此等描述僅說明本發明之較廣泛方法，且可根據特定應用需要而修改。特定步驟在特定情況下可呈現為不必要的或選用的。另外，可將特定步驟或功能性添加至所揭示實施例，可改變兩個或兩個以上步驟之執行次序。將所有此等變體視為涵蓋於本文中所揭示及主張之原理內。
雖然以上詳細描述已展示、描述及指出如適用於各種具體實例的本發明之新穎特徵，但將理解，熟習此項技術者可進行所說明的器件或處理程序之形式及細節之各種省略、取代及改變。前述描述係關於目前預期之最佳模式。此描述決不意味為限制性的，而是應被視為本發明之一般原理之說明。應參考申請專利範圍來判定本發明之範疇。
100‧‧‧用於管理高速內部器件介面之多個內部積體電路之間的連接之方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟

Claims (21)

  1. 一種用於管理一內部器件介面之一第一處理器與一第二處理器之間的連接之方法，其包含：執行一交握程序；回應於該交握程序，將該第一處理器連接至該第二處理器；經由該連接來異動資料；及回應於一擱置條件，擱置該連接。
  2. 如請求項1之方法，其中該交握程序使該第一處理器與該第二處理器之間的後續異動能夠同步。
  3. 如請求項1之方法，其中該第一處理器為一主控處理器且該第二處理器為一受控處理器。
  4. 如請求項1之方法，其中該第一處理器及該第二處理器包含同級實體。
  5. 如請求項1之方法，其中該第一處理器及該第二處理器使用選自由以下各者組成之一群組的方案對匯流排控制進行仲裁：(i)循環配置資源、；(ii)加權循環配置資源；(iii)先進先出；及(iv)後進先出。
  6. 如請求項1之方法，其中該交握係經由頻帶外發信號執行。
  7. 如請求項1之方法，其中該連接係經由一高速內部器件介面實施。
  8. 如請求項1之方法，其中該連接包含一或多個參數之一傳送。
  9. 如請求項8之方法，其中該一或多個參數包括經組態以最佳化該連接之效能之參數，該等參數選自由以下各者組成之一群組：(i)支援之傳送速度；(ii)支援之傳送大小；(iii)支援之編碼速率；及(iv)支援之協定。
  10. 如請求項1之方法，其中該擱置條件包含來自該第一處理器及該第二處理器之至少一處理器之一擱置請求。
  11. 如請求項1之方法，其中該擱置條件包含一重設之一確證。
  12. 如請求項1之方法，其中該擱置條件係基於以下各者中之至少一者：(i)停止使用之一時間間隔；(ii)一耗電量考慮；及(iii)一錯誤條件。
  13. 如請求項1之方法，其進一步包含執行使該第一處理器及該第二處理器能夠使該擱置同步之一第二交握程序。
  14. 一種用於管理實施一高速晶片間(High-Speed Inter-Chip；HSIC)介面之一使用者器件中之連接的裝置，其包含：至少一HSIC主機積體電路(主機IC)，及至少一HSIC器件積體電路(器件IC)；一儲存記憶體；一處理器；及一非暫時性電腦可讀媒體，其包含經組態以在執行時使該裝置進行以下操作之一或多個指令：執行一交握程序；回應於該交握程序，連接該主機IC與該器件IC；經由該連接來異動資料；及回應於一擱置條件，擱置該連接。
  15. 如請求項14之裝置，其中該主機IC與該器件IC之該連接進一步包含；藉由該主機IC確證一第一信號；藉由該器件IC確證一第二信號；及藉由該主機IC及該器件IC啟用該HSIC以用於異動。
  16. 如請求項15之裝置，其中該主機IC與該器件IC之該連接的該擱 置進一步包含；藉由該主機IC撤銷確證該第一信號；藉由該器件IC撤銷確證該第二信號；及擱置該主機IC與該器件IC之該連接。
  17. 一種用於管理一高速資料介面之複數個積體電路(IC)之間的資料連接之方法，該方法包含：於至少兩個IC之間起始一交握程序；於該至少兩個IC之間建立一資料連接；於該至少兩個IC之間傳送一或多個資料；及回應於一終止條件而終止該資料連接上之至少作用中資料傳送。
  18. 如請求項17之方法，其中當該起始之交握不成功時，嘗試於該至少兩個IC之間建立該資料連接。
  19. 如請求項17之方法，其中建立一資料連接之該動作僅在該交握程序成功時執行。
  20. 如請求項17之方法，其中建立該資料連接之該動作包含：至少傳送與該至少兩個IC中之至少一者相關的一或多個參數。
  21. 如請求項17之方法，其中終止至少作用中資料傳送之該動作包含：擱置該資料連接。
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