TW201421913A - 頻率追蹤電路及其方法 - Google Patents

Abstract

本發明實施例提供一種頻率追蹤電路。頻率追蹤電路包括邊緣選擇器、相位頻率處理器與數位控制振盪器。邊緣選擇器接收資料信號與回授時脈信號並且依序輸出資料邊緣信號與回授時脈邊緣信號。相位頻率處理器接收資料邊緣信號與回授時脈邊緣信號且根據第一相位差與第二相位差進行微分運算後，輸出頻率調整數位信號。數位控制振盪器接收且根據頻率調整數位信號，以調整其所輸出之回授時脈信號之頻率。相位頻率處理器輸出頻率追蹤信號至邊緣選擇器，邊緣選擇器利用頻率追蹤信號來獲得資料邊緣信號，且利用資料邊緣信號來獲得回授時脈邊緣信號。

Description

頻率追蹤電路及其方法

本發明有關於一種頻率追蹤電路，且特別是關於一種透過對相位差進行微分之頻率追蹤電路。

近年來有線通訊的相關研究，由於使用者對網路頻寬的需求越來越大，並且光纖具有高頻寬、低耗損、保密性，壽命長及不受電磁波干擾等優點。歷經了多年的產業定位辯證與技術規範討論，相關的應用產品市場逐漸蓬勃發展，乙太光纖網路系統成為寬頻通訊重要的媒介之一。

時脈資料回復電路(Clock and Data Recovery,CDR)是乙太光纖網路系統當中不可或缺的一部分，CDR位於接收機之接收端，負責將接收到的資料進行適當的處理，CDR主要功能為移除接收資料的雜訊與產生一個與資料同步的時脈信號，以供後續的電路作數位信號處理。CDR分成相位追蹤電路與頻率追蹤電路兩部分，將CDR本身所提供的時脈信號分別對接收到的資料信號進行相位上與頻率上的校正。

然而，習知的頻率追蹤電路需要兩組相位上相差90度的時脈信號來偵測頻率差，因此在振盪器的設計上會顯得複雜，並且會造成電路面積的浪費與高功率的消耗。再者，習知技藝下的頻率追蹤電路在進行頻率追蹤時，可能會干擾相位追蹤以至於使電路的運作顯得不穩定。

本發明實施例提供一種頻率追蹤電路，用於一時脈資料回復電路，所述頻率追蹤電路包括邊緣選擇器、相位頻率處理器與數位控制振盪器。邊緣選擇器接收資料信號與回授時脈信號並且依序輸出資料邊緣信號與回授時脈邊緣信號。相位頻率處理器接收資料邊緣信號與回授時脈邊緣信號且根據第一相位差與第二相位差進行微分運算後，輸出頻率調整數位信號。數位控制振盪器連接相位頻率處理器，所述數位控制振盪器接收且根據頻率調整數位信號，以調整其所輸出之回授時脈信號之頻率。相位頻率處理器輸出頻率追蹤信號至所述邊緣選擇器，所述邊緣選擇器利用頻率追蹤信號來獲得資料邊緣信號，且利用資料邊緣信號來獲得回授時脈邊緣信號。

在本發明其中一個實施例中，其中第一相位差為前一資料邊緣信號與前一回授時脈邊緣信號之間的相位差，並且第二相位差為資料邊緣信號與回授時脈邊緣信號之間的相位差。

在本發明其中一個實施例中，其中資料邊緣信號之相位領先回授時脈邊緣信號之相位。

在本發明其中一個實施例中，所述相位頻率處理器包括時間數位轉換器、數位微分器、比較器與計數器。時間數位轉換器連接邊緣選擇器，所述時間數位轉換器將資料邊緣信號與回授時脈邊緣信號之間的相位差轉換為相位差數位信號。數位微分器接收相位差數位信號，所述數位微分器將資料邊緣信號與回授時脈邊緣信號之間的相位差與前一資料邊緣信號與前一回授時脈邊緣信號之間的相位差進行微分運算，並且對應輸出頻率資訊數位信號。比較器 ，連接數位微分器，比較器根據所接收之頻率資訊數位信號進行比較運算，當比較器之比較運算結果大於0，則輸出含升頻指令之頻率計數數位信號，當比較運算結果小於0，則輸出含降頻指令之頻率計數數位信號。計數器連接比較器，所述計數器接收且根據頻率計數數位信號來進行計數，並且輸出頻率調整數位信號，其中邊緣選擇器、數位微分器、比較器與計數器更接收頻率追蹤信號。

在本發明其中一個實施例中，其中當頻率追蹤信號位於高準位電壓時，則邊緣選擇器、數位微分器、比較器與計數器執行頻率追蹤工作，並且在頻率追蹤信號經過連續兩次高準位電壓之致能區間後，則數位控制振盪器調整一次該回授時脈信號之頻率。

在本發明其中一個實施例中，邊緣選擇器包括第一D型正反器與第二D型正反器。第一D型正反器之資料輸入端接收頻率追蹤信號，第一D型正反器之時脈輸入端接收資料信號，第一D型正反器之輸出端輸出資料邊緣信號。第二D型正反器之資料輸入端接收該資料邊緣信號，第二D型正反器之時脈輸入端接收回授時脈信號，第二D型正反器之輸出端輸出回授時脈邊緣信號。

在本發明其中一個實施例中，時間數位轉換器包括M個第一延遲單元、M個第二延遲單元、反及閘(NAND gate)、M個時間放大器、M個第三D型正反器與編碼器。M個第一延遲單元彼此串聯連接，皆具有第一延遲時間，第一延遲單元之第M個第一延遲單元接收已延遲M-1次第一延遲時間之回授時脈邊緣信號，並且輸出已延遲M次第一延遲時間之回授時脈邊緣信號。M個第二延遲單元彼此串聯 連接，皆具有第二延遲時間，第二延遲單元之第M個第二延遲單元接收已延遲X-1次第二延遲時間之資料邊緣信號，並且輸出已延遲M次第二延遲時間之資料邊緣信號。反及閘接收已延遲M次第一延遲時間之回授時脈邊緣信號與接收已延遲M次第二延遲時間之資料邊緣信號，並且輸出頻率追蹤信號。時間放大器之第M個時間放大器對應連接至第M個第一延遲單元及第M個第二延遲單元之輸出端，時間放大器放大已延遲之資料邊緣信號與已延遲之回授時脈邊緣信號之間的相位差，並且輸出相位領先數位信號。M個第三D型正反器，其時脈輸入端皆接收頻率追蹤信號，第三D型正反器之第M個第三D型正反器接收第M個時間放大器之相位領先數位信號。編碼器連接第三D型正反器，編碼器接收第三D型正反器所傳送之相位領先數位信號，並且進行編碼成該相位差數位信號。其中第二延遲時間大於第一延遲時間，並且M為正整數。

在本發明其中一個實施例中，其中第三D型正反器與編碼器更接收頻率追蹤信號。

在本發明其中一個實施例中，其中當資料邊緣信號之相位領先回授時脈邊緣信號之相位，則相位領先數位信號為邏輯1，當資料邊緣信號之相位落後回授時脈邊緣信號之相位，則相位領先數位信號為邏輯0。

在本發明其中一個實施例中，數位微分器包括第四D型正反器與數位運算器。第四D型正反器之資料輸入端接收相位差數位信號，第四D型正反器之時脈輸入端接收頻率追蹤信號。數位運算器連接第四D型正反器之資料輸入端與資料輸出端，數位運算器將相位差數位信號減去前一 相位差數位信號，並且輸出頻率資訊數位信號。

本發明實施例另提供一種頻率追蹤方法，用於一時脈資料回復電路，所述時脈資料回復電路包括頻率追蹤電路，所述頻率追蹤電路包括邊緣選擇器、相位頻率處理器與數位控制振盪器，其中相位頻率處理器連接邊緣選擇器，數位控制振盪器連接邊緣選擇器，該頻率追率方法包括以下步驟：接收資料信號與回授時脈信號，並且依序輸出資料邊緣信號與回授時脈邊緣信號；接收資料邊緣信號與回授時脈邊緣信號；根據第一相位差與第二相位差進行微分運算後，輸出頻率調整數位信號；根據頻率調整數位信號，以調整其所輸出之回授時脈信號之頻率。其中相位頻率處理器輸出頻率追蹤信號至邊緣選擇器，邊緣選擇器利用頻率追蹤信號來獲得資料邊緣信號，且利用資料邊緣信號來獲得回授時脈邊緣信號。

綜上所述，本發明實施例所提出之頻率追蹤電路及其方法，因為僅需一組回授時脈信號即能進行頻率追蹤，故在振盪器的設計會大幅地簡化，並且能降低電路面積以及達到低功率消耗。頻率追蹤電路在頻率追蹤的過程中並不會干擾相位追蹤，能夠提供穩定的電路操作。再者，本揭露內容能夠更進一步縮小資料信號以及回授時脈信號之間的頻率差，藉此大幅解套相位追蹤上的相關限制，於電路設計上能夠取得良好的功效。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，可為了清楚而誇示層及區之大小及相對大小。類似數字始終指示類似元件。

應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件，但此等元件不應受此等術語限制。此等術語乃用以區分一元件與另一元件。因此，下文論述之第一元件可稱為第二元件而不偏離本發明概念之教示。如本文中所使用，術語「及/或」包括相關聯之列出項目中之任一者及一或多者之所有組合。

〔頻率追蹤電路的實施例〕

請參照圖1A，圖1A為根據本發明實施例之頻率追蹤電路之區塊示意圖。如圖1A所示，頻率追蹤電路100包括邊緣選擇器110、相位頻率處理器120與數位控制振盪器130。相位頻率處理器120連接至邊緣選擇器110與數位控制振盪器130之間。數位控制振盪器130連接至邊緣選擇器110。

在本實施例中，邊緣選擇器110接收資料信號DATA與回授時脈信號CLK，並且依序取出資料信號DATA與回授時脈信號CLK之邊緣以輸出資料邊緣信號DATA’與回 授時脈邊緣信號CLK’，資料邊緣信號DATA’之相位領先回授時脈邊緣信號CLK’之相位。進一步來說，邊緣選擇器110利用頻率追蹤信號NEXT來獲得資料邊緣信號DATA’，並且接著利用資料邊緣信號DATA’來獲得回授時脈邊緣信號CLK’。

相位頻率處理器120接收資料邊緣信號DATA’與回授時脈邊緣信號CLK’並且根據資料邊緣信號DATA’與回授時脈邊緣信號CLK’之間的第一相位差(phase difference)與第二相位差來進行微分運算，之後，相位頻率處理器120輸出頻率調整數位信號FAS，其中第一相位差為前一個資料邊緣信號DATA’與前一個回授時脈邊緣信號CLK’之間的相位差，並且第二相位差為資料邊緣信號DATA’與回授時脈邊緣信號CLK’之間的相位差。相位頻率處理器120更輸出一頻率追蹤信號NEXT至邊緣選擇器110以在每一次頻率追蹤期間僅分別鎖定資料信號DATA與回授時脈信號CLK之一個上升邊緣(rising edge)來進行頻率追蹤。附帶一提的是，所謂頻率追蹤期間指示頻率追蹤信號NEXT位於高準位電壓之致能期間。本揭露內容之頻率追蹤電路，用於時脈資料回復(Clock and Data Recovery,CDR)電路，在連續兩次之頻率追蹤期間會調整一次回授時脈信號CLK之頻率。

數位控制振盪器130接收頻率調整數位信號FAS且根據頻率調整數位信號FAS以調整本身(數位控制振盪器130)所輸出之回授時脈信號CLK之頻率。

接下來要說明的，是進一步說明頻率追蹤電路100的工作原理。

請繼續參照圖1A且同時參照圖1B，圖1B為根據本發明實施例之頻率追縱信號之驅動波形圖。當在第一個頻率追蹤期間T11時，亦即當頻率追蹤信號NEXT為位於第一個高準位電壓之致能期間時，邊緣選擇器110會同時接收資料信號DATA與回授時脈信號CLK，接著，邊緣選擇器110會先利用頻率追蹤信號NEXT對資料信號DATA之上升邊緣進行邊緣取樣，並且輸出資料邊緣信號DATA’，在一實施例中，邊緣選擇器110即能夠對資料信號DATA之第一個完整的上升邊緣進行邊緣取樣。此時，資料邊緣信號DATA’會是一個步階信號(step signal)。接著，邊緣選擇器110會利用資料邊緣信號DATA’對回授時脈信號CLK之上升邊緣進行邊緣取樣，並且輸出回授時脈邊緣信號CLK’。在一實施例中，邊緣選擇器110即能夠對回授時脈信號CLK之第一個完整的上升邊緣進行邊緣取樣。此時，資料邊緣信號DATA’會是一個步階信號(step signal)。承上述，資料邊緣信號DATA’之相位會領先回授時脈邊緣信號CLK’之相位。

接下來，同樣在第一個頻率追蹤期間T11，相位頻率處理器120會接收邊緣選擇器110所傳送之資料邊緣信號DATA’與回授時脈信號CLK’，並且將資料邊緣信號DATA’與回授時脈信號CLK’之間的第一相位差轉換為一含有第一相位差資訊之數位信號且儲存起來。接著，相位頻率處理器120會輸出低準位電壓之頻率追蹤信號NEXT至邊緣選擇器110與本身(相位頻率處理器120)。因為此時頻率追蹤信號NEXT為低準位電壓，所以邊緣選擇器110並不會取出資料信號DATA與回授時脈信號CLK之邊緣，因此邊 緣選擇器110會輸出低準位電壓之資料邊緣信號DATA’與低準位電壓之回授時脈邊緣信號CLK’，而此時的資料邊緣信號DATA’與回授時脈邊緣信號CLK’彼此間不存在任何之相位差。相位頻率處理器120在接收到不存在相位差之資料邊緣信號DATA’與回授時脈邊緣信號CLK’後，相位頻率處理器120會將頻率追蹤信號NEXT切換至高準位電壓之狀態以進行下一次之相位差轉數位信號之流程。

接下來，當在第二個頻率追蹤期間T22時，邊緣選擇器110會重複上述機制(亦即第一個頻率追蹤期間T11之機制)。接著，相位頻率處理器120會將此時的資料邊緣信號DATA’與回授時脈信號CLK’之間的第二相位差轉換為一含有第二相位差資訊之數位信號。

在此，值得注意的是，相位頻率處理器120會根據第一相位差與第二相位差來進行微分運算，之後，相位頻率處理器120輸出頻率調整數位信號FAS至數位控制振盪器130，之後相位頻率處理器120會將含有第二相位差資訊之數位信號儲存下來。換句話說，本揭露內容之頻率追蹤電路100是透過將相位差進行微分來獲得頻率差的概念以追蹤頻率。須說明的是，第一相位差為前一個資料邊緣信號DATA’與前一個回授時脈邊緣信號CLK’之間的相位差(在第一個頻率追蹤期間T11)，並且第二相位差為資料邊緣信DATA’號與回授時脈邊緣信號CLK’之間的相位差(在第二頻率追蹤期間T22)。

之後，數位控制振盪電路130會根據所接收到的頻率調整數位信號FAS來調升或調降本身(亦即數位控制振盪電路130)所輸出之回授時脈信號CLK的頻率。

承上述，本揭露內容之頻率追蹤電路100，在連續兩次之頻率追蹤期間會調整一次回授時脈信號CLK之頻率。例如，在經過第一個頻率追蹤期間T11與第二個頻率追蹤期間T22後，頻率追蹤電路100會調整一次回授時脈信號CLK之頻率。接著，在經過第二個頻率追蹤期間T22與第三個頻率追蹤期間T33後，頻率追蹤電路100會再調整一次回授時脈信號CLK之頻率，依此類推，直到頻率追蹤電路100之頻率追蹤機制使得回授時脈信號CLK之頻率達到穩態為止。

相較於習知技藝，本揭露內容之頻率追蹤電路100因為僅需一組回授時脈信號CLK即能進行頻率追蹤，故在振盪器的設計會大幅地簡化，並且能降低電路面積以及達到低功率消耗。再者，頻率追蹤電路100在頻率追蹤的過程中並不會干擾相位追蹤，能夠提供穩定的電路操作。

為了更詳細地說明本發明所述之頻率追蹤電路100的運作流程，以下將舉多個實施例中至少之一來作更進一步的說明。

在接下來的多個實施例中，將描述不同於上述圖1A實施例之部分，且其餘省略部分與上述圖1A實施例之部分相同。此外，為說明便利起見，相似之參考數字或標號指示相似之元件。

〔頻率追蹤電路的另一實施例〕

請參照圖2A，圖2A為根據本發明實施例之頻率追蹤電路之區塊示意圖。與上述圖1A實施例不同的是，在本實施例中，相位頻率處理器120包括時間數位轉換器122、數位微分器124、比較器126與計數器128。時間數位轉換器 122連接邊緣選擇器110。數位微分器124連接至時間數位轉換器122與比較器126之間。計數器126連接至數位微分器124與計數器128之間。

時間數位轉換器122用以將資料邊緣信號DATA’與回授時脈邊緣信號CLK’之間的相位差轉換為相位差數位信號PDS，亦即將兩信號之時間差資訊轉換為數位信號。數位微分器124將資料邊緣信號DATA’與回授時脈邊緣信號CLK’之間的含第二相位差之數位信號與前一資料邊緣信號DATA’與前一回授時脈邊緣信號CLK’之間的含第一相位差之數位信號進行數位式之微分運算，並且數位微分器124對應地輸出頻率資訊數位信號FIS，亦即此頻率資訊數位信號FIS含有資料信號DATA’與回授時脈信號CLK之間哪一個具有較高頻率之資訊。比較器126根據所接收之頻率資訊數位信號FIS進行比較運算。在本實施例中，當比較器126之比較運算結果大於0，亦即資料信號DATA之頻率較回授時脈信號CLK為高，則比較器126輸出含升頻指令之頻率計數數位信號FCS至計數器128以調升計數器128之計數值；當比較器126之比較運算結果小於0，亦即資料信號DATA之頻率較回授時脈信號CLK為低，則比較器126輸出含降頻指令之頻率計數數位信號FCS至計數器128以調降計數器128之計數值。計數器128接收頻率計數數位信號FCS且根據頻率計數數位信號FCS來調升或調降計數值，並且輸出與計數值對應的頻率調整數位信號FAS至數位控制振盪器130以調整回授時脈信號CLK之頻率。邊緣選擇器110、數位微分器122、比較器126與計數器128更接收頻率追蹤信號NEXT，其中當頻率追蹤信號NEXT位 於高準位電壓之致能區間時，則邊緣選擇器110、數位微分器124、比較器126與計數器128會執行頻率追蹤工作。並且，在頻率追蹤信號NEXT經過連續兩次高準位電壓之致能區間後，則數位控制振盪器130會調整一次回授時脈信號CLK之頻率。例如，在經過第一個頻率追蹤期間T11與第二個頻率追蹤期間T22後，頻率追蹤電路200會調整一次回授時脈信號CLK之頻率。接著，在經過第二個頻率追蹤期間T22與第三個頻率追蹤期間T33後，頻率追蹤電路200會再調整一次回授時脈信號CLK之頻率，依此類推，直到頻率追蹤電路200之頻率追蹤機制使得回授時脈信號CLK之頻率達到穩態為止。

接下來要說明的，是進一步教示頻率追蹤電路200之詳細動作。

請繼續參照圖2A且同時參照圖2B，圖2B為根據本發明實施例之頻率追縱信號之驅動波形圖。當在第一個頻率追蹤期間T11時，亦即當頻率追蹤信號NEXT為位於第一個高準位電壓之致能期間時，邊緣選擇器110會同時接收資料信號DATA與回授時脈信號CLK，接著，邊緣選擇器110會先利用頻率追蹤信號NEXT對資料信號DATA之上升邊緣進行邊緣取樣，並且輸出資料邊緣信號DATA’，在一實施例中，邊緣選擇器110即能夠對資料信號DATA之第一個完整的上升邊緣進行邊緣取樣。此時，資料邊緣信號DATA’會是一個步階信號(step signal)。接著，邊緣選擇器110會利用資料邊緣信號DATA’對回授時脈信號CLK之上升邊緣進行邊緣取樣，並且輸出回授時脈邊緣信號CLK’，在一實施例中，邊緣選擇器110即能夠對回授時脈信號 CLK之第一個完整的上升邊緣進行邊緣取樣。此時，資料邊緣信號DATA’會是一個步階信號(step signal)。承上述，在本實施例中，資料邊緣信號DATA’之相位會領先回授時脈邊緣信號CLK’之相位。

接下來，同樣在第一個頻率追蹤期間T11，時間數位轉換器122會接收邊緣選擇器110所傳送之資料邊緣信號DATA’與回授時脈信號CLK’，並且將資料邊緣信號DATA’與回授時脈信號CLK’之間的第一相位差轉換為一含有第一相位差資訊之數位信號，並且傳送至數位微分器124以進行微分。由於數位微分器124內僅有含有第一相位差之數位信號，因此將含有第一相位差進行微分會得到數位邏輯為0之數位信號且傳送至比較器126，同時數位微分器124會將含第一相位差之數位信號儲存下來。比較器126在接收到數位邏輯都是0的數位信號後會傳送含不調整頻率之指令之頻率計數數位信號FCS(亦即數位邏輯為0之頻率計數數位信號FCS)至計數器128。接著，計數器128接收到數位邏輯為0之頻率計數數位信號FCS則不增加或不減少本身(亦即計數器124)之計數值，因此計數器128所傳送至數位控制振盪器130之頻率調整數位信號DAS將不會調整回授時脈信號CLK之頻率。值得一提的是，在時間數位轉換器122將相位差轉換為數位信號後，時間數位轉換器122會輸出低準位電壓之頻率追蹤信號NEXT至邊緣選擇器110、數位微分器124、比較器126、計數器128與本身(相位頻率處理器120)。因為此時頻率追蹤信號NEXT為低準位電壓，所以邊緣選擇器110並不會取出資料信號DATA與回授時脈信號CLK之邊緣，以避免干擾第一個頻率追蹤 期間T11之頻率追蹤機制。因此邊緣選擇器110會輸出低準位電壓之資料邊緣信號DATA’與低準位電壓之回授時脈邊緣信號CLK’，而此時的資料邊緣信號DATA’與回授時脈邊緣信號CLK’彼此間不存在任何之相位差。時間數位轉換器122在接收到不存在相位差之資料邊緣信號DATA’與回授時脈邊緣信號CLK’後，時間數位轉換器122會將頻率追蹤信號NEXT切換至高準位電壓之狀態以進行下一次之相位差轉數位信號之流程。

接下來，當在第二個頻率追蹤期間T22時，邊緣選擇器110會重複上述機制(亦即第一個頻率追蹤期間T11之機制)。接著，時間數位轉換器122會將此時的資料邊緣信號DATA’與回授時脈信號CLK’之間的第二相位差轉換為含有第二相位差資訊之數位信號，並且將含有第二相位差資訊之數位信號傳送至數位微分器124。值得注意的是，此時，數位微分器124內儲存有含第一相位差資訊之數位信號，在數位微分器124接收到含第二相位差資訊之數位信號後，數位微分器124會將含第二相位差資訊之數位信號減去含第一相位差資訊之數位信號。換句話說，數位微分器124會根據第一相位差與第二相位差來進行微分運算。之後，數位微分器124會儲存含第二相位差之數位信號，並且將代表微分運算結果之頻率資訊數位信號FIS傳送至比較器126。接著，比較器126會將所接收到的頻率資訊數位信號FIS進行比較運算。在本實施例中，當比較器126之一比較運算結果大於0，亦即資料信號DATA之頻率較回授時脈信號CLK為高，則比較器126輸出含升頻指令之頻率計數數位信號FCS至計數器128以調升計數器128之計數值；當 比較器126之比較運算結果小於0，亦即資料信號DATA之頻率較回授時脈信號CLK為低，則比較器126輸出含降頻指令之頻率計數數位信號FCS至計數器128以調降計數器128之計數值。計數器128接收頻率計數數位信號FCS且根據頻率計數數位信號FCS來調升或調降計數值，並且輸出與計數值對應的頻率調整數位信號FAS至數位控制振盪器130以調整回授時脈信號CLK之頻率。在此，須說明的是，第一相位差為前一個資料邊緣信號DATA’與前一個回授時脈邊緣信號CLK’之間的相位差(第一個頻率追蹤期間T11)，並且第二相位差為資料邊緣信DATA’號與回授時脈邊緣信號CLK’之間的相位差(第二頻率追蹤期間T22)。

之後，數位控制振盪電路130會根據所接收到的頻率調整數位信號FAS來對應地調升或調降本身(數位控制振盪電路130)所輸出之回授時脈信號CLK的頻率。

承上述，本揭露內容之頻率追蹤電路200，在連續兩次之頻率追蹤期間會調整一次回授時脈信號CLK之頻率，例如在經過第一個頻率追蹤期間T11與第二頻率追蹤期間T22後，頻率追蹤電路200會調整一次回授時脈信號CLK之頻率。接著，在經過第二個頻率追蹤期間T22與第三頻率追蹤期間T33後，頻率追蹤電路200會再調整一次回授時脈信號CLK之頻率，依此類推，直到頻率追蹤電路200之頻率追蹤機制使得回授時脈信號CLK之頻率達到穩態為止。

據此，本揭露內容之頻率追蹤電路200因為僅需一組回授時脈信號CLK即能進行頻率追蹤，故在振盪器的設計會大幅地簡化，並且能降低電路面積以及達到低功率消耗 。並且，頻率追蹤電路200在頻率追蹤的過程中並不會干擾相位追蹤，能夠提供穩定的電路操作。再者，本揭露內容能夠更進一步縮小資料信號DATA以及回授時脈信號CLK之間的頻率差，藉此大幅解套相位追蹤上的相關限制，於電路設計上能夠取得良好的功效。

為了更詳細地說明本發明所述之邊緣選擇器300、時間數位轉換器122與數位微分器124的運作流程，以下將舉多個實施例中至少之一來作更進一步的說明。

在接下來的多個實施例中，將描述不同於上述圖2A實施例之部分，且其餘省略部分與上述圖2A實施例之部分相同。此外，為說明便利起見，相似之參考數字或標號指示相似之元件。

〔頻率追蹤電路的再一實施例〕

請參照圖3，圖3為根據本發明實施例之含邊緣選擇器細部電路圖之頻率追蹤電路之示意圖。與上述圖2A實施例不同是，在本實施例中的頻率追蹤電路300，邊緣選擇器110包括D型正反器D1~D4。D型正反器D1之資料輸入端接收頻率追蹤信號NEXT，D型正反器D1之時脈輸入端接收資料信號DATA，D型正反器D1之輸出端輸出資料邊緣信號DATA’。D型正反器D3之資料輸入端接收資料邊緣信號DATA’，D型正反器D3之時脈輸入端接收資料信號DATA，D型正反器D3之輸出端輸出資料邊緣信號DATA’。D型正反器D2之資料輸入端接收資料邊緣信號DATA’，D型正反器D2之時脈輸入端接收回授時脈信號CLK，D型正反器D2之輸出端輸出回授時脈邊緣信號CLK’。D型正反器D4之資料輸入端接收回授時脈邊緣信號CLK’，D 型正反器D4之時脈輸入端接收回授時脈信號CLK，D型正反器D4之輸出端輸出回授時脈邊緣信號CLK’。在另一實施例中，邊緣選擇器110僅需要D型正反器D1及D2即可，在本實施例中多了D型正反器D3及D4是為了解決可能發生的暫態問題，但並不以本實施例為限。

接下來要說明的是，關於邊緣選擇器110的細部作動。

請同時參照圖3及圖4，圖4為根據本發明實施例之資料邊緣信號與回授時脈邊緣信號之驅動波形圖。在頻率追蹤信號NEXT為高準位電壓之情況下(亦即數位邏輯1)，當資料信號DATA在時間點t11由低準位電壓轉態至高準位電壓時，亦即由數位邏輯0轉態至數位邏輯1，則資料邊緣信號DATA’亦會在時間點t11從低準位電壓轉態至高準位電壓，亦即資料信號DATA的邊緣資訊已經被擷取出來，此時，資料邊緣信號DATA’為步階信號。接著，邊緣選擇器110再利用回授時脈信號CLK來對資料邊緣信號DATA’進行取樣，當回授時脈信號CLK在時間點t22從低準位電壓轉態至高準位電壓時，則回授時脈邊緣信號CLK’會在時間點t22從低準位電壓轉態至高準位電壓，亦即回授時脈信號CLK的邊緣資訊已經被擷取出來，此時，回授時脈邊緣信號CLK’為步階信號。

值得一提的是，由於邊緣選擇器110先擷取資料信號DATA的邊緣資訊，再擷取回授時脈信號CLK的邊緣資訊，所以資料邊緣信號DATA’的相位領先回授時脈邊緣信號CLK’的相位。請參照圖5，圖5為根據本發明實施例之資料邊緣信號與回授時脈邊緣信號之驅動波形圖。由圖5可 知，資料邊緣信號DATA’與回授時脈邊緣信號之間具有一相位差Φ0。

接下來要說明的是，關於時間數位轉換器122的相關內容。

請參照圖6，圖6為根據本發明實施例之時間數位轉換器之細部電路圖。如圖6所示，時間數位轉換器122包括M個第一延遲單元T1、M個第二延遲單元T2、反及閘U1(NAND gate)、M個時間放大器TA、M個D型正反器D5與編碼器1221，其中M為正整數。M個第一延遲單元T1彼此串聯連接。M個第二延遲單元T2彼此串聯連接。M個時間放大器TA之第M個時間放大器對應連接至M個第一延遲單元T1之第M個第一延遲單元及多個第二延遲單元T2之第M個第二延遲單元之輸出端。M個D型正反器D5分別連接至對應的時間放大器TA。編碼器1221連接多個D型正反器D3。

在本實施例中，M個第一延遲單元T1皆具有第一延遲時間，並且M個第二延遲單元T2皆具有第二延遲時間，其中第二延遲時間大於第一延遲時間。多個第一延遲單元T1之第M個第一延遲單元接收已延遲M-1次第一延遲時間之回授時脈邊緣信號CLK’，並且輸出已延遲M次第一延遲時間之回授時脈邊緣信號CLK’。多個第二延遲單元T2之第M個第二延遲單元接收已延遲M-1次第二延遲時間之資料邊緣信號DATA’，並且輸出已延遲M次第二延遲時間之資料邊緣信號DATA’。反及閘(NAND gate)接收已延遲M次第一延遲時間之回授時脈邊緣信號CLK’與接收已延遲M次第二延遲時間之資料邊緣信號DATA’，並且輸出 頻率追蹤信號NEXT。多個時間放大器TA用以放大已延遲之資料邊緣信號DATA’與已延遲之回授時脈邊緣信號CLK’之間的相位差，並且輸出相位領先數位信號至對應的D型正反器D5。M個D型正反器D5的時脈輸入端皆接收頻率追蹤信號NEXT，M個D型正反器D5之第M個D型正反器對應地接收第M個時間放大器之相位領先數位信號。當頻率追蹤信號處於高準位電壓時，則編碼器1221接收M個D型正反器D5所傳送之相位領先數位信號，並且進行編碼成相位差數位信號PDS。

接下來要進一步說明時間數位轉換器122的相關作動。在進行下述說明前，須先說明的是，在本實施例中，當資料邊緣信號DATA’的相位領先回授時脈邊緣信號CLK’的相位時，則相位領先數位信號為數位邏輯1；當資料邊緣信號DATA’的相位落後回授時脈邊緣信號CLK’的相位時，則相位領先數位信號為數位邏輯0。

請同時參照圖6~圖8，圖7為根據本發明實施例之已延遲之資料邊緣信號與回授時脈邊緣信號之驅動波形圖。圖8為根據本實施例之已延遲之資料邊緣信號與回授時脈邊緣信號之驅動波形圖。為了方便說明本揭露內容，在此以延遲三次為一範例，本領域具有通常知識者應可類推至其它態樣。在此先詳述第一級第一延遲單元T1與第二延遲單元T2，其他級之第一延遲單元T1與第二延遲單元T2類似此工作機制。在第一級中，第一延遲單元T1與第二延遲單元T2在分別接收到回授時脈邊緣信號CLK’與資料邊緣信號DATA’後，第一延遲單元T1與第二延遲單元T2會分別將回授時脈邊緣信號CLK’與資料邊緣信號DATA’延遲第 一延遲時間△T1與第二延遲時間△T2，並且分別將已延遲一次第一延遲時間△T1的回授時脈邊緣信號CLK與延遲一次第二延遲時間△T2與資料邊緣信號DATA’對應傳送至時間放大器TA與下一級的第一延遲單元T1與第二延遲單元T2。

當時間放大器TA接收到已延遲一次第一延遲時間△T1的回授時脈邊緣信號CLK’與已延遲一次第二延遲時間△T2的資料邊緣信號DATA’後，時間放大器TA會將已延遲一次第一延遲時間△T1的回授時脈邊緣信號CLK’與已延遲一次第二延遲時間△T2的資料邊緣信號DATA’之間的相位差放大。由於已延遲一次第二延遲時間△T2的資料邊緣信號DATA’的相位領先已延遲一次第一延遲時間△T1的回授時脈邊緣信號CLK’的相位，所以時間放大器TA會輸出數位邏輯為1的相位領先數位信號至對應的D型放大器D5。之後，當頻率追蹤信號NEXT從低準位電壓轉態至高準位電壓時，則D型放大器D5會將相位領先數位信號傳送至編碼器1221，亦即編碼器1221會接收到數位邏輯為1的相位領先數位信號。

在本實施例中，須說明的是，c1、c2與c3為分別表示延遲一次、兩次與三次的回授時脈邊緣信號CLK’，而DA1、DA2與DA3為分別表示延遲一次、兩次與三次的資料邊緣信號DATA’，其中彼此間分別具有相位差Φ1、Φ2、Φ3與Φ4。由於，從邊緣選擇器110輸出的資料邊緣信號DATA’的相位領先回授時脈邊緣信號CLK’的相位，並且第一延遲時間△T1小於第二延遲時間△T2。所以，從圖7與圖8可知，在回授時脈邊緣信號CLK’延遲三次第一延遲時間△T1且 資料邊緣信號DATA’延遲三次第二延遲時間△T2之後，回授時脈邊緣信號CLK’的相位開始領先資料邊緣信號DATA’。因此，在15階的時間數位轉換器122中，編碼器1221接收由多個D型正反器D5所傳送的相位領先數位信號為「11000_00000_00000」，亦即d1為數位邏輯1，d2為數位邏輯1，d3~d15為數位邏輯0。

請參照圖9，圖9為根據本發明實施例之編碼器之編碼對照圖。由本實施例中可知，在編碼器1221接收到高準位電壓之頻率追蹤信號NEXT後，「11000_00000_00000」會被編碼器1221編碼成「1101」的相位差數位信號PDS，且傳送至數位微分器120以進行微分運算。值得一提的是，在圖9中，d1~d15所表示的數位邏輯1越多的話，則表示資料邊緣信號DATA’與回授時脈邊緣信號CLK’之間的相位差越大，且相位差數位信號PDS所代表的十進位數值越小；相反地，d1~d15所表示的數位邏輯1越少的話，則表示資料邊緣信號DATA’與回授時脈邊緣信號CLK’之間的相位差越小，且相位差數位信號PDS所代表的十進位數值越大。

為了更進一步說明，請同時參照圖6~圖10，圖10為根據本發明實施例之具數位微分器細部電路之頻率追蹤電路之區塊示意圖。數位微分器124包括D型正反器D6與數位運算器1242。D型正反器D6之資料輸入端接收相位差數位信號PDS，D型正反器D6之時脈輸入端接收頻率追蹤信號NEXT。數位運算器1242連接D型正反器D6之資料輸入端與資料輸出端，數位運算器1242將相位差數位信號PDS減去前一個相位差數位信號PDS，並且輸出頻率資 訊數位信號FIS。

進一步來說，如果在下一個頻率追蹤期間，編碼器1221接收到「10000_00000_00000」的相位領先數位信號，且編碼器1221將其編碼為「1110」的相位差數位信號PDS並傳送至數位微分器124以進行微分運算。此時，由於D型正反器D6的輸出端為「1101」的相位差數位信號PDS，所以當D型正反器D6接收到「1110」的相位差數位信號PDS時，數位微分器124會透過數位運算器1242來將「1110」的相位差數位信號PDS減去「1101」的相位差數位信號PDS以得到頻率資訊數位信號FIS，其中值得注意的是，此時頻率追蹤信號NEXT為低準位電壓(數位邏輯0)，當進行完微分運算且輸出後，頻率追蹤信號NEXT會轉態至高準位電壓以將「1110」的相位差數位信號PDS儲存至D型正反器D6之輸出端。接著，數位運算器1242將含運算結果之頻率資訊數位信號FIS傳送至比較器123以進行比較運算。當比較器126進行比較運算後且決定運算結果為大於0時，則比較器126會傳送輸出含升頻指令之一頻率計數數位信號FCS至計數器128。計數器128會根據頻率計數信號FCS來調升計數器128之計數值，並且計數器128輸出一頻率調整數位信號FAS至數位控制振盪器130以調升數位控制振盪器130所輸出之回授時脈信號CLK的頻率。

另一方面，如果在下一個頻率追蹤期間，編碼器1221接收到「11110_00000_00000」的相位領先數位信號，且編碼器1221將其編碼為「1011」的相位差數位信號PDS並傳送至數位微分器124以進行微分運算。此時，由於D型正反器D6的輸出端為「1101」的相位差數位信號PDS，所以 當D型正反器D6接收到「1011」的相位差數位信號PDS時，數位微分器124會透過數位運算器1242來將「1011」的相位差數位信號PDS減去「1101」的相位差數位信號PDS以得到頻率資訊數位信號FIS，其中值得注意的是，此時頻率追蹤信號NEXT為低準位電壓(數位邏輯0)，當進行完微分運算且輸出後，頻率追蹤信號NEXT會轉態至高準位電壓以將「1011」的相位差數位信號PDS儲存至D型正反器D6之輸出端。接著，數位運算器1242將含運算結果之頻率資訊數位信號FIS傳送至比較器123以進行比較運算。當比較器126進行比較運算後且決定運算結果為小於0時，則比較器126會傳送輸出含降頻指令之一頻率計數數位信號FCS至計數器128。計數器128會根據頻率計數信號FCS來調降計數器128之計數值，並且計數器128輸出一頻率調整數位信號FAS至數位控制振盪器130以調降數位控制振盪器130所輸出之回授時脈信號CLK的頻率。

在一實施例中，資料信號DATA的頻率為1000MHz，透過本揭露內容之頻率追蹤電路以不斷調整回授時脈信號CLK的頻率，最後能夠使得回授時脈信號CLK的頻率在1001MHz與999MHz的兩個穩態中來回震盪。值得一提的是，資料信號DATA的相位依然會領先回授時脈信號的相位。之後，透過時脈資料回復電路之相位追蹤電路的相位鎖定機制來使得資料信號DATA的相位與回授時脈信號的相位一致。在另一實施例中，相位鎖定的部分為配合注入式鎖定相位的技術來達成。

相較於習知技藝，習知技術須要兩組在相位上相差90度的振盪器才能偵測頻率差，而本揭露內容之頻率追蹤電 路僅需要一組時脈信號即可達到頻率偵測機制。再者，本揭露內容利用時間數位轉換器來記錄資料信號相對於回授時脈信號的相位差，透過數位控制的方式來進行微分運算，最終產收數位信號以控制頻率的調整，將可減少頻率追蹤的控制信號對相位追蹤控制信號的干擾。

〔頻率追蹤方法的一實施例〕

請參照圖11，圖11為根據本發明實施例之頻率追蹤方法之流程圖。本實施例所述之例示步驟流程可利用如圖1A或圖2A所示的頻率追蹤電路100或200實施，故請一併參照圖1A或圖2A以利說明及理解。頻率追蹤方法包括接收資料信號與回授時脈信號，並且依序輸出資料邊緣信號與回授時脈邊緣信號(步驟S1110)。接收資料邊緣信號與回授時脈邊緣信號(步驟S1120)。根據第一相位差與第二相位差進行微分運算後，輸出一頻率調整數位信號(步驟S1130)。根據頻率調整數位信號，以調整其所輸出之回授時脈信號之頻率(步驟S1140)。其中相位頻率處理器輸出頻率追蹤信號至邊緣選擇器，邊緣選擇器利用頻率追蹤信號來獲得資料邊緣信號，且利用資料邊緣信號來獲得回授時脈邊緣信號。再者，資料邊緣信號之相位領先回授時脈邊緣信號之相位。

關於頻率追蹤電路之頻率追蹤方法之各步驟的相關細節在上述圖1A~圖10實施例已詳細說明，在此恕不贅述。在此須說明的是，圖11實施例之各步驟僅為方便說明之須要，本發明實施例並不以各步驟彼此間的順序作為實施本發明各個實施例的限制條件。

〔實施例的可能功效〕

綜上所述，本發明實施例所提出之頻率追蹤電路及其方法，因為僅需一組時脈信號即能進行頻率追蹤，故在振盪器的設計會大幅地簡化，並且能降低電路面積以及達到低功率消耗。本揭露內容能夠更進一步縮小資料信號以及回授時脈信號之間的頻率差，藉此大幅解套相位追蹤上的相關限制，於電路設計上能夠取得良好的功效。

在本揭露內容多個實施例中至少一實施例，頻率追蹤電路在頻率追蹤的過程中並不會干擾相位追蹤，能夠提供穩定的電路操作

在本揭露內容多個實施例中至少一實施例，本揭露內容能夠更進一步縮小資料信號以及回授時脈信號之間的頻率差，藉此大幅解套相位追蹤上的相關限制，於電路設計上能夠取得良好的功效。

以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。

100、200、300‧‧‧頻率追蹤電路

110‧‧‧邊緣選擇器

120‧‧‧相位頻率處理器

122‧‧‧時間數位轉換器

1221‧‧‧編碼器

124‧‧‧數位微分器

1242‧‧‧數位運算器

126‧‧‧比較器

128‧‧‧計數器

130‧‧‧數位控制振盪器

CLK‧‧‧回授時脈信號

CLK’‧‧‧回授時脈邊緣信號

D1~D6‧‧‧D型正反器

DATA‧‧‧資料信號

DATA’‧‧‧資料邊緣信號

FAS‧‧‧頻率調整數位信號

FCS‧‧‧頻率計數數位信號

FIS‧‧‧頻率資訊數位信號

NEXT‧‧‧頻率追蹤信號

PDS‧‧‧相位差數位信號

S1110~S11140‧‧‧步驟

T1‧‧‧第一延遲單元

T2‧‧‧第二延遲單元

△T1‧‧‧第一延遲時間

△T2‧‧‧第二延遲時間

T11、T22、T33‧‧‧頻率追蹤期間

TA‧‧‧時間放大器

t11、t22‧‧‧時間點

U1‧‧‧反及閘

Φ0、Φ1、Φ2、Φ3、Φ4‧‧‧相位差

上文已參考隨附圖式來詳細地說明本發明之具體實施例，藉此可對本發明更為明白，在該等圖式中：

圖1A為根據本發明實施例之頻率追蹤電路之區塊示意圖。

圖1B為根據本發明實施例之頻率追縱信號之驅動波形圖。

圖2A為根據本發明實施例之頻率追蹤電路之區塊示意圖。

圖2B為根據本發明實施例之頻率追縱信號之驅動波 形圖。

圖3為根據本發明實施例之含邊緣選擇器細部電路圖之頻率追蹤電路之示意圖。

圖4為根據本發明實施例之資料邊緣信號與回授時脈邊緣信號之驅動波形圖。

圖5為根據本發明實施例之資料邊緣信號與回授時脈邊緣信號之驅動波形圖。

圖6為根據本發明實施例之時間數位轉換器之細部電路圖。

圖7為根據本發明實施例之已延遲之資料邊緣信號與回授時脈邊緣信號之驅動波形圖。

圖8為根據本實施例之已延遲之資料邊緣信號與回授時脈邊緣信號之驅動波形圖。

圖9為根據本發明實施例之編碼器之編碼對照圖。

圖10為根據本發明實施例之具數位微分器細部電路之頻率追蹤電路之區塊示意圖。

圖11為根據本發明實施例之頻率追蹤方法之流程圖。

200‧‧‧頻率追蹤電路

110‧‧‧邊緣選擇器

120‧‧‧相位頻率處理器

122‧‧‧時間數位轉換器

124‧‧‧數位微分器

126‧‧‧比較器

128‧‧‧計數器

130‧‧‧數位控制振盪器

CLK‧‧‧回授時脈信號

CLK’‧‧‧回授時脈邊緣信號

DATA‧‧‧資料信號

DATA’‧‧‧資料邊緣信號

FAS‧‧‧頻率調整數位信號

FCS‧‧‧頻率計數數位信號

FIS‧‧‧頻率資訊數位信號

NEXT‧‧‧頻率追蹤信號

PDS‧‧‧相位差數位信號

Claims (20)

1. 一種頻率追蹤電路，用於一時脈資料回復電路，該頻率追蹤電路包括：一邊緣選擇器，接收一資料信號與一回授時脈信號，並且依序輸出一資料邊緣信號與一回授時脈邊緣信號；一相位頻率處理器，接收該資料邊緣信號與該回授時脈邊緣信號且根據一第一相位差與一第二相位差進行微分運算後，輸出一頻率調整數位信號；以及一數位控制振盪器，連接該相位頻率處理器，該數位控制振盪器接收且根據該頻率調整數位信號，以調整其所輸出之該回授時脈信號之頻率，其中該相位頻率處理器輸出一頻率追蹤信號至該邊緣選擇器，該邊緣選擇器利用該頻率追蹤信號來獲得該資料邊緣信號，且利用該資料邊緣信號來獲得該回授時脈邊緣信號。
2. 如申請專利範圍第1項所述之頻率追蹤電路，其中該第一相位差為前一資料邊緣信號與前一回授時脈邊緣信號之間的相位差，並且該第二相位差為該資料邊緣信號與該回授時脈邊緣信號之間的相位差。
3. 如申請專利範圍第1項所述之頻率追蹤電路，其中該資料邊緣信號之相位領先該回授時脈邊緣信號之相位。
4. 如申請專利範圍第1項所述之頻率追蹤電路，其中該相位頻率處理器包括：一時間數位轉換器，連接該邊緣選擇器，該時間數位轉換器將該資料邊緣信號與該回授時脈邊緣信號之間的相位差轉換為一相位差數位信號； 一數位微分器，接收該相位差數位信號，該數位微分器將該資料邊緣信號與該回授時脈邊緣信號之間的相位差與前一資料邊緣信號與前一回授時脈邊緣信號之間的相位差進行微分運算，並且對應輸出一頻率資訊數位信號；一比較器，連接該數位微分器，該比較器根據所接收之該頻率資訊數位信號進行比較運算，當該比較器之一比較運算結果大於0，則輸出含升頻指令之一頻率計數數位信號，當該比較運算結果小於0，則輸出含降頻指令之該頻率計數數位信號；以及一計數器，連接該比較器，該計數器接收且根據該頻率計數數位信號來進行計數，並且輸出一頻率調整數位信號，其中該邊緣選擇器、該數位微分器、該比較器與該計數器更接收該頻率追蹤信號。
5. 如申請專利範圍第4項所述之頻率追蹤電路，其中當該頻率追蹤信號位於高準位電壓時，該邊緣選擇器、該數位微分器、該比較器與該計數器執行頻率追蹤工作，並且在該頻率追蹤信號經過連續兩次高準位電壓之致能區間後，則該數位控制振盪器調整一次該回授時脈信號之頻率。
6. 如申請專利範圍第1項所述之頻率追蹤電路，其中該邊緣選擇器包括：一第一D型正反器，其資料輸入端接收該頻率追蹤信號，其時脈輸入端接收該資料信號，其輸出端輸出該資料邊緣信號；以及一第二D型正反器，其資料輸入端接收該資料邊緣信號，其時脈輸入端接收該回授時脈信號，其輸出端輸出回授 時脈邊緣信號。
7. 如申請專利範圍第4項所述之頻率追蹤電路，其中該時間數位轉換器包括：M個第一延遲單元，彼此串聯連接，皆具有一第一延遲時間，該些第一延遲單元之第M個第一延遲單元接收已延遲M-1次該第一延遲時間之該回授時脈邊緣信號，並且輸出已延遲M次該第一延遲時間之該回授時脈邊緣信號；M個第二延遲單元，彼此串聯連接，皆具有一第二延遲時間，該些第二延遲單元之第M個第二延遲單元接收已延遲M-1次該第二延遲時間之該資料邊緣信號，並且輸出已延遲M次該第二延遲時間之該資料邊緣信號；一反及閘(NAND gate)，接收已延遲M次該第一延遲時間之該回授時脈邊緣信號與接收已延遲M次該第二延遲時間之該資料邊緣信號，並且輸出該頻率追蹤信號；M個時間放大器，其中該些M個時間放大器之第M個時間放大器對應連接至該些第一延遲單元之第M個第一延遲單元及該些第二延遲單元之第M個第二延遲單元之輸出端，該時間放大器放大已延遲之該資料邊緣信號與已延遲之該回授時脈邊緣信號之間的相位差，並且輸出一相位領先數位信號；M個第三D型正反器，其時脈輸入端皆接收該頻率追蹤信號，該些第三D型正反器之第M個第三D型正反器接收第M個時間放大器之該相位領先數位信號；以及一編碼器，連接該些第三D型正反器，該編碼器接收該些第三D型正反器所傳送之該相位領先數位信號，並且進 行編碼成該相位差數位信號，其中該第二延遲時間大於該第一延遲時間，並且M為正整數。
8. 如申請專利範圍第7項所述之頻率追蹤電路，其中該些第三D型正反器與該編碼器更接收該頻率追蹤信號。
9. 如申請專利範圍第7項所述之頻率追蹤電路，其中當該資料邊緣信號之相位領先該回授時脈邊緣信號之相位，則該相位領先數位信號為邏輯1，當該資料邊緣信號之相位落後該回授時脈邊緣信號之相位，則該相位領先數位信號為邏輯0。
10. 如申請專利範圍第4項所述之頻率追蹤電路，其中該數位微分器包括：一第四D型正反器，其資料輸入端接收該相位差數位信號，其時脈輸入端接收該頻率追蹤信號；以及一數位運算器，連接該第四D型正反器之資料輸入端與資料輸出端，該數位運算器將該相位差數位信號減去前一相位差數位信號，並且輸出一頻率資訊數位信號。
11. 一種頻率追蹤方法，用於一時脈資料回復電路，該時脈資料回復電路包括一頻率追蹤電路，該頻率追蹤電路包括一邊緣選擇器、一相位頻率處理器與一數位控制振盪器，其中該相位頻率處理器連接該邊緣選擇器，該數位控制振盪器連接該邊緣選擇器，該頻率追蹤方法包括：接收一資料信號與一回授時脈信號，並且依序輸出一資料邊緣信號與一回授時脈邊緣信號；接收該資料邊緣信號與該回授時脈邊緣信號；根據一第一相位差與一第二相位差進行微分運算後，輸出一頻率調整數位信號；以及 根據該頻率調整數位信號，以調整其所輸出之該回授時脈信號之頻率，其中該相位頻率處理器輸出一頻率追蹤信號至該邊緣選擇器，該邊緣選擇器利用該頻率追蹤信號來獲得該資料邊緣信號，且利用該資料邊緣信號來獲得該回授時脈邊緣信號。
12. 如申請專利範圍第11項所述之頻率追蹤方法，其中該資料邊緣信號之相位領先該回授時脈邊緣信號之相位。
13. 如申請專利範圍第11項所述之頻率追蹤方法，其中該相位頻率處理器包括：一時間數位轉換器，連接該邊緣選擇器，該時間數位轉換器將該資料邊緣信號與該回授時脈邊緣信號之間的相位差轉換為一相位差數位信號；一數位微分器，接收該相位差數位信號，該數位微分器將該資料邊緣信號與該回授時脈邊緣信號之間的相位差與前一資料邊緣信號與前一回授時脈邊緣信號之間的相位差進行微分運算，並且對應輸出一頻率資訊數位信號；一比較器，連接該數位微分器，該比較器根據所接收之該頻率資訊數位信號進行比較運算，當該比較器之一比較運算結果大於0，則輸出含升頻指令之一頻率計數數位信號，當該比較運算結果小於0，則輸出含降頻指令之該頻率計數數位信號；以及一計數器，連接該比較器，該計數器接收且根據該頻率計數數位信號來進行計數，並且輸出一頻率調整數位信號，其中該邊緣選擇器、該數位微分器、該比較器與該計數器更 接收該頻率追蹤信號。
14. 如申請專利範圍第13項所述之頻率追蹤方法，其中當該頻率追蹤信號位於高準位電壓時，該邊緣選擇器、該數位微分器、該比較器與該計數器執行頻率追蹤工作，並且在該頻率追蹤信號經過連續兩次高準位電壓之致能區間後，則該數位控制振盪器調整一次該回授時脈信號之頻率。
15. 如申請專利範圍第11項所述之頻率追蹤方法，其中該邊緣選擇器包括：一第一D型正反器，其資料輸入端接收該頻率追蹤信號，其時脈輸入端接收該資料信號，其輸出端輸出該資料邊緣信號；以及一第二D型正反器，其資料輸入端接收該資料邊緣信號，其時脈輸入端接收該回授時脈信號，其輸出端輸出回授時脈邊緣信號。
16. 如申請專利範圍第13項所述之頻率追蹤方法，其中該時間數位轉換器包括：M個第一延遲單元，彼此串聯連接，皆具有一第一延遲時間，該些第一延遲單元之第M個第一延遲單元接收已延遲M-1次該第一延遲時間之該回授時脈邊緣信號，並且輸出已延遲M次該第一延遲時間之該回授時脈邊緣信號；M個第二延遲單元，彼此串聯連接，皆具有一第二延遲時間，該些第二延遲單元之第M個第二延遲單元接收已延遲X-1次該第二延遲時間之該資料邊緣信號，並且輸出已延遲M次該第二延遲時間之該資料邊緣信號，一反及閘(NAND gate)，接收已延遲M次該第一延遲時間之 該回授時脈邊緣信號與接收已延遲M次該第二延遲時間之該資料邊緣信號，並且輸出該頻率追蹤信號；M個時間放大器，其中該些M個時間放大器之第M個時間放大器對應連接至該些第一延遲單元之第M個第一延遲單元及該些第二延遲單元之第M個第二延遲單元之輸出端，該時間放大器放大已延遲之該資料邊緣信號與已延遲之該回授時脈邊緣信號之間的相位差，並且輸出一相位領先數位信號；M個第三D型正反器，其時脈輸入端皆接收該頻率追蹤信號，該些第三D型正反器之第M個第三D型正反器接收第M個時間放大器之該相位領先數位信號；以及一編碼器，連接該些第三D型正反器，該編碼器接收該些第三D型正反器所傳送之該相位領先數位信號，並且進行編碼成該相位差數位信號，其中該第二延遲時間大於該第一延遲時間，並且M為正整數。
17. 如申請專利範圍第16項所述之頻率追蹤方法，其中該些第三D型正反器與該編碼器更接收該頻率追蹤信號。
18. 如申請專利範圍第16項所述之頻率追蹤方法，其中當該資料邊緣信號之相位領先該回授時脈邊緣信號之相位，則該相位領先數位信號為邏輯1，當該資料邊緣信號之相位落後該回授時脈邊緣信號之相位，則該相位領先數位信號為邏輯0。
19. 如申請專利範圍第13項所述之頻率追蹤方法，其中該數位微分器包括：一第四D型正反器，其資料輸入端接收該相位差數位信號 ，其時脈輸入端接收該頻率追蹤信號；以及一數位運算器，連接該第四D型正反器之資料輸入端與資料輸出端，該數位運算器將該相位差數位信號減去前一相位差數位信號，並且輸出一頻率資訊數位信號。
20. 如申請專利範圍第11項所述之頻率追蹤方法，其中該第一相位差為前一資料邊緣信號與前一回授時脈邊緣信號之間的相位差，並且該第二相位差為該資料邊緣信號與該回授時脈邊緣信號之間的相位差。