TW201417284A - 多閘極場效電晶體及其製程 - Google Patents

Abstract

一種多閘極場效電晶體，包含二鰭狀結構以及一介電層。鰭狀結構位於一基底上。介電層覆蓋基底以及鰭狀結構。至少二孔隙位於二鰭狀結構之間的介電層中。此外，本發明亦提出一種多閘極場效電晶體製程包含有下述步驟，用以形成前述之多閘極場效電晶體。首先，形成二鰭狀結構於一基底上。接著，形成一介電層覆蓋基底以及二鰭狀結構，其中至少有二孔隙形成於二鰭狀結構之間的介電層中。

Description

多閘極場效電晶體及其製程

本發明係關於一種多閘極場效電晶體及其製程，且特別係關於一種在各鰭狀結構之間的介電層中形成孔隙的多閘極場效電晶體及其製程。

隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。為了提高半導體元件的效能，目前已逐漸發展出各種多閘極場效電晶體元件(multi-gate MOSFET)。多閘極場效電晶體元件包含以下幾項優點。首先，多閘極場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於立體結構增加了閘極與基底的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering，DIBL)效應以及短通道效應(short channel effect)；此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。

詳細而言，多閘極場效電晶體元件係有鰭狀結構於基底上，而閘極結構及源/汲極等則設置於此些鰭狀結構上，以形成具有多閘極通道之多閘極場效電晶體。然而，隨著多閘極場效電晶體的尺寸日趨縮小，在各鰭狀結構之間易形成有較大的寄生電容而降低多閘極 場效電晶體的電性表現。

本發明提供一種多閘極場效電晶體及其製程，其形成孔隙於鰭狀結構之間的介電層中，俾降低多閘極場效電晶體的寄生電容，以解決上述問題。

本發明提出一種多閘極場效電晶體，包含二鰭狀結構以及一介電層。二鰭狀結構位於一基底上。介電層覆蓋基底以及二鰭狀結構，且至少二孔隙位於二鰭狀結構之間的介電層中。

本發明提出一種多閘極場效電晶體製程，包含有下述步驟。首先，形成二鰭狀結構於一基底上。接著，形成一介電層覆蓋基底以及二鰭狀結構，其中至少有二孔隙形成於二鰭狀結構之間的介電層中。

基於上述，本發明提出一種多閘極場效電晶體及其製程，其形成孔隙於鰭狀結構之間的介電層中，俾降低多閘極場效電晶體，特別是鰭狀結構之間的寄生電容。再者，本發明直接形成空隙於鰭狀結構之間的介電層中，能較意圖完全填滿介電層的製程更能降低製程成本。

第1-7圖係繪示本發明一第一實施例之多閘極場效電晶體製程之剖面示意圖。首先於一基底上形成複數個鰭狀結構。如第1圖所示，形成二鰭狀結構112於一基底110上。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。詳細而言，形成二鰭狀結構112於基底110上的方法，可包含下述步驟。首先，提供一塊狀底材(未繪示)，在其上形成硬遮罩層(未繪示)，並將其圖案化而形成一圖案化的硬遮罩層P以定義出其下之塊狀底材中欲對應形成之鰭狀結構112的位置。接著，進行一蝕刻製程，於塊狀底材(未繪示)中形成鰭狀結構112。如此，完成鰭狀結構112於基底110上之製作。

如第2圖所示，形成一絕緣結構10於二鰭狀結構112之間的基底110上。絕緣結構10例如為一淺溝隔離(shallow trench isolation,STI)結構，其例如以一淺溝隔離製程形成。在本實施例中，係先全面性形成一絕緣層(未繪示)；然後，進行例如化學機械研磨製程等一研磨製程並以圖案化的硬遮罩層P作為停止層，研磨絕緣層(未繪示)至暴露出圖案化的硬遮罩層P，但本發明不以此為限。

接著，移除圖案化的硬遮罩層P，而於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來，由於鰭狀結構112與後續形成之介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂 面)，因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。而在其他實施例中，亦可保留硬遮罩層(未繪示)，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)-鰭式場效電晶體(fin field effect transistor,Fin FET)。鰭式場效電晶體中，由於保留了硬遮罩層(未繪示)，鰭狀結構112與後續將形成之介電層之間僅有兩接觸側面。

此外，如前所述，本發明亦可應用於其他種類的半導體基底，例如在另一實施態樣中，提供一矽覆絕緣基底(未繪示)，並以蝕刻暨微影之方法蝕刻矽覆絕緣基底(未繪示)上之單晶矽層而停止於氧化層，即可完成鰭狀結構於矽覆絕緣基底上的製作。

此外，為能清晰揭示本發明，本實施例之鰭狀結構112僅繪示二個，但本發明所能應用之鰭狀結構112亦可為三個以上之陣列組合。

然後，回蝕刻絕緣結構10，如第3圖所示，形成絕緣結構10a。在本實施例中，回蝕刻後的絕緣結構10a具有一底部12a以及二側壁部12b，其中底部12a位於二鰭狀結構112之間的基底110上，而側壁部12b分別位於二鰭狀結構112的相對兩側。如此一來，本實施例之絕緣結構10a可促使後續形成之磊晶結構向鰭狀結構112 上方成長，而不是向下包覆各鰭狀結構112之側壁。在其他實施例中，亦可不回蝕刻絕緣結構10，視實際需要而定。此外，本實施例係為先移除圖案化的硬遮罩層P，再回蝕刻絕緣結構10；但在其他實施例中，亦可先回蝕刻絕緣結構10，再移除圖案化的硬遮罩層P。

當然，在其他實施例中，回蝕刻絕緣結構10，亦可如第4圖所示，形成絕緣結構10b，其僅位於二鰭狀結構112之間的基底110上，而沒有形成在鰭狀結構112的側壁上，然後再選擇性於各鰭狀結構112之側壁上分別形成一間隙壁(未繪示)，其視實際之製程及結構需要而定。此外，在一矽覆絕緣基底的實施態樣中，亦可於蝕刻單晶矽層而停止於氧化層以形成鰭狀結構後，再選擇性於各鰭狀結構之側壁上分別形成一間隙壁(未繪示)。

如第5圖所示，形成一閘極結構G跨設基底110以及各鰭狀結構112，其中閘極結構G包含一閘極介電層122、一選擇性的阻障層(未繪示)、一犧牲電極層124、一蓋層126以及一間隙壁128。詳細而言，閘極介電層122、選擇性的阻障層(未繪示)、犧牲電極層124以及蓋層126形成一堆疊結構120，而間隙壁128則形成於此堆疊結構120側壁的基底110上。再者，形成閘極結構G的方法可包含依序覆蓋介電層(未繪示)、選擇性的阻障層(未繪示)、犧牲電極層(未繪示)以及蓋層(未繪示)於基底110以及鰭狀結構112上並將其圖案化，而形成包含閘極介電層122、選擇性的阻障層(未繪示)、犧牲電極層124、蓋層126的堆疊結構120。接著，全 面覆蓋間隙壁材料(未繪示)於堆疊結構120、鰭狀結構112以及基底110上，然後圖案化間隙壁材料(未繪示)，而形成間隙壁128於堆疊結構120側壁的絕緣結構10a/10b以及鰭狀結構112上。

本實施例為一後置高介電常數後閘極(Gate-Last for High-K Last)製程，故閘極介電層122將於後續製程中選擇性被完全或部分移除，並再另外填入高介電常數閘極介電層，故此實施態樣下之閘極介電層122可僅為一般方便於後續製程中移除之犧牲材料，例如為一氧化層，但本發明不以此為限。選擇性的阻障層(未繪示)例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等之單層結構或複合層結構。犧牲電極層124可例如由多晶矽所形成，但本發明不以此為限。蓋層126則可為一氮化層或氧化層等所組成之單層或雙層結構，作為一圖案化的硬遮罩，但本發明不以此為限。間隙壁128例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。

在另一實施例中，當應用於一前置高介電常數後閘極(Gate-Last for High-K First)製程時，則閘極介電122則為一高介電常數閘極介電層，其可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide， La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組，但本發明不以此為限。並且，在形成閘極介電層122之前，可先選擇性形成一緩衝層(未繪示)，其可為一氧化層，且例如以熱氧化製程或化學氧化製程形成，但本發明不以此為限。緩衝層(未繪示)位於閘極介電層122與基底110之間，係作為閘極介電層122與基底110緩衝之用。

如第6圖所示，選擇性地形成一磊晶結構130於各鰭狀結構112上。磊晶結構130可例如為一矽鍺磊晶結構用以形成一PMOS電晶體的磊晶結構，或者一矽碳磊晶結構/一摻雜有磷的矽磊晶結構用以形成一NMOS電晶體的磊晶結構，但本發明不以此為限。在本實施例中，由於絕緣結構10之側壁部12b覆蓋鰭狀結構112之側壁，故以磊晶技術成長出的磊晶結構130可如圖所示為一向上成長的五角形的結構，而不會包覆鰭狀結構112。再者，本實施例之磊晶結構130的剖面結構具有一橫向最寬部132，俾使各鰭狀結構112之間可具有一中間寬上方窄的開口(如第6圖所示中間寬度a大於開口寬 度b)，方便後續全面覆蓋之介電層時，可於各鰭狀結構112之間以及各磊晶結構130之橫向最寬部132的下方分別形成孔隙而達到本發明之目的，但本發明不以此為限。在其他實施例中，亦可藉由調整絕緣結構10回蝕刻後的深度以及形狀，來控制成長出的磊晶結構130的形狀。

隨後，分別形成源/汲極(未繪示)於閘極結構G側邊的磊晶結構130或/且鰭狀結構112中。在其他實施例中，源/汲極(未繪示)亦可在形成磊晶結構130前，或者與磊晶結構130一起形成。此外，值得注意的是，本發明之各實施例，無論於前述步驟中有無先回蝕刻絕緣結構10或先於各鰭狀結構112之側壁上分別形成一間隙壁(未繪示)，本發明在形成閘極結構G以及磊晶結構130於各鰭狀結構112上之後，都可選擇性再進行一蝕刻部分絕緣結構10的步驟，以加大各鰭狀結構112間之間隙的深寬比，視實際需要而定。

如第7圖所示，形成一介電層140覆蓋基底110以及鰭狀結構112，其中有二孔隙V會分別形成於閘極結構G兩側的各鰭狀結構112之間的介電層140中。介電層140可例如以一化學氣相沉積(chemical vapor deposition,CVD)製程、電漿加強化學氣相沉積(Plasma Enhance Chemical Vapor Deposition,PECVD)製程、或高密度電漿化學氣相沉積(High-density plasma chemical vapor deposition,HDPCVD)製程形成，其中所採用之製程較佳為在形成介電層140時能一併形成孔隙V於介電層140中。再者，本發明可 藉由調整回蝕刻絕緣結構10a等的深度d來控制孔隙V形成的位置，例如一開始形成絕緣結構10a時或是形成閘極結構G及磊晶結構130之後的蝕刻製程，以及調整絕緣結構10a等的形狀來控制孔隙V形成的尺寸及形狀。此外，本發明亦可藉由形成磊晶結構130於鰭狀結構112上來調整孔隙V所形成的位置、尺寸及形狀。以本實施例為例，由於磊晶結構130的剖面結構具有一橫向最寬部132，俾使各鰭狀結構112之間可具有一中間寬上方窄的開口，因此當介電層140覆蓋於鰭狀結構112以及基底110上時，介電層140則較難填入各鰭狀結構112之間，而使各鰭狀結構112之間的介電層140可形成孔隙V。更進一步而言，孔隙V係位於橫向最寬部132的下方。當然，在其他實施例中，可不形成磊晶結構130，但亦可藉由調整絕緣結構10a等的深度及形狀，俾控制孔隙V的位置、尺寸及形狀，其中孔隙V較佳係位於鰭狀結構112的頂端T的下方。

介電層140之形成步驟：可先全面覆蓋介電層(未繪示)於基底110、鰭狀結構112以及閘極結構G，再將介電層(未繪示)平坦化至暴露出犧牲電極層124(如第7圖所示)。然後，進行一金屬閘極置換(metal gate replacement，RMG)製程，以將犧牲電極層124以及閘極介電層122置換為一金屬閘極M，如第11圖所示。具體而言，可移除犧牲電極層124以及選擇性地移除閘極介電層122；然後，在同位置依序形成一選擇性的緩衝層(未繪示)、一高介電常數介電層(未繪示)、一選擇性的底阻障層(未繪示)、一功函數金屬層(未繪示)、一選擇性的頂阻障層(未繪示)以及一低 電阻率材料(未繪示)並研磨至介電層140，而形成金屬閘極M，其中金屬閘極M包含一緩衝層152、一高介電常數介電層154、一選擇性的底阻障層(未繪示)、一功函數金屬層156、一選擇性的頂阻障層(未繪示)以及一低電阻率材料158。因此，金屬閘極M中之緩衝層152、高介電常數介電層154、選擇性的底阻障層(未繪示)、功函數金屬層層156以及選擇性的頂阻障層(未繪示)皆具有U形剖面結構。然後，可再繼續後續之半導體製程以形成所需之半導體結構。在另一實施例中，可不移除閘極介電層122並將其延用為緩衝層，在此情況下，移除犧牲電極層124後便毋需再形成緩衝層，因此在完成的結構中緩衝層152會具有一字形的剖面結構。

承上，本實施例係先形成絕緣結構10於鰭狀結構112之間的基底110上，並回蝕刻之以形成絕緣結構10a；之後，形成閘極結構G跨設鰭狀結構112以及基底110；然後，形成磊晶結構130於閘極結構G側邊的鰭狀結構112上；再全面覆蓋介電層140而同時於鰭狀結構112之間的介電層140中形成孔隙V。然而，本發明所提供之多閘極場效電晶體製程亦可應用於各種半導體製程中，而不限於本實施例。以下再提出另一實施例，其先形成磊晶結構130之後回蝕刻絕緣結構10，再形成閘極結構G。

第8-9圖係繪示本發明一第二實施例之多閘極場效電晶體製程之剖面示意圖。本實施例之前段製程與前一實施例相同(如第1-2 圖所示)，形成二鰭狀結構112於一基底110上(如第1圖)；形成一絕緣結構10於二鰭狀結構112之間的基底110上(如第2圖)。之後，先不回蝕刻絕緣結構10，而如第8圖所示，先分別形成一磊晶結構130於各鰭狀結構112上。然後，再回蝕刻絕緣結構10，而如第9圖所示，形成絕緣結構10a。在此一提，在前一實施例中形成絕緣結構10a，其具有一底部12a以及二側壁部12b，其中底部12a位於二鰭狀結構112之間的基底110上，以及側壁部12b分別位於二鰭狀結構112的相對兩側，係為隔絕鰭狀結構112而能形成向上成長的磊晶結構130，俾使在後續填入介電層時可形成所需之孔隙V。在本實施例中，由於未回蝕刻絕緣結構10就先形成磊晶結構130，因此絕緣結構10已隔絕鰭狀結構112，是以可直接形成向上成長的磊晶結構130。因此，在回蝕刻絕緣結構10時，則可選擇不保留鰭狀結構112側壁上的絕緣結構10a的側壁部12b，而直接形成絕緣結構10b(如第10圖之虛線所示)，甚至可再搭配一等向性之蝕刻，如濕蝕刻，來完全掏空鰭狀結構112間之絕緣結構10。在此為方便後續之說明，而仍以具有絕緣結構10a為例加以說明，俾使與第6-7圖所繪示一致。

再者，本實施例之磊晶結構130係與前一實施例相同，較佳為一向上成長的五角形的結構，而不會包覆鰭狀結構112，且磊晶結構130的剖面結構具有一橫向最寬部132，俾使各鰭狀結構112之間可具有一中間寬上方窄的開口(如第9圖所示中間寬度a大於開口寬度b)，方便後續全面覆蓋之介電層可於鰭狀結構112之間以及磊晶 結構130之橫向最寬部132的下方形成孔隙而達到本發明之目的。此外，由於整條鰭狀結構112的頂面都會形成一磊晶結構130，因此磊晶結構130可僅為矽磊晶，並且因為磊晶成長的特定角度而可形成多面體。如此一來，磊晶結構130便可與後續形成之閘極結構之間享有多個直接接觸面，而形成具有更大的通道寬度的多閘極場效電晶體。當然，磊晶結構130亦可例如為一矽鍺磊晶結構用以形成一PMOS電晶體的磊晶結構，或者一矽碳磊晶結構用以形成一NMOS電晶體的磊晶結構，本發明不以此為限。

之後，如第6圖所示，形成閘極結構G跨設於磊晶結構130以及基底110上，其中閘極結構G包含一閘極介電層122、一選擇性的阻障層(未繪示)、一犧牲電極層124、一蓋層126以及一間隙壁128，而其形成方法同前實施例，故不再贅述。之後，分別形成源/汲極(未繪示)於閘極結構G側邊的磊晶結構130或/且鰭狀結構112中。在其他實施例中，源/汲極(未繪示)亦可在形成磊晶結構130前，或者與磊晶結構130一起形成。然後，可在繼續後續之半導體製程以形成所需之半導體結構。

而後，如第7圖所示，形成一介電層140覆蓋基底110以及磊晶結構130，其中有二孔隙V會分別形成於閘極結構G兩側的鰭狀結構112之間的介電層140中。介電層140可例如以一化學氣相沉積(chemical vapor deposition,CVD)製程、電漿加強化學氣相沉積(Plasma Enhance Chemical Vapor Deposition,PECVD)製程、或高 密度電漿化學氣相沉積(High-density plasma chemical vapor deposition,HDPCVD)製程形成，其中採用之製程較佳在形成介電層140時能形成孔隙V於介電層140中。再者，本發明可藉由調整回蝕刻絕緣結構10a的深度來控制孔隙V形成的位置，以及絕緣結構10a的形狀來控制孔隙V形成的尺寸及形狀。此外，本發明亦可藉由形成磊晶結構於鰭狀結構112上來調整孔隙V所形成的位置、尺寸及形狀。以本實施例為例，由於磊晶結構130的剖面結構具有一橫向最寬部132，俾使各鰭狀結構112之間可具有一中間寬上方窄的開口，因此當介電層140覆蓋於鰭狀結構112以及基底110上時，介電層140則較難填入鰭狀結構112之間，而使鰭狀結構112之間的介電層140中可形成孔隙V。更進一步而言，孔隙V係位於橫向最寬部132的下方。當然，在其他實施例中，可不形成磊晶結構130，但亦可藉由調整絕緣結構10a的深度及形狀，俾控制孔隙V的位置、尺寸及形狀，其中孔隙V較佳係位於鰭狀結構112的頂端T的下方。

同樣值得注意的是，本實施例在形成磊晶結構130及/或閘極結構G於各鰭狀結構112上之後，都可選擇性再進行一蝕刻部分絕緣結構10a的步驟，以加大各鰭狀結構112間之間隙的深寬比，視實際需要而定。

介電層140之形成步驟：可先全面覆蓋介電層(未繪示)於基底110、鰭狀結構112以及閘極結構G，再將介電層(未繪示)平坦化 至暴露出犧牲電極層124(，如第7圖所示)。然後，進行一金屬閘極置換(metal gate replacement，RMG)製程，以將犧牲電極層124以及閘極介電層122置換為一金屬閘極M，如第11圖所示。具體而言，可先依序移除犧牲電極層124以及選擇性地移除閘極介電層122；然後，在同位置依序形成一選擇性的緩衝層(未繪示)、一高介電常數介電層(未繪示)、一選擇性的底阻障層(未繪示)、一功函數金屬層(未繪示)、一選擇性的頂阻障層(未繪示)以及一低電阻率材料(未繪示)並研磨至介電層140，而形成金屬閘極M，其中金屬閘極M包含一緩衝層152、一高介電常數介電層154、一選擇性的底阻障層(未繪示)、一功函數金屬層156、一選擇性的頂阻障層(未繪示)以及一低電阻率材料158。因此，金屬閘極M中之緩衝層152、高介電常數介電層154、選擇性的底阻障層(未繪示)、功函數金屬層層156以及選擇性的頂阻障層(未繪示)皆具有U形剖面結構。然後，可再繼續後續之半導體製程以形成所需之半導體結構。在另一實施例中，可不移除閘極介電層122並將其延用為緩衝層，在此情況下，移除犧牲電極層124後便毋需再形成緩衝層，因此在完成的結構中緩衝層152會具有一字形的剖面結構。

承上，前二實施例之多閘極場效電晶體製程步驟有些微不同，而所形成之多閘極場效電晶體結構大致相同，除了第二實施例之磊晶結構130係形成於整條鰭狀結構112上，故較第一實施例之磊晶結構130多了位於金屬閘極M正下方的部分。然而，此二實施例之上 視圖皆相同，如第10圖所示，係繪示本發明一實施例之多閘極場效電晶體之上視圖。一多閘極場效電晶體100包含至少二鰭狀結構112位於一基底110上。一金屬閘極M跨設於鰭狀結構112以及基底110上。一磊晶結構130選擇性地位於金屬閘極M側邊的鰭狀結構112上。一源/汲極(未繪示)則分別位於金屬閘極M側邊的鰭狀結構112或/且磊晶結構130中，並且各鰭狀結構112中之源/汲極(未繪示)則分別電連接至一源極端S以及一汲極端D。介電層140覆蓋鰭狀結構112以及基底110，且鰭狀結構112之間的介電層140中具有孔隙V。上述之各構件之配置方法及功用皆已於前述之二實施例中說明，故不再贅述。

綜上所述，本發明提出一種多閘極場效電晶體及其製程，其形成孔隙於鰭狀結構之間的介電層中，俾降低多閘極場效電晶體，特別是鰭狀結構之間的寄生電容。較佳而言，孔隙係位於鰭狀結構的頂端的下方。更佳而言，可在鰭狀結構上形成具有一橫向最寬部的磊晶結構，促使孔隙位於其橫向最寬部的下方，如此以更容易且準確控制孔隙的位置、尺寸及形狀。此外，本發明可藉由調整位於鰭狀結構之間的基底上之絕緣結構的深度及形狀，以控制孔隙所形成之位置、尺寸及形狀。再者，本發明直接形成空隙於鰭狀結構之間的介電層中，能較意圖完全填滿介電層的製程更能降低製程成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10、10a、10b‧‧‧絕緣結構

12a‧‧‧底部

12b‧‧‧側壁部

110‧‧‧基底

112‧‧‧鰭狀結構

120‧‧‧堆疊結構

122‧‧‧閘極介電層

124‧‧‧犧牲電極層

126‧‧‧蓋層

128‧‧‧間隙壁

130‧‧‧磊晶結構

132‧‧‧橫向最寬部

140‧‧‧介電層

152‧‧‧緩衝層

154‧‧‧高介電常數介電層

156‧‧‧功函數金屬層

158‧‧‧低電阻率材料

a‧‧‧中間寬度

b‧‧‧開口寬度

d‧‧‧深度

D‧‧‧汲極端

G‧‧‧閘極結構

M‧‧‧金屬閘極

P‧‧‧圖案化的硬遮罩層

S‧‧‧源極端

T‧‧‧頂端

V‧‧‧孔隙

第1-7圖係繪示本發明一第一實施例之多閘極場效電晶體製程之剖面示意圖。

第8-9圖係繪示本發明一第二實施例之多閘極場效電晶體製程之剖面示意圖。

第10圖係繪示本發明一實施例之多閘極場效電晶體之上視圖。

第11圖係繪示本發明一實施例之多閘極場效電晶體製程之剖面示意圖。

10a‧‧‧絕緣結構

12a‧‧‧底部

12b‧‧‧側壁部

110‧‧‧基底

112‧‧‧鰭狀結構

128‧‧‧間隙壁

130‧‧‧磊晶結構

132‧‧‧橫向最寬部

140‧‧‧介電層

152‧‧‧緩衝層

154‧‧‧高介電常數介電層

156‧‧‧功函數金屬層

158‧‧‧低電阻率材料

d‧‧‧深度

M‧‧‧金屬閘極

T‧‧‧頂端

V‧‧‧孔隙

Claims (22)

1. 一種多閘極場效電晶體，包含有：二鰭狀結構位於一基底上；以及一介電層覆蓋該基底以及該二鰭狀結構，且至少二孔隙位於該二鰭狀結構之間的該介電層中。
2. 如申請專利範圍第1項所述之多閘極場效電晶體，其中各該二鰭狀結構上均另設置有一磊晶結構。
3. 如申請專利範圍第2項所述之多閘極場效電晶體，其中各該磊晶結構的剖面結構均具有一橫向最寬部。
4. 如申請專利範圍第3項所述之多閘極場效電晶體，其中該二孔隙位於該橫向最寬部的下方。
5. 如申請專利範圍第1項所述之多閘極場效電晶體，其中該二孔隙位於該二鰭狀結構的頂端的下方。
6. 如申請專利範圍第1項所述之多閘極場效電晶體，更包含：一絕緣結構位於該二鰭狀結構之間的該基底上。
7. 如申請專利範圍第6項所述之多閘極場效電晶體，其中該絕緣結構具有一底部，位於該二鰭狀結構之間的該基底上，以及二側壁 部分別位於該二鰭狀結構的相對兩側。
8. 如申請專利範圍第1項所述之多閘極場效電晶體，更包含：一閘極結構設置於該介電層中，跨設該基底以及該二鰭狀結構，且位於該二孔隙之間。
9. 如申請專利範圍第8項所述之多閘極場效電晶體，更包含：二源/汲極分別位於該閘極結構側邊的該二鰭狀結構中。
10. 一種多閘極場效電晶體製程，包含有：形成二鰭狀結構於一基底上；以及形成一介電層覆蓋該基底以及該二鰭狀結構，其中至少有二孔隙形成於該二鰭狀結構之間的該介電層中。
11. 如申請專利範圍第10項所述之多閘極場效電晶體製程，更包含：分別形成一磊晶結構位於各該二鰭狀結構上。
12. 如申請專利範圍第11項所述之多閘極場效電晶體製程，其中各該磊晶結構的剖面結構具有一橫向最寬部。
13. 如申請專利範圍第12項所述之多閘極場效電晶體製程，其中該二孔隙形成於該橫向最寬部的下方。
14. 如申請專利範圍第10項所述之多閘極場效電晶體製程，其中該二孔隙形成於該二鰭狀結構的頂端的下方。
15. 如申請專利範圍第10項所述之多閘極場效電晶體製程，其中該介電層包含以一化學氣相沉積(chemical vapor deposition,CVD)製程、電漿加強化學氣相沉積(Plasma Enhance Chemical Vapor Deposition,PECVD)製程、或高密度電漿化學氣相沉積(High-density plasma chemical vapor deposition,HDPCVD)製程形成。
16. 如申請專利範圍第10項所述之多閘極場效電晶體製程，在形成該二鰭狀結構之後，更包含：形成一絕緣結構於該二鰭狀結構之間的該基底上。
17. 如申請專利範圍第16項所述之多閘極場效電晶體製程，在形成該絕緣結構之後，更包含：回蝕刻該絕緣結構。
18. 如申請專利範圍第17項所述之多閘極場效電晶體製程，其中回蝕刻後的該絕緣結構具有一底部，位於該二鰭狀結構之間的該基底上，以及二側壁部分別位於該二鰭狀結構的相對兩側。
19. 如申請專利範圍第18項所述之多閘極場效電晶體製程，在回蝕 刻該絕緣結構之後，更包含：分別形成一磊晶結構於該二鰭狀結構上。
20. 如申請專利範圍第16項所述之多閘極場效電晶體製程，在形成該絕緣結構之後，更包含：分別形成一磊晶結構於該二鰭狀結構上；以及回蝕刻該絕緣結構。
21. 如申請專利範圍第10項所述之多閘極場效電晶體製程，在形成該二鰭狀結構之後，更包含：形成一閘極結構跨設該基底以及該二鰭狀結構。
22. 如申請專利範圍第21項所述之多閘極場效電晶體製程，在形成該閘極結構之後，更包含：形成二源/汲極分別於該閘極結構側邊的該二鰭狀結構中。