TW201406071A - 用於雙二進位及非二進位解碼處理的系統及方法 - Google Patents

Abstract

本發明係關於用於施加兩個或多個資料解碼演算法到處理資料組的系統與方法。

Description

用於雙二進位及非二進位解碼處理的系統及方法

本發明係關於用來施行資料處理的系統與方法，且更具體地係關於用來施加兩或多個資料解碼演算法到一處理資料組的系統與方法。

資料處理電路通常包括資料檢測器電路與資料解碼器電路。在一些情形中，在恢復最初寫入資料的嘗試中，許多通道可經過資料檢測器電路與資料解碼器電路兩者來產生。經過資料檢測器電路與資料解碼器電路兩者的每一通道，可包括經過資料解碼器電路的許多迭代。在一些情形中，經過資料解碼器與資料檢測器電路之允許數目的迭代可能無法產生一正確結果。

因此，就至少上述因素而言，在該技藝中，存在用於資料處理之高級系統與方法的需求。

本發明係關於用於施行資料處理的系統與方法，且更 具體地，係關於用於施加兩或多個資料解碼演算法到處理資料組的系統與方法。

本發明的種種實施例提供資料處理系統，該系統包括樣本緩衝器與資料解碼器電路。該樣本緩衝器可操作來維持對應非二進位碼字的樣本組。該資料解碼器電路可操作來：施加一非二進位資料解碼演算法到從該樣本組所得到的一解碼器輸入，以產生一非二進位解碼輸出；施加一二進位資料解碼演算法到該解碼器輸入，以產生一二進位解碼輸出；決定未滿足檢測的第一數目，以對應該非二進位解碼輸出；決定未滿足檢測的第二數目，以對應該二進位解碼輸出；至少部分基於未滿足檢測的該第一數目與未滿足檢測的該第二數目，來選擇該二進位解碼輸出與該非二進位解碼輸出的其中一個以當作一選擇解碼結果。該資料處理系統例如被實施當作儲存裝置或接收裝置。在種種情形中，該資料處理系統係被實施當作部分的積體電路。在一或多個情形中，該資料解碼器電路係為低密度奇偶檢驗電路。

在上述實施例的一些情形中，該非二進位解碼輸出係為第一非二進位解碼輸出，且該二進位解碼輸出係為第一二進位解碼輸出。在此等情形中，該資料解碼器電路係可被進一步可操作以：重新施加該非二進位資料解碼演算法到該選擇解碼結果所引導的該解碼器輸入，以產生第二非二進位解碼輸出；以及重新施加該二進位資料解碼演算法到該選擇解碼結果所引導的該解碼器輸入，以產生第二二 進位解碼輸出。

在上述實施例的種種情形中，施加該非二進位資料解碼演算法係使用非二進位H-矩陣，且施加該二進位資料解碼演算法係使用二進位H-矩陣。在一些實例中，決定對應該非二進位解碼輸出的未滿足檢測的該第一數目包括將該非二進位解碼輸出乘以該二進位H-矩陣以產生二進位等同物。在上述實施例的一或多個情形中，在該非二進位碼字中的每一符號代表2N圖案，N係為每一符號的非零位元數；且施加包括以具有單一位元符號來處理該非二進位碼字的該二進位資料解碼演算法。在上述實施例的特定情形中，當未滿足檢測的該第二數目小於未滿足檢測的該第一數目時，該二進位解碼輸出則會被選擇，以及/或者當未滿足檢測的該第一數目小於未滿足檢測的該第二數目時，該非二進位解碼輸出則會被選擇。

本發明的其他實施例提供方法，包括：施加一非二進位資料解碼演算法到解碼器輸入以產生非二進位解碼輸出；施加一二進位資料解碼演算法到該解碼器輸入，以產生二進位解碼輸出；決定未滿足檢測的第一數目，以對應該非二進位解碼輸出；決定未滿足檢測的第二數目，以對應該二進位解碼輸出；至少部分基於未滿足檢測的該第一數目與未滿足檢測的該第二數目，來選擇該二進位解碼輸出與該非二進位解碼輸出的其中一個，以當作一選擇解碼結果。

此發明內容僅僅提供本發明之一些實施例的一般大 綱。本發明的許多其他目標、特徵、優點與其他實施例，其係將從以下的詳細說明、附加申請專利範圍與附圖而變得更完全明瞭。

100‧‧‧儲存系統

101‧‧‧寫入資料

103‧‧‧讀取資料

110‧‧‧讀取通道電路

120‧‧‧介面控制器

166‧‧‧硬碟控制器

168‧‧‧馬達控制器

170‧‧‧前置放大器

172‧‧‧主軸馬達

176‧‧‧讀取/寫入頭組件

178‧‧‧磁碟盤

200‧‧‧資料傳送裝置

210‧‧‧發送器

220‧‧‧接收器

230‧‧‧傳送媒體

300‧‧‧資料處理電路

308‧‧‧類比輸入

310‧‧‧類比前端電路

312‧‧‧類比訊號

315‧‧‧類比至數位轉換器電路

317‧‧‧數位樣本

320‧‧‧均衡器電路

322‧‧‧均衡輸出

325‧‧‧資料檢測器電路

327‧‧‧檢測輸出

329‧‧‧檢測器輸入

350‧‧‧資料解碼器電路

352‧‧‧非二進位解碼輸出

354‧‧‧解碼輸出

356‧‧‧解碼器輸入

360‧‧‧中央佇列記憶體電路

375‧‧‧樣本緩衝器電路

376‧‧‧控制輸出

377‧‧‧緩衝資料

380‧‧‧硬式決定輸出電路

382‧‧‧解碼輸出

384‧‧‧資料輸出

390‧‧‧資料處理控制器電路

391‧‧‧保留訊號

392‧‧‧延遲處理輸入

394‧‧‧二進位H-矩陣

395‧‧‧延遲處理訊號

396‧‧‧矩陣輸出

397‧‧‧非二進位H-矩陣

398‧‧‧矩陣輸出

本發明種種實施例的進一步理解，其係可參考在本說明書剩餘部分中所說明的圖式來理解。在該等圖式中，相同的參考數目係遍及數圖來使用以意指相同元件。在一些情形中，由英文字母小寫組成的次標示係結合參考數目，以表示複數個相同元件的其中一個。當對參考數目進行參考而沒有詳述現行次標示時，其係打算意指全部此等複數個相同元件。

圖1顯示一儲存裝置，其包括根據本發明一或多個實施例之具有雙二進位與非二進位解碼電路的讀取通道；圖2顯示一資料傳輸裝置，其包括根據本發明一些實施例之具有雙二進位與非二進位解碼電路的接收器；圖3描述一資料處理電路，其具有根據本發明一些實施例的雙二進位與非二進位解碼電路；以及圖4a-4c係為流程圖，其顯示根據本發明一些實施例之用於雙二進位與非二進位解碼處理的方法。

本發明係關於用於施行資料處理的系統與方法，且更具體地係關於用於施加兩或多個資料解碼演算法到處理資 料組的系統與方法。

當延遲處理係為令人希望時，本發明的種種實施例提供用於修改一資料解碼過程。當發生資料處理電路之處理規格減少時，此延遲處理可被進行，藉此允許另外未使用處理資源的施加被使用於先前沒收斂的資料組上。例如，由於當存取來自儲存媒體之資料時磁軌的變化，或者資料傳輸裝置之傳輸的結束，其係導致被引到資料解碼過程之資料數量的減少，資料處理電路之處理規格的此種減少則會發生。基於在此所提供的揭露，一般熟諳該技藝者將認得許多造成資料處理電路使用不足的情境。也應該注意的是，該修改的解碼過程也可在不包含使用不足的其他情況中被施加。

在本發明的特定實施例中，資料處理電路包括：一硬式決定輸出電路，其係接收由資料解碼器電路所處理的資料組並且在傳送到接受者以前將該處理資料組緩衝；以及一樣本緩衝器，其係維持對應該處理資料組的非檢測/解碼資料組。當非延遲或標準處理正在進行時，該硬式決定輸出電路可操作以呈標準方式提供資料組給接受者。當標準處理無法收斂時，資料組可被維持在樣本緩衝器中，且現有編碼輸出可被維持在硬式決定輸出電路中，以等待在延遲處理期間內的修改處理。在延遲處理期間內，二進位與非二進位解碼處理兩者可被施加到資料組，以決定哪一個產生最少的未滿足檢驗。可選擇來自產生最少未滿足檢驗之二進位解碼或非二進位解碼的結果，以引導資料檢測 演算法與/或資料解碼演算法的後續施加。

回到圖1，包括具有雙二進位與非二進位解碼電路的讀取通道電路110之儲存系統100，其係根據本發明的一些實施例來顯示。儲存系統100例如係為硬碟驅動。儲存系統100也包括前置放大器170、介面控制器120、硬碟控制器166、馬達控制器168、主軸馬達172、磁碟盤178與讀取/寫入頭組件176。介面控制器120控制至/自磁碟盤178之資料的定址與定時。磁碟盤178上的資料由磁訊號群組所組成，其係當該組件被適當放置在磁碟盤178上時，由讀取/寫入頭組件176所檢測。在一種實施例中，磁碟盤178包括根據縱向或垂直記錄方案來記錄的磁訊號。

在典型的讀取操作中，讀取/寫入頭組件176係藉由馬達控制器168被正確地放置在磁碟盤178上的希望資料磁軌上。馬達控制器168相關於磁碟盤178來放置讀取/寫入頭組件176，並且藉由在硬碟控制器166之方向下移動讀取/寫入頭組件到磁碟盤178上的適當資料磁軌而來驅動主軸馬達172兩者。主軸馬達172以預定的旋轉速率(RPM)來旋轉磁碟盤178。一旦讀取/寫入頭組件178相鄰適當資料磁軌來放置，當磁碟盤178藉由主軸馬達172來轉動時，代表磁碟盤178上資料的磁訊號可由讀取/寫入頭組件176所感應。所感應的磁訊號係被提供當作代表在磁碟盤178上磁性資料的連續、微小類比訊號。此微小的類比訊號係從讀取/寫入頭組件176、經由前置放大器 170被傳送到讀取通道電路110。前置放大器170可操作來放大從磁碟盤178所存取的微小類比訊號。接著，讀取通道電路110解碼並且數位化所接收的類比訊號，以重新產生最初被寫到磁碟盤178的資訊。此資料係被當作讀取資料103地被提供到接收電路。寫入操作實質相反前面的讀取操作，寫入資料101則被提供到讀取通道電路110。此資料隨後被編碼並且寫入到磁碟盤178。

在操作時期內，資料係從磁碟盤178被感應並且使用標準處理來處理。此標準處理可使用二進位資料解碼或非二進位資料解碼的其中一個來進行。在一些情形中，使用標準處理來處理的一或多個資料組無法收斂。在此一情形中，非收斂資料組係被提供當作一輸出，其指示該非收斂資料組無法使用，且連同該相應非檢測/解碼資料組的該非收斂資料組可被維持在該資料處理系統中，以用於延遲處理時期內的額外處理。此延遲處理時期例如是當讀取/寫入頭組件176從目前磁軌移動到另一磁軌時的一段時間。在此延遲處理時期內，該非收斂資料組與該相應非檢測/解碼資料組的結合可被存取以用於重新處理。該重新處理包括用選擇呈現剩餘未滿足檢驗的最少數目以用於後續處理的結果，來施行資料二進位資料解碼與非二進位資料解碼兩者。在本發明的一些實施例中，類似相關於圖3而討論如下的資料處理電路可被使用，以及/或者該處理可類似相關於圖4a-4c而在以下所討論者來進行。

應該注意的是，儲存系統100可被整合到更大的儲存 系統內，譬如例如，以RAID(便宜磁碟的冗餘陣列或獨立磁碟的冗餘陣列)為基礎的儲存系統。此RAID儲存系統增加經由冗餘的穩定度與可靠度，以將複數個磁碟組合為一邏輯單元。資料可根據許多演算法而散佈經過被包括在RAID儲存系統中的許多磁碟，並且由操作系統所存取，猶如它是單一磁碟。例如，資料可被映射到在RAID儲存系統中的許多磁碟，或者以許多技術被切片且分佈於許多磁碟。假如在RAID儲存系統中的少數磁碟故障或變得無效，錯誤校正技術則可被使用以基於來自RAID儲存系統中之其他磁碟的剩餘資料部分而重新產生該遺漏的資料。在RAID儲存系統中的磁碟係為但不限於個別儲存系統，譬如儲存系統100，其係並且可彼此緊鄰地放置或者更廣泛地分佈，以用於增加的安全性。在寫入操作中，寫入資料係被提供到控制器，其係例如藉由映射或藉由剝去該寫入資料，來儲存經過該等磁碟的寫入資料。在讀取操作中，控制器可從該等磁碟擷取資料。該控制器隨後產生結果產生的讀取資料，猶如該RAID儲存系統為單一磁碟。

相關於讀取通道電路110來使用的資料解碼器電路係為但不限於在該技藝中已知的低密度奇偶檢驗(LDPC)解碼器電路。此低密度奇偶檢驗技術可被應用在虛擬任一通道上資訊的傳送或者虛擬任一媒體上資訊的儲存。傳送應用包括但不限於光纖、射頻通道、有線或無線區域網路、數位用戶線技術、無線蜂巢式、在譬如銅或光纖之任 何媒體上的乙太網路、譬如有線電視的有線通道以及地球-衛星通訊。儲存應用包括但不限於硬碟驅動、光碟、數位視頻碟片、磁帶與記憶體裝置，譬如DRAM、反及快閃、反或快閃、其他非揮發性記憶體與固態驅動。

回到圖2，資料傳送裝置200包括具有雙二進位與非二進位解碼電路的接收器220，其係根據本發明的一些實施例來顯示。資料傳送系統200包括發送器210，其係可被操作經由傳送媒體230發送編碼資訊，如在該技藝中已知。該編碼資料係藉由接收器220而從傳送媒體230所接收。

在操作期間內，資料可經由傳送媒體230、藉由接收器220所接收並且使用標準處理來處理。在一些情形中，使用標準處理來處理的一或多個資料組無法收斂。此標準處理可使用二進位資料解碼或非二進位資料解碼的其中一個來進行。在此一情形中，該非收斂資料組係被提供當作一輸出，其指示，該非收斂資料組無法使用，且連同該相應非檢測/解碼資料組的該非收斂資料組，係被維持在該資料處理系統中，以用於在延遲處理時期內的額外處理。此延遲處理時期例如是資料無法經由傳送媒體230來接收的一段時間。在此延遲處理時期內，該非收斂資料組與該相對應非檢測/解碼資料組的組合可被存取，以用於重新處理。該重新處理包括以選擇呈現剩餘未滿足檢驗的最少數目以用於後續處理的結果，來施行資料二進位資料解碼與非二進位資料解碼兩者。在本發明的一些實施例中，類 似相關於圖3而討論如下的資料處理電路可被使用，以及/或者該處理可類似相關於圖4a-4c而在以下所討論者來進行。

回到圖3，具有雙二進位與非二進位解碼電路的資料處理電路300，其係根據本發明的一些實施例來顯示。資料處理電路300包括類比前端電路310，其接收類比輸入308。類比前端電路310處理類比輸入308並且提供一被處理的類比訊號312到類比至數位轉換器電路315。類比前端電路310包括但不限於類比過濾器與放大器電路，如在該技藝中已知。基於在此所提供的揭露，一般熟諳該技藝者將認得被包括當作部分類比前端電路310的許多電路。在一些情形中，類比輸入308係從相關於儲存媒體(沒顯示)被配置的讀取/寫入頭組件(沒顯示)來取得。在其他情形中，類比輸入308係從可操作來接收來自傳送媒體(沒顯示)之訊號的接收器電路(沒顯示)所取得。該傳送媒體係為有線或無線。基於在此所提供的揭露，一般熟諳該技藝者將認得可自此取得類比輸入308的許多來源。

類比至數位轉換器電路315會將被處理的類比訊號312轉換成對應系列的數位樣本317。類比至數位轉換器電路315係為在該技藝中已知能夠產生對應類比輸入訊號之數位樣本的任何電路。基於在此所提供的揭露，一般熟諳該技藝者將認得可相關於本發明之不同實施例來使用的許多類比至數位轉換器電路。數位樣本317係被提供到均 衡器電路320。均衡器電路320施加一均衡演算法到數位樣本317以產生一均衡輸出322。在本發明的一些實施例中，均衡器電路320係為在該技藝中已知的數位有限脈衝反應過濾器電路。

均衡輸出322係被提供到資料檢測器電路325與樣本緩衝器電路375兩者。樣本緩衝器電路375儲存均衡輸出322當作緩衝資料377，以使用於經過資料檢測器電路325的後續迭代。資料檢測器電路325係為在該技藝中已知能夠產生檢測輸出327的任何資料檢測器電路。誠如一些實例，資料檢測器電路325係為但不限於在該技藝中已知的Viterbi演算法檢測器電路或者最大後驗檢測器電路。值得注意的，一般片語〝Viterbi資料檢測演算法〞或者〝Viterbi演算法資料檢測器電路〞，其係在它們最廣泛的意義中被使用來意味任何Viterbi檢測演算法或Viterbi演算法檢測器電路或其變化，包括但不限於雙向Viterbi檢測演算法或雙向Viterbi演算法檢測器電路。同樣地，一般片語〝最大後驗資料檢測演算法〞或者〝最大後驗資料檢測器電路〞，其係在它們最廣泛的意義中被使用來意味著任何最大後驗檢測演算法或檢測器電路或其變化，包括但不限於簡化的最大後驗資料檢測演算法與最大後驗資料檢測演算法的最大對數，或者對應的檢測器電路。基於在此所提供的揭露，一般熟諳該技藝者將認得相關於本發明不同實施例來使用的許多資料檢測器電路。檢測輸出327包括硬式決定與軟式決定兩者。術語〝硬式決 定〞與〝軟式決定〞係被使用於它們最廣泛的意義中。特別地，〝硬式決定〞係為指示希望最初輸入值(例如，二進位‘1’或‘0’或非二進位數位值)的輸出，且〝軟式決定〞指示相應硬式決定係為正確的可能性。基於在此所提供的揭露，一般熟諳該技藝者將認得可相關於本發明不同實施例來使用的許多硬式決定與軟式決定。

檢測輸出327係被提供到中央佇列記憶體電路360，其係可操作以緩衝通過於資料檢測器電路325與資料解碼器電路350之間的資料。在一些情形中，中央佇列記憶體電路360包括在該技藝中已知的交錯(亦即，資料混洗)與去交錯(亦即，資料解混洗)電路。當資料解碼器電路350有效時，資料解碼器電路350存取來自中央佇列記憶體電路360的檢測輸出327，以當作解碼器輸入356。在恢復最初寫入資料的嘗試中，資料解碼器電路350施加一資料解碼演算法到解碼器輸入356。如藉由解除宣告延遲處理訊號395所指示，在標準處理期間內，資料解碼器電路350可操作來施加一非二進位資料解碼演算法到解碼器輸入356。非二進位資料解碼演算法可使用非二進位H-矩陣397來施加，以提供矩陣輸出396到資料解碼器電路350。

反之，資料解碼器電路350係可操作以最初施加非二進位資料解碼演算法到解碼器輸入356，並且隨後在延遲處理期間內施加二進位資料解碼演算法到解碼器輸入356。該二進位資料解碼演算法係使用二進位H-矩陣394 來施加，以提供矩陣輸出398到資料解碼器電路350。此延遲處理係藉由延遲處理訊號395之宣告所指示。每當延遲處理輸入392被宣告時，延遲處理訊號395係藉由資料處理控制器電路390所宣告，並且每當延遲處理輸入392被解除宣告時來解除宣告。當資料處理電路300之處理規格的減少發生時，延遲處理輸入392可被宣告。例如，由於當讀取一儲存媒體時磁軌的變化，或者資料傳輸裝置之傳輸的結束，處理規格的此種減少則可發生。基於在此所提供的揭露，一般熟諳該技藝者將認得許多造成資料處理電路300之使用不足的情境。

在標準處理的期間內，當完成該非二進位資料解碼演算法之施加時，結果產生的非二進位解碼輸出352係從資料解碼器電路350所提供。類似檢測輸出327，解碼輸出352包括硬式決定與軟式決定兩者。例如，資料解碼器電路350係為在該技藝中已知能夠施加解碼演算法到接收輸入的任何資料解碼器電路。資料解碼器電路350係為但不限於如在該技藝中已知的低密度奇偶檢測(LPDC)解碼器電路或者里德所羅門(Read Solomon)解碼器電路。基於在此所提供的揭露，一般熟諳該技藝者將認得可相關於本發明不同實施例來使用的許多資料解碼器電路。在最初資料被恢復(亦即，資料解碼演算法收斂)或者逾時情況發生之處，解碼輸出352係被儲存到被包括在硬式決定輸出電路380中的記憶體。接著，硬式決定輸出電路380將該收斂的解碼輸出352當作資料輸出384地提供給接受者 (未顯示)。該接受者例如係為可操作來接收處理資料組的介面電路。基於在此所提供的揭露，一般熟諳該技藝者將認得相關於本發明不同實施例來使用的許多接受者。在逾時情況以前、最初資料沒被恢復之處(亦即，資料解碼演算法無法收斂)，解碼輸出352指示該資料無法使用，如在以下更具體的討論，且資料輸出384同樣地被當作無法使用來識別。

經由資料檢測器電路325與資料解碼器電路350之組合的一或多個迭代可被進行以試圖收斂於最初寫入資料組上。經由資料檢測器電路與資料解碼器電路兩者的處理可被稱為〝總體迭代〞。反之，經過資料解碼器電路的每一通道係被稱為〝局部迭代〞。就第一總體迭代而言，在不具有來自解碼輸出的引導下，資料檢測器電路325施加該資料檢測演算法到均衡輸出322。為了後續的總體迭代，資料檢測器電路325施加該資料檢測演算法到如由解碼輸出352所引導的緩衝資料377。解碼輸出352係被儲存到中央佇列記憶體電路360，以當作解碼輸出354，並且從中央佇列記憶體電路360被提供當作檢測器輸入329。

在每一總體迭代期間內，可能使資料解碼器電路350產生一或多個局部迭代，包括施加資料解碼演算法到解碼器輸入356。就第一局部迭代而言，在沒有來自解碼輸出352的引導下，資料解碼器電路350施加該資料解碼器演算法。就後續的局部迭代而言，資料解碼器電路350施加該資料解碼演算法到解碼器輸入356，如由先前解碼輸出 352所引導。被允許之局部迭代的數目例如是十。基於在此所提供的揭露，一般熟諳該技藝者將認得可根據本發明不同實施例來允許的許多不同數目的局部迭代。在經過資料解碼器電路350之局部迭代的數目超過所允許、但卻決定在資料組之標準處理期間內至少一個額外的總體迭代被允許之處，解碼輸出352可被往回提供到中央佇列記憶體電路360以當作解碼輸出354。解碼輸出354係被維持在中央佇列記憶體電路360，直到資料檢測器電路325變得可用來施行額外處理為止。

反之，在經過資料解碼器電路350之局部迭代的數目超過所允許、且決定可允許的總體迭代數目已經被超越以用於資料組、以及/或者逾時或記憶體使用要求結束特定資料組之處理之處，該資料組的標準處理會結束且該解碼輸出會被提供當作指示該輸出無法使用的資料輸出352。在此一情形中，在該資料組的標準處理已經結束之處，未收斂資料組(亦即，被提供當作資料輸出352)係被儲存在硬式決定輸出電路380的記憶體中，且對應該未收斂資料組的該樣本資料(亦即，被維持在樣本緩衝器電路375中者)會被維持在樣本緩衝電路375中達至少一定義時期，以等待藉由宣告延遲處理輸入392之延遲處理的指示。此外，該未收斂資料組與該相應的樣本資料會被識別以用於藉由宣告保留訊號391所指示的延遲處理。再者，延遲處理係藉由延遲處理輸入392的宣告來發出訊號。

在藉由宣告延遲處理輸入392所指示的延遲處理期間 內，對應仍然在樣本緩衝器電路375中之先前未收斂資料組的其中一個樣本資料組，其係由來自資料處理控制器電路390之控制輸出376所指示地被存取。此外，資料處理控制器電路390宣告延遲處理訊號395至資料解碼器電路350以及硬式決定輸出電路380。資料檢測器電路325重新施加該資料檢測演算法到被識別用於延遲處理的樣本組，並且由控制輸出376所指示地被存取，以產生檢測輸出327。檢測輸出327被儲存到中央佇列記憶體電路360。一旦資料解碼器電路350變得有用，資料解碼器電路350存取來自中央佇列記憶體電路360的檢測輸出327以當作解碼器輸入356。資料解碼器電路350存取一對應的解碼輸出382，其係被事先儲存到硬式決定輸出電路380的記憶體，並且將該非二進位解碼演算法施加到由解碼輸出382所引導並且使用來自非二進位H-矩陣397之矩陣輸出396的解碼器輸入356，以產生非二進位解碼輸出352，其係被儲存到在延遲處理期間內很多沒被使用之硬式決定輸出電路380中的記憶體。接著，資料解碼器電路350將該二進位解碼演算法施加到由解碼輸出382所引導並且使用來自二進位H-矩陣394之矩陣輸出398的解碼器輸入356，以產生二進位解碼輸出352，其係被儲存到在延遲處理期間內再度很多沒被使用之硬式決定輸出電路380中的記憶體。值得注意地，施加該二進位解碼演算法與非二進位解碼演算法的順序可根據本發明的其他實施例來反轉。

資料解碼器電路350然後可將對應在硬式決定輸出電路380之記憶體中所維持之該非二進位解碼輸出的該硬式決定乘以二進位H-矩陣394以產生許多二進位未滿足檢測。從非二進位結果得到二進位未滿足檢測的此過程在該技藝中係為已知。例如見F.J.Macwilliams等人的〝錯誤校正代碼的理論〞，北荷蘭出版公司，第106頁。為了所有的目的，上述全部的參考係以引用的方式併入於此。從該非二進位解碼輸出取得之二進位未滿足檢測的此數目，其係隨後會被相較於仍然在起因於施加該二進位解碼輸出之該二進位解碼輸出中的未滿足檢測數目。在與施加該非二進位解碼演算法之結果相關的二進位未滿足檢測的該數目小於與施加該二進位解碼演算法之結果相關的二進位未滿足檢測的該數目之處，那麼該非二進位解碼演算法的結果會被保留以使用於引導未來資料檢測與/或資料解碼。否則，該二進位解碼演算法的結果會被保留以使用於引導未來資料檢測與/或資料解碼。

在經過資料解碼器電路350之另一局部迭代被允許之處，施加該二進位資料解碼演算法與該非二進位資料解碼演算法兩者的上述過程係藉由所保留的資料解碼結果所引導。此過程會重複，直到該二進位資料解碼演算法或該非二進位資料解碼演算法的任一個收斂，用於目前總體迭代的最大數目局部迭代已經完成，或者碰上逾時情況為止。在碰上逾時情況之處，一錯誤會被報導。當最大數目的總體迭代已經用盡時，會碰上錯誤情況。基於在此所提供的 揭露，一般熟諳該技藝者將認得逾時情況可被視為已經碰上的許多其他狀況。在已經碰上最大數目之局部迭代之處，資料檢測演算法可被施加到來自由該保留結果所引導之樣本緩衝器電路375的資料輸入，且該解碼過程會再度開始。在該二進位資料解碼演算法或者該非二進位資料解碼演算法任一個收斂之處，該收斂結果係被提供當作資料輸出。

回到圖4a-4c，流程圖400、445、470顯示根據本發明一些實施例之用於雙二進位與非二進位解碼處理的方法。回到圖4a與以下的流程圖400，一類比輸入會被接收(方塊405)。該類比輸入可例如從儲存媒體或資料傳送通道取得。基於在此所提供的揭露，一般熟諳該技藝者將認得許多類比輸入來源。該類比輸入係被轉換成一系列的數位樣本(方塊410)。此轉換可使用在該技藝中已知的類比至數位轉換器電路或系統來進行。值得注意的，在該技藝中已知能夠將類比訊號轉換成代表該接收類比訊號之一系列數位值的任何電路可被使用。結果產生的數位樣本會被均衡以產生一均衡輸出(方塊415)。在本發明的一些實施例中，該均衡可使用在該技藝中已知的數位有限脈衝反應電路來進行。基於在此所提供的揭露，一般熟諳該技藝者將認得可被使用來替代此一數位有限脈衝反應電路的許多均衡器電路，以施行根據本發明不同實施例的均衡化。該均衡輸出會被緩衝(方塊420)。

可決定延遲處理是否令人希望(方塊425)。當資料 處理電路之處理規格中的減少發生時，可選擇此延遲處理。例如，由於當讀取一儲存媒體時磁軌的變化，或者資料傳輸裝置之傳輸的結束，此種處理規格的減少則會發生。基於在此所提供的揭露，一般熟諳該技藝者將認得許多造成資料處理電路使用不足的情境。

在延遲處理不令人希望之處(方塊425)，可施加標準處理。此標準處理包括從該緩衝選擇下一均衡輸出以用來處理(方塊430)。此選擇可根據在該技藝中已知的任一資料處理電路選擇演算法來進行。資料檢測演算法可被施加到該選擇的均衡輸出以產生一檢測輸出(方塊435)，且該檢測輸出(或者其衍生物)係被儲存到中央記憶體電路(方塊440)。此儲存的資料隨後可從中央記憶體被存取以用於標準處理的性能(流程圖445)。此標準處理可根據圖4b的流程圖445來進行。

在延遲處理係令人希望之處(方塊425)，延遲處理可被施加。此延遲處理包括從該緩衝器選擇下一延遲處理均衡輸出以用於處理(方塊450)。該延遲處理均衡輸出係從在標準處理期間內無法收斂的一或多個資料組中選擇。欲被施加到現有處理資料組的剩餘總體迭代的該數目係被設定等於延遲總體最大值(方塊480)。在本發明的一些實施例中，該延遲總體最大值係為二十(20)。資料檢測演算法係被施加到該選擇的延遲處理均衡輸出，以產生一檢測輸出(方塊485)，且該檢測輸出(或者其衍生物)係被儲存到中央記憶體電路(方塊490)。此儲存資 料隨後可從中央記憶體被存取，以用於延遲處理之性能(圖4c的流程圖495)。

回到圖4b，流程圖445顯示上述標準處理的實施過程。跟隨流程圖445，可決定是否解碼器電路可有效用來處理先前儲存的檢測輸出(方塊401)。在解碼器電路有效之處(方塊401)，檢測輸出的下一衍生物係被選擇用於處理且從該中央記憶體電路被存取(方塊406)。非二進位資料解碼演算法的第一局部迭代可藉由資料解碼器電路被施加到該選擇的檢測輸出以產生一非二進位解碼輸出(方塊411)。

隨後可決定是否該非二進位解碼輸出收斂(亦即，產生一正確結果)(方塊416)。在解碼輸出收斂之處(方塊416)，該非二進位解碼輸出被提供到硬式決定輸出緩衝器(方塊421)。隨後決定是否該硬式決定輸出緩衝器準備被卸載(方塊456)。在一些情形中，當最近完成的解碼輸出係為在那先前提供當作資料輸出以後的下一解碼輸出時，該硬式決定輸出緩衝器準備被卸載。在該硬式決定輸出緩衝器準備被卸載之處(方塊456)，在該硬式決定輸出緩衝器中所維持的全部連續解碼輸出係被當作資料輸出地提供到接受裝置(方塊461)。基於在此所提供的揭露，一般熟諳該技藝者將認得相關於本發明不同實施例來使用的許多接受裝置。

或者，在該非二進位解碼輸出無法收斂之處(方塊416)，可決定是否該局部迭代數已經超過局部迭代限制 (方塊426)。此局部迭代限制例如是十個(10)局部迭代。在局部迭代的數目尚未超過之處(方塊426)，該資料解碼演算法可被重新施加到目前的處理資料組，以用於由該非二進位解碼輸出所引導的後續局部迭代，以產生更新的非二進位解碼輸出(方塊431)。在方塊416開始的過程隨後可被重複。

或者，在目前所進行總體迭代的局部迭代數目已經被超過之處(方塊426)，可決定是否最大數目的總體迭代已經被施加到目前所處理的資料組(方塊436)。例如，在已經發生逾時情況或者已經超過記憶體使用極限之處，該數目的總體迭代可被完成。在總體迭代無法完成之處(方塊436)，非二進位解碼輸出係被儲存到中央記憶體，以當作一標準輸出，在此它等待在後續總體迭代中的處理(方塊441)。或者，在總體迭代完成之處(方塊436)，目前處理的資料組會被識別以用於延遲處理(亦即，在延遲處理時期內處理)(方塊446)，且該非二進位解碼輸出係以被標為無法使用的資料輸出來提供(方塊451)。

回到圖4c，流程圖495顯示上述延遲處理的實施過程。跟隨流程圖495，可決定是否檢測器電路可有效用來處理先前儲存的檢測輸出(方塊402)。在該解碼器電路有效之處(方塊402)，產生用於延遲處理之檢測輸出的下一衍生物(亦即，識別用於在方塊446中的延遲處理)係被選擇用於處理且從該中央記憶體電路被存取(方塊 407)。非二進位解碼係被選擇(方塊412)，且該非二進位解碼演算法可使用非二進位H-矩陣被施加到由先前選擇解碼結果所引導之檢測輸出的衍生物，以產生非二進位解碼輸出(方塊417)。就延遲處理的第一局部迭代而言，先前選擇的解碼結果係為在來自方塊451之輸出緩衝器中所儲存的非二進位解碼輸出。就後續的局部迭代而言，先前選擇的解碼結果係為非二進位解碼輸出(方塊482)或二進位解碼輸出(方塊477)其中選出的一個。

可決定是否該非二進位解碼輸出收斂(亦即，產生正確結果)(方塊422)。在該非二進位解碼輸出收斂之處(方塊422)，該非二進位解碼輸出係被提供當作一資料輸出，且在後續資料組上的另一總體迭代操作會開始(方塊432)。另外，在該非二進位解碼輸出無法收斂之處(方塊422)，該非二進位解碼輸出係被儲存以用於未來使用(方塊427)。該非二進位解碼輸出可例如被儲存在輸出緩衝器、中央記憶體緩衝器或輸入緩衝器的未使用部分中。此外，在該非二進位解碼輸出中的未滿足檢測係被轉換成二進位未滿足檢測(方塊437)。這可例如藉由將對應該非二進位解碼輸出的該硬式決定乘以二進位H-矩陣來進行以產生該二進位未滿足檢測的數目。此種從非二進位結果得到二進位未滿足檢測的過程係在該技藝中已知。例如參見，F.J.Macwilliams等人的〝錯誤校正代碼理論〞，北荷蘭出版公司，第106頁。

接著，選擇二進位解碼(方塊442)，且使用該二進 位H-矩陣，將二進位解碼演算法施加到由先前選擇解碼結果所引導之該檢測輸出的衍生物，以產生二進位解碼輸出(方塊447)。就該延遲處理的第一局部迭代而言，先前所選擇的解碼結果係為被儲存在來自方塊451之輸出緩衝器的該非二進位解碼輸出。就接續的局部迭代而言，先前選擇的解碼結果係為在該非二進位解碼輸出(方塊482)或該二進位解碼輸出(方塊477)中選擇的一個。值得注意地，當流程圖495顯示該非二進位解碼(方塊417)超過該二進位解碼(方塊447)時，在本發明的其他實施例中，該二進位解碼可超過該非二進位解碼。在本發明的仍其他實施例中，該二進位解碼可平行該非二進位解碼來進行。

可決定該二進位解碼輸出是否收斂(亦即，產生正確的結果)(方塊452)。在該二進位解碼輸出收斂之處(方塊452)，該二進位解碼輸出係被提供當作一資料輸出，且在後續資料組上的另一總體迭代操作會開始(方塊462)。另外，在該二進位解碼輸出無法收斂之處(方塊452)，該二進位解碼輸出係被儲存以用於未來使用(方塊457)。該二進位解碼輸出可例如被儲存在輸出緩衝物、中央記憶體緩衝物或輸入緩衝物的未使用部分中。

將對應該非二進位解碼輸出之二進位滿足檢測的該數目(方塊437)相較於在該二進位解碼輸出中的二進位未滿足檢測的該數目(方塊467)。在對應該非二進位解碼輸出之二進位未滿足檢測的該數目大於對應該二進位解碼 輸出之二進位未滿足檢測的該數目之處(方塊472)，來自方塊447的該二進位解碼輸出會被選擇當作該選擇的解碼結果(方塊477)。另外，在對應該非二進位解碼輸出之二進位未滿足檢測的該數目小於或等於對應該二進位解碼器輸出之二進位未滿足檢測的該數目之處(方塊472)，來自方塊417的該非二進位解碼輸出會被選擇當作該選擇的解碼結果(方塊482)。

隨後決定是否另一局部迭代被允許(方塊487)。在另一局部迭代被允許之處(方塊487)，在方塊412開始的過程可使用最近選擇的解碼結果來重複。另外，在另一局部迭代不被允許之處(方塊487)，可決定是否允許另一總體迭代(方塊492)。在另一總體迭代不被允許之處(方塊492)，一錯誤可被指示，且在接續資料組上的處理會開始(方塊499)。另外，在另一總體迭代被允許之處(方塊492)，該資料檢測演算法可被施加到由該選擇解碼結果所引導的選擇延遲處理均衡輸出，以產生一更新的檢測輸出(方塊497)，且在方塊402上開始的過程會重新開始以用於相同的資料組。

應該注意的是，在以上應用中所討論的種種方塊可連同其他功能性被實施於積體電路中。此積體電路包括已知方塊、系統或電路或該方塊、系統或電路之僅僅一子集的全部功能。更者，該等方塊、系統或電路的元件可遍及複數個積體電路來實施。此積體電路係為在該技藝中已知的任何型態積體電路，包括但不限於單石積體電路、覆晶型 積體電路、多晶片模組積體電路與/或混合訊號積體電路。也應該注意的是，在此所討論之方塊、系統或電路的種種功能係以軟體或韌體來實施。在一些此種情形中，整個系統、方塊或電路可使用其軟體或韌體等同物來實施。在其他情形中，已知系統、方塊或電路的一部份係以軟體或韌體來實施，然而其他部分係以硬體來實施。

總之，本發明提供用於資料處理的新系統、裝置、方法與排列。雖然本發明之一或多個實施例的詳細說明已經在以上產生，但是在不違反本發明的精神下，種種替代、修改與等同物將為那些熟諳該技藝者所明瞭。因此，以上說明不應該被認為限制本發明的範圍，其係由附加申請專利範圍所定義。

100‧‧‧儲存系統

101‧‧‧寫入資料

103‧‧‧讀取資料

110‧‧‧讀取通道電路

120‧‧‧介面控制器

166‧‧‧硬碟控制器

168‧‧‧馬達控制器

170‧‧‧前置放大器

172‧‧‧主軸馬達

176‧‧‧讀取/寫入頭組件

178‧‧‧磁碟盤

Claims (20)

1. 一種資料處理系統，該資料處理系統包含：一樣本緩衝器，可操作來維持對應非二進位碼字的樣本組；一資料解碼器電路，可操作來：施加一非二進位資料解碼演算法到從該樣本組所得到的一解碼器輸入，以產生一非二進位解碼輸出；施加一二進位資料解碼演算法到該解碼器輸入，以產生一二進位解碼輸出；決定未滿足檢測的第一數目，以對應非二進位解碼輸出；決定未滿足檢測的第二數目，以對應二進位解碼輸出；至少部分基於未滿足檢測的該第一數目與未滿足檢測的該第二數目，來選擇該二進位解碼輸出與非二進位解碼輸出的其中一個以當作一選擇解碼結果。
2. 如申請專利範圍第1項之資料處理系統，其中該非二進位解碼輸出係為第一非二進位解碼輸出，其中該二進位解碼輸出係為第一二進位解碼輸出，其中該資料解碼器電路係被進一步操作以：重新施加該非二進位資料解碼演算法到該選擇解碼結果所引導的該解碼器輸入，以產生第二非二進位解碼輸出；以及重新施加該二進位資料解碼演算法到該選擇解碼結果 所引導的該解碼器輸入，以產生第二二進位解碼輸出。
3. 如申請專利範圍第1項之資料處理系統，其中施加該非二進位資料解碼演算法係使用非二進位H-矩陣，且其中施加該二進位資料解碼演算法係使用二進位H-矩陣。
4. 如申請專利範圍第3項之資料處理系統，其中決定對應該非二進位解碼輸出的未滿足檢測之該第一數目包含：將該非二進位解碼輸出乘以該二進位H-矩陣以產生二進位等同物。
5. 如申請專利範圍第1項之資料處理系統，其中在該非二進位碼字中的每一符號代表2^N圖案，其中N係為每一符號的非零位元數；且其中施加該二進位資料解碼演算法包括以具有單一位元符號來處理該非二進位碼字。
6. 如申請專利範圍第1項之資料處理系統，其中當未滿足檢測的該第二數目小於未滿足檢測的該第一數目時，該二進位解碼輸出則會被選擇。
7. 如申請專利範圍第1項之資料處理系統，其中當未滿足檢測的該第一數目小於未滿足檢測的該第二數目時，該非二進位解碼輸出則會被選擇。
8. 如申請專利範圍第1項之資料處理系統，其中該系統進一步包含：一資料檢測器電路，可操作來施加一資料檢測演算法到該樣本組，以產生一檢測輸出，其中該解碼器輸入係從 該檢測輸出來取得。
9. 如申請專利範圍第8項之資料處理系統，其中該資料檢測器電路係從包含以下的一群組選擇：Viterbi演算資料檢測器電路與最大後驗資料檢測器電路。
10. 如申請專利範圍第1項之資料處理系統，其中該資料解碼器電路係為低密度奇偶檢驗電路。
11. 如申請專利範圍第1項之資料處理系統，其中該資料處理系統係被實施當作從儲存裝置與接收裝置所組成群組選擇的部分裝置。
12. 如申請專利範圍第1項之資料處理系統，其中該資料處理系統係被實施當作部分的積體電路。
13. 一種方法，該方法包含：施加一非二進位資料解碼演算法到解碼器輸入以產生非二進位解碼輸出；施加一二進位資料解碼演算法到該解碼器輸入，以產生二進位解碼輸出；決定未滿足檢測的第一數目，以對應該非二進位解碼輸出；決定未滿足檢測的第二數目，以對應該二進位解碼輸出；以及至少部分基於未滿足檢測的該第一數目與未滿足檢測的該第二數目，來選擇該二進位解碼輸出與該非二進位解碼輸出的其中一個當作一選擇解碼結果。
14. 如申請專利範圍第13項之方法，其中該非二進位 解碼輸出為第一非二進位解碼輸出，其中該二進位解碼輸出係為第一二進位解碼輸出，其中該方法進一步包含：重新施加該非二進位資料解碼演算法到該選擇解碼結果所引導的該解碼器輸入，以產生第二非二進位解碼輸出；以及重新施加該二進位資料解碼演算法到該選擇解碼結果所引導的該解碼器輸入，以產生第二二進位解碼輸出。
15. 如申請專利範圍第14項之方法，其中施加該非二進位資料解碼演算法係使用非二進位H-矩陣，且其中施加該二進位資料解碼演算法係使用二進位H-矩陣。
16. 如申請專利範圍第15項之方法，其中決定對應該非二進位解碼輸出的未滿足檢測之該第一數目包含：將該非二進位解碼輸出乘以該二進位H-矩陣以產生二進位等同物。
17. 如申請專利範圍第13項之方法，其中當未滿足檢測的該第二數目小於未滿足檢測的該第一數目時，該二進位解碼輸出則會被選擇；且其中當未滿足檢測的該第一數目小於未滿足檢測的該第二數目時，該非二進位解碼輸出則會被選擇。
18. 如申請專利範圍第13項之方法，其中該方法進一步包含：施加一資料檢測演算法到一樣本組，以產生一檢測輸出，其中該解碼器輸入係從該檢測輸出取得。
19. 一種儲存裝置，該儲存裝置包含： 一儲存媒體；一頭組件，相關於該儲存媒體來配置並且可操作來提供對應該儲存媒體上之資訊的感應訊號；一讀取通道電路，包括：一類比前端電路，可操作來提供對應該感應訊號的類比訊號；一類比至數位轉換器電路，可操作來取樣該類比訊號，以產生一系列的數位樣本；一均衡器電路，可操作來均衡該等數位樣本以產生一樣本組；一樣本緩衝器，可操作來維持該樣本組；一資料檢測器電路，可操作來：施加一非二進位資料解碼演算法到從該樣本組取得的解碼器輸出，以產生一非二進位解碼輸出；施加一二進位資料解碼演算法到該解碼器輸入，以產生二進位解碼輸出；決定未滿足檢測的第一數目，以對應該非二進位解碼輸出；決定未滿足檢測的第二數目，以對應該二進位解碼輸出；至少部分基於未滿足檢測的該第一數目與未滿足檢測的該第二數目，來選擇該二進位解碼輸出與非二進位解碼輸出的其中一個以當作一選擇解碼結果。
20. 如申請專利範圍第19項之儲存裝置，其中該非二 進位解碼輸出為第一非二進位解碼輸出，其中該二進位解碼輸出係為第一二進位解碼輸出，其中該資料解碼器電路進一步可操作以：重新施加該非二進位資料解碼演算法到該選擇解碼結果所引導的該解碼器輸入，以產生第二非二進位解碼輸出；以及重新施加該二進位資料解碼演算法到該選擇解碼結果所引導的該解碼器輸入，以產生第二二進位解碼輸出。