TW201405679A - 施加用於晶圓級封裝的最終金屬層之方法與相關裝置 - Google Patents

施加用於晶圓級封裝的最終金屬層之方法與相關裝置 Download PDF

Info

Publication number
TW201405679A
TW201405679A TW102120581A TW102120581A TW201405679A TW 201405679 A TW201405679 A TW 201405679A TW 102120581 A TW102120581 A TW 102120581A TW 102120581 A TW102120581 A TW 102120581A TW 201405679 A TW201405679 A TW 201405679A
Authority
TW
Taiwan
Prior art keywords
alloys
metal layer
layer
titanium
protective metal
Prior art date
Application number
TW102120581A
Other languages
English (en)
Inventor
Guy F Burgess
Shannon D Buzard
Anthony P Curtis
Douglas M Scott
Original Assignee
Flipchip Int Llc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Flipchip Int Llc filed Critical Flipchip Int Llc
Publication of TW201405679A publication Critical patent/TW201405679A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Laser Beam Processing (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)
  • Thermal Transfer Or Thermal Recording In General (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

一種晶圓級半導體元件與製造方法，該方法包括：提供具有背側的半導體元件晶圓基材；將導電金屬鍍覆物層施加至該背側；以及將鈦、鈦合金、鎳、鎳合金、鉻、鉻合金、鈷或鈷合金、鎢或鎢合金與鈀或鈀合金的保護金屬層施加至該背側而覆於該導電金屬鍍覆物層上。

Description

施加用於晶圓級封裝的最終金屬層之方法與相關裝置 【相關申請案之交互參照】
此申請案主張美國臨時專利申請案第61/658,788號之優先權，該美國臨時專利申請案於2012年6月12日提出申請，發明名稱為「用於晶圓級封裝上將抗侵蝕最終金屬層施加至先前背側金屬層頂上的方法」，該申請案之揭露內容於此以參考形式將全文併入本文中。
本案之揭露內容大體上關於用在半導體元件上的結構與方法，且詳言之，關於用於電子晶圓級晶片尺度封裝以及覆晶封裝與組裝的結構與方法。
可透過濺射、蒸鍍、電鍍、無電鍍覆等將背側金屬鍍覆物(metallization)的沉積/塗層施加至半導體晶片或其他微電子元件，所述濺射、蒸鍍、電鍍、無電鍍覆等為對於熟習此技術者為已知的沉積技術。半導體工業中，有多種在半導體基材背側上放置金屬鍍覆物的理由。這些金屬鍍覆物可用於積體電路上，以助於在操作元件期間使累積的熱散去。這些金屬鍍覆物也可用於修飾半導體基材的電性質。這些金 屬鍍覆物也可用於增加背磨製程後薄化之基材的機械強度或可靠度。
一或多個背側金屬鍍覆物層大體上放置於磨薄或完整厚度的晶片/元件之背側上，同時該等晶片/元件仍為晶圓形式。
背側金屬鍍覆物需要在半導體基材材料與最初的背側金屬鍍覆物層之間有適合的黏著。如果所增加的金屬沉積物/塗層具有在長期可靠度上合適水準的層間黏著，則可取決於所欲的應用而隨後施加後續的金屬層。
銅與銅合金高度地用於背側金屬鍍覆層，這是由於銅與銅合金的高導電度與熱傳所致；然而，於後續處理步驟中、在組裝期間及/或遭受高溼環境時，銅與銅合金可能變得受侵蝕或氧化。
侵蝕或氧化的背側金屬表面呈現各種問題，這些問題可能包括(但不限於)：將會干擾自動組裝視覺需求(特別是，若存在雷射標記時)的變色的背側表面、縮短部件壽命的持久侵蝕的風險增加、抑制元件總體性能的持久侵蝕的風險增加。
一種已知的解決方案是施加金、鉑、銀、鉑或鈀的外抗侵蝕金屬鍍覆物層。然而，這些金屬之每一者的成本皆相當高昂。因此，需要更節省成本的解決方案。
本案揭露之內容提供一種節省成本的抗侵蝕/氧化的背側保護金屬層，該背側保護金屬層位於銅與銅合金的任 何層以及任何其他先前施加的、易遭受前述問題的背側金屬層頂上。這將從而提供透過後續處理步驟、組裝與整個組裝部件的壽命中於化學性質上與機械性質上皆能有所維持的表面。
已發明一種可靠且可製造方法，以用於針對薄化及完整厚度的半導體基材將抗侵蝕與氧化金屬層施加在一或多個先前施加的背側金屬層頂上。此金屬層的沉積可透過濺射、蒸鍍、浸潤鍍覆、無電鍍覆或其他沉積/塗佈技術而完成。
根據本案揭露內容的方法包括以下步驟：提供半導體元件(諸如晶圓級晶片尺度封裝(WLCSP)元件)，該元件具有至少外背側金屬層，該外背側金屬層易受侵蝕或變色；以及將保護金屬層施加至該外背側金屬層，其中該保護金屬選自由鈦、鈦合金、鎳、鎳合金、鉻、鉻合金、鈷與鈷合金、鎢與鎢合金、鈀與鈀合金所構成之群組。
根據本案之揭露內容的元件包括：半導體晶圓基材，具有背側以及該背側上的導電先金屬鍍覆物層；以及保護金屬層，覆於該金屬鍍覆物層上，其中該保護金屬選自由鈦、鈦合金、鎳、鎳合金、鉻、鉻合金、鈷與鈷合金、鎢與鎢合金、鈀與鈀合金所構成之群組。
100‧‧‧基材
102‧‧‧背側金屬層
104‧‧‧黏著金屬層
108‧‧‧主要背側金屬層
110‧‧‧抗侵蝕金屬層
112‧‧‧辨識標記
200‧‧‧元件
202‧‧‧背側金屬層
為了更完整地瞭解本案揭露內容，現在請參考下列圖式：
第1圖繪示具I/O焊墊的半導體晶圓基材的一部分的剖面視圖。此視圖亦顯示沉積的背側金屬層。
第2圖繪示該半導體晶圓基材與該背側金屬層的較近的剖面視圖。
第3圖繪示具背側金屬鍍覆物與具雷射標記的半導體基材之背側視圖。
第4圖繪示具背側金屬鍍覆物的組裝的WLCSP元件的一部分的剖面視圖，該背側金屬鍍覆物附接至相對應的板或其他板側基材。
在此提出的示範例繪示特定實施例，且申請人不希望此般示範例被理解成以任何方式作限制。
根據本案之揭露內容的方法之一個實施例包括：提供半導體元件(諸如晶圓級晶片尺度封裝(WLCSP)元件)，該元件具有至少外背側金屬層，該外背側金屬層易受侵蝕或變色；以及將鈦的保護金屬層施加至該外背側金屬層。此鈦層可透過任何習知手段施加，該等手段諸如氣相沉積、濺射與化學鍍覆。
用於此發明的抗侵蝕/氧化金屬包括：鈦與鈦合金、鎳與鎳合金、鉻與鉻合金以及鈷與鈷合金。本案之揭露內容提供一種用於該完成的表面以於該部件的整個壽命中維持均勻著色的手段，甚至在用於非雷射標記應用與雷射標記表面的更高濕度的條件亦能維持均勻著色。
此方法應用至下述情況的任何半導體基材：先前施加的背側金屬鍍覆物可能被侵蝕、氧化及/或變色，且該金屬鍍覆物包括(但不限於)：銅與銅合金、鋁與鋁合金、銀與 銀合金、鎢與鎢合金等。所得的抗侵蝕/氧化金屬層可沉積成在10埃至約40000埃的範圍內。
此發明的一個特定實施例中，下伏的金屬層是鍍銅的金屬鍍覆物，該金屬鍍覆物也後續透過雷射標記與跟隨在雷射標記後的沉積而受到處理，該雷射標記產生經雷射標記的背側鍍覆銅層，而該沉積為抗侵蝕/氧化的鈦層的沉積。所得的背側金屬鍍覆物均勻地著色以使雷射標記清楚易讀，且該金屬鍍覆物高度地抗侵蝕或氧化。
第1圖顯示包括一或多個背側金屬層102的組裝後WLCSP元件基材100的剖面視圖。第2圖是根據本案揭露內容的元件基材100的放大視圖，該圖顯示，根據本案揭露內容，首先施加黏著金屬層104至晶圓基材106，之後再施加主要背側金屬層108，最終施加抗侵蝕金屬層110。此外抗侵蝕金屬層110可在第3圖所示的辨識標記112的雷射蝕刻之前或之後施加。
第4圖是根據本案揭露內容的實施例的完整組裝後的元件200的剖面視圖。背側金屬層202包含至少主要層108與外抗侵蝕層110，如參考第2圖如上文所述。
本案揭露內容包括一種使用最終背側金屬鍍覆物層的嶄新方法，該金屬鍍覆物層位在先前沉積/塗佈的金屬層頂上且抗侵蝕/氧化。
此抗侵蝕/氧化層可透過某些手段沉積，該等手段為濺射、蒸鍍、浸潤鍍覆、無電鍍覆或其他沉積/塗佈技術。
在鈦與鈦合金對先前沉積的金屬鍍覆物層的黏著在 可靠度上合適的條件下，則鈦與鈦合金是此最終具抵抗性的背側金屬鍍覆物層的理想金屬。
在其他抗侵蝕/氧化金屬對先前沉積的金屬鍍覆物層的黏著在可靠度上合適的條件下，其他抗侵蝕/氧化金屬也可為形成此最終沉積層的良好候選材料，這些抗侵蝕/氧化金屬諸如為鎳與鎳合金、鉻與鉻合金、鈷與鈷合金、鎢與鎢合金以及鈀與鈀合金。透過使用此最終背側金屬鍍覆物層，半導體基材的背側表面於透過後續處理半導體基材時以及在整個該部件的壽命中，將會在外表上維持均勻。
此嶄新的方法可與雷射標記一併使用或不需與雷射標記一併使用，所述雷射標記發生在沉積此最終保護金屬鍍覆物層之前或之後。較佳為該方法涉及使用位在先前沉積的銅(或銅合金中的之一種銅合金)頂上的抗侵蝕/氧化的最終背側金屬鍍覆物層，而該銅(或銅合金中的之一種銅合金)是作為先前的金屬鍍覆物層。尤其，最終的金屬鍍覆物層是由鈦所構成，該鈦位在先前電鍍的銅(或銅合金中的之一種銅合金)頂上，而該銅(或銅合金中的之一種銅合金)是作為先前的金屬鍍覆物層。
此發明的一種特定實施例包括：沉積銅(或銅合金中的之一種銅合金)作為第一背側金屬鍍覆物、在該第一背側金屬鍍覆物層上產生雷射標記、之後沉積額外的鈦之金屬鍍覆物層於先前沉積的銅(或銅合金中的之一種銅合金)背側金屬鍍覆物頂上。此發明的替代實施例包括沉積銅(或銅合金中的之一種銅合金)作為第一背側金屬鍍覆物、之後沉 積額外的鈦之金屬鍍覆物層於先前沉積的銅(或銅合金中的之一種銅合金)頂上且最後在先前沉積的層上建立雷射標記。較佳為在雷射標記之後有液體蝕刻步驟，以在沉積鈦的抗侵蝕金屬鍍覆物層之前移除任何銅氧化物。再者，可施加額外的金屬鍍覆物層超過上文特定描述的兩層。較佳為抗侵蝕/氧化層可沉積為範圍在10埃至40000埃之間。
雖然已知背側金屬鍍覆物層已併有金、銀、鉑、鈀與鎳以作為金屬堆疊中的最終沉積層，然而此嶄新方法的特定優點在於，該等金屬可稍後再施加，諸如在濺射/鍍覆製程或濺射/鍍覆/雷射標記製程等多個步驟後施加。此外，較佳為在雷射標記製程後施加。
對於發明所屬技術領域中具有通常知識者而言，閱讀本案揭露內容後，將會明瞭許多變化形式。例如，在不背離本案揭露內容的範疇的情況下，可施加額外的金屬鍍覆物層至背側。所有這些修飾形式與變化形式皆涵蓋於本案揭露內容的範疇內。在此所引述的範例應視為說明性質，而非限制性質。
100‧‧‧基材
102‧‧‧背側金屬層

Claims (13)

  1. 一種方法，包括以下步驟：提供具有一背側的一半導體元件晶圓基材；以及將一保護金屬層施加至該背側，其中該保護金屬選自由鈦、鈦合金、鎳、鎳合金、鉻、鉻合金、鈷與鈷合金、鎢與鎢合金、鈀與鈀合金所構成的群組。
  2. 如請求項1所述之方法，其中該晶圓基材具有一導電金屬層，該導電金屬層是在施加該保護金屬層之前施加至該背側。
  3. 如請求項2所述之方法，其中該保護金屬層具有介於約10埃至約40000埃之間的一厚度。
  4. 如請求項1所述之方法，其中該保護金屬層由鈦製成。
  5. 如請求項2所述之方法，其中在施加該保護金屬層之前，先雷射標記該導電金屬層。
  6. 一種方法，包括以下步驟：提供具有一背側的一半導體元件晶圓基材；施加一導電先金屬鍍覆物層至該背側；以及施加一保護金屬層至該背側而覆於該先金屬鍍覆物層上，其中該保護金屬選自由鈦、鈦合金、鎳、鎳合金、鉻、 鉻合金、鈷與鈷合金、鎢與鎢合金、鈀與鈀合金所構成的群組。
  7. 如請求項6所述之方法，其中該保護金屬層具有介於約10埃至約40000埃之間的一厚度。
  8. 如請求項6所述之方法，其中該保護金屬層由鈦製成。
  9. 如請求項6所述之方法，其中在施加該保護金屬層之前，該先金屬鍍覆物層受到雷射標記。
  10. 一種晶圓級元件，包含：一半導體晶圓基材，具有一背側以及該背側上的一導電先金屬鍍覆物層；以及一保護金屬層，覆於該金屬鍍覆物層上，其中該保護金屬選自由鈦、鈦合金、鎳、鎳合金、鉻、鉻合金、鈷與鈷合金、鎢與鎢合金、鈀與鈀合金所構成之群組。
  11. 如請求項10所述之元件，其中該保護金屬層具有介於約10埃至約40000埃之間的一厚度。
  12. 如請求項10所述之元件，其中該保護金屬層由鈦製成。
  13. 如請求項10所述之元件，其中該先金屬鍍覆物層受到雷 射標記。
TW102120581A 2012-06-12 2013-06-10 施加用於晶圓級封裝的最終金屬層之方法與相關裝置 TW201405679A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261658788P 2012-06-12 2012-06-12
US13/789,411 US8980743B2 (en) 2012-06-12 2013-03-07 Method for applying a final metal layer for wafer level packaging and associated device

Publications (1)

Publication Number Publication Date
TW201405679A true TW201405679A (zh) 2014-02-01

Family

ID=49714628

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102120581A TW201405679A (zh) 2012-06-12 2013-06-10 施加用於晶圓級封裝的最終金屬層之方法與相關裝置

Country Status (4)

Country Link
US (2) US8980743B2 (zh)
EP (1) EP2878010A4 (zh)
TW (1) TW201405679A (zh)
WO (1) WO2013188156A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851850A (zh) * 2014-02-14 2015-08-19 飞思卡尔半导体公司 集成电路的背面金属化图形
JP6955931B2 (ja) * 2017-08-22 2021-10-27 株式会社ディスコ 検査用ウエーハ及びエネルギー分布の検査方法
CN111710613A (zh) * 2020-06-18 2020-09-25 宁波芯健半导体有限公司 一种晶圆级芯片封装方法
US12021038B2 (en) 2021-06-11 2024-06-25 Macom Technology Solutions Holdings, Inc. Solderable and wire bondable part marking
US11935753B2 (en) 2021-12-09 2024-03-19 Nxp B.V Backside and sidewall metallization of semiconductor devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793041A (en) * 1979-05-03 1988-12-27 Jerome D. Jenkins Transfer roll with ceramic-fluorocarbon coating containing cylindrical ink holes with round, beveled entrances
US4790922A (en) * 1987-07-13 1988-12-13 Viracon, Inc. Temperable low emissivity and reflective windows
TW552678B (en) 2001-05-29 2003-09-11 Sharp Kk Semiconductor apparatus and process for producing the same, and process for making via hole
US7008867B2 (en) * 2003-02-21 2006-03-07 Aptos Corporation Method for forming copper bump antioxidation surface
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
EP1893791A2 (en) 2005-06-22 2008-03-05 Henkel Kommanditgesellschaft Auf Aktien ELECTRODEPOSITION MATERIAL, PROCESS FOR PROVIDING A CORROSION-PROTECTIVE LAYER OF TiO2 ON AN ELECTRICALLY CONDUCTIVE SUBSTRATE AND METAL SUBSTRATE COATED WITH A LAYER OF TiO2
US20080166837A1 (en) * 2007-01-10 2008-07-10 Tao Feng Power MOSFET wafer level chip-scale package
US20080242003A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Integrated circuit devices with integral heat sinks
EP2382336B1 (en) 2008-12-29 2013-03-06 Hille & Müller GmbH Coated product for use in an electrochemical device and a method for producing such a product
US7842543B2 (en) * 2009-02-17 2010-11-30 Alpha And Omega Semiconductor Incorporated Wafer level chip scale package and method of laser marking the same
US8449995B2 (en) 2009-03-31 2013-05-28 Seagate Technology Llc Corrosion resistant coating for copper substrate
US20100276701A1 (en) * 2009-04-29 2010-11-04 Hebert Francois Low thermal resistance and robust chip-scale-package (csp), structure and method

Also Published As

Publication number Publication date
EP2878010A4 (en) 2016-03-30
US20130328203A1 (en) 2013-12-12
EP2878010A1 (en) 2015-06-03
US20150270223A1 (en) 2015-09-24
US8980743B2 (en) 2015-03-17
WO2013188156A1 (en) 2013-12-19

Similar Documents

Publication Publication Date Title
TWI413146B (zh) 晶片熔絲及其製造方法
US8518815B2 (en) Methods, devices, and materials for metallization
TW201405679A (zh) 施加用於晶圓級封裝的最終金屬層之方法與相關裝置
KR20170092676A (ko) 열 분사식 박막 저항기 및 제조 방법
JPS60138943A (ja) 半導体デバイスの接続電極の電解形成方法
CN102034787A (zh) 包括无电镀镍层的金属配线结构及其制造方法
JP2575094B2 (ja) 金属基体の電気めっき方法及びそのめっき金属
CN110265377B (zh) 引线框架表面精整
TW522773B (en) Semiconductor device, metal laminated sheet used for forming circuit on semiconductor and method of forming circuit
US20090291296A1 (en) Component protection for advanced packaging applications
CN105097562A (zh) 用于加工半导体工件的方法和半导体工件
KR20110056212A (ko) 세라믹 기판 제조 방법
CN211879377U (zh) 器件
KR100764386B1 (ko) 고온공정에 적합한 절연구조체 및 그 제조방법
CN105374701A (zh) 电镀工艺中的活化处理
US8623450B2 (en) Method for producing a flexible circuit configuration
US10629444B2 (en) Method for manufacturing bump structure
US20140264865A1 (en) Semiconductor device and manufacturing method thereof
US11535945B2 (en) Immersion plating treatments for indium passivation
EP0086520B1 (en) Method of depositing a metal
JPH04356937A (ja) 誘電体基板上の導体間の電流誘起電気化学的デンドライト形成を防止するための組成及びコーティング
WO2023149007A1 (ja) 回路基板用導電性フィルム、回路基板用導電性フィルムの製造方法
KR102665133B1 (ko) 잉크젯 프린팅을 활용한 밀착성이 향상된 선택적 금속 패턴 형성 방법
JP2004103706A (ja) 半導体装置用テープキャリアおよびその製造方法
CN107482048A (zh) 包括通孔的电子器件及其形成方法