TW201336044A - 半導體結構及其形成方法 - Google Patents

Abstract

一種半導體結構及其形成方法。半導體結構包括第一半導體區、第二半導體區、介電結構與閘電極層。第一半導體區具有第一導電型。第二半導體區具有相反於第一導電型的第二導電型。第一半導體區係鄰接第二半導體區。介電結構位於第一半導體區與第二半導體區上。閘電極層位於介電結構上。

Description

半導體結構及其形成方法

本發明係有關於一種半導體結構及其形成方法，特別係有關於金氧半導體結構及其形成方法。

在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。近年節省能源IC為半導體結構發展重點之一，能源管理IC常用 LDMOS 或 EDMOS 作為開關。

舉例來說，為了提高半導體結構例如橫向雙擴散金屬氧化半導體(LDMOS)或延伸汲極金屬氧化半導體(EDMOS)的崩潰電壓(breakdown voltage; BVdss)，一種方法係降低汲極區的摻雜濃度並增加漂移長度。然而，此方法會提高半導體結構的特定開啟電阻(Ron, sp)，使得BVdss與Ron, sp無法同時改善。

本發明係有關於一種半導體結構及其形成方法。半導體結構具有優異的效能且製造成本低。

提供一種半導體結構。半導體結構包括第一半導體區、第二半導體區、介電結構與閘電極層。第一半導體區包括第一摻雜區與第二摻雜區。第一半導體區、第一摻雜區與第二摻雜區具有第一導電型。第二半導體區包括第三摻雜區。第二半導體區與第三摻雜區具有相反於第一導電型的第二導電型。第二摻雜區鄰接在第一摻雜區與第三摻雜區之間。第二摻雜區具有摻雜擴散部。摻雜擴散部從第二摻雜區的頂部向第三摻雜區延伸。摻雜擴散部具有第一導電型。介電結構位於第一半導體區與第二半導體區上。閘電極層位於介電結構上。

提供一種半導體結構的形成方法。方法包括以下步驟。形成第一半導體區於基底中。第一半導體區包括第一摻雜區與第二摻雜區。第一半導體區、第一摻雜區與第二摻雜區具有第一導電型。形成第二半導體區於基底中。第二半導體區包括第三摻雜區。第二半導體區與第三摻雜區具有相反於第一導電型的第二導電型。第二摻雜區鄰接在第一摻雜區與第三摻雜區之間。第二摻雜區具有摻雜擴散部。摻雜擴散部從第二摻雜區的頂部向第三摻雜區延伸。摻雜擴散部具有第一導電型。形成介電結構於第一半導體區與第二半導體區上。形成閘電極層於介電結構上。

下文特舉一些實施例，並配合所附圖式，作詳細說明如下：

第1圖繪示根據一實施例之半導體結構的剖面圖。半導體結構包括基底102。舉例來說，基底102包括但不限於絕緣層上覆矽(SOI)、磊晶材料或非磊晶材料。

第一半導體區104位於基底102上。第一半導體區104可包括井區106、第一摻雜區108、第二摻雜區110與頂摻雜區120。頂摻雜區120形成於第一摻雜區108與第二摻雜區110的頂部份中。

井區106、第一摻雜區108、第二摻雜區110與頂摻雜區120具有第一導電型例如N導電型。

第二半導體區112包括第三摻雜區114。第三摻雜區114具有相反於第一導電型的第二導電型例如P導電型。第三摻雜區114係鄰接第一半導體區104。

第二摻雜區110鄰接在第一摻雜區108與第三摻雜區114之間。於實施例中，第二摻雜區110具有摻雜擴散部122。摻雜擴散部122係從第二摻雜區110的頂部向第三摻雜區114延伸。摻雜擴散部122具有第一導電型例如N導電型。

場板摻雜區128可形成位於介電結構116下方的第一半導體區104的第二摻雜區110中。於實施例中，場板摻雜區128係具有第二導電型例如P導電型。

第一重摻雜接觸130形成在第一半導體區104的第一摻雜區108中。第二重摻雜接觸132與第三重摻雜接觸134係形成在第二半導體區112的第三摻雜區114中。第一重摻雜接觸130與第二重摻雜接觸132具有第一導電型例如N導電型。第三重摻雜接觸134具有第二導電型例如P導電型。

介電結構116可位於第一半導體區104的第一摻雜區108與第二摻雜區110，與第二半導體區112的第三摻雜區114上。介電結構116可位於第一重摻雜接觸130與第二重摻雜接觸132之間。

介電結構116包括第一介電層124與第二介電層126。第一介電層124係鄰接第二介電層126。第一介電層124與第二介電層126可分別包括氧化物或氮化物，例如氧化矽或氮化矽，或其他適合的高介電常數(high-K)材料。舉例來說，第一介電層124或第二介電層126可具有氧化物-氮化物-氧化物(oxide-nitride-oxide; ONO)結構。

閘電極層118可位於介電結構116的第一介電層124與第二介電層126上。閘電極層118可包括金屬、多晶矽、金屬矽化物，或其他合適的材料。

絕緣結構136並不限於第1圖中所示的場氧化物(FOX)。舉例來說，絕緣結構136可為淺溝槽隔離(shallow trench isolation; STI)或深溝槽隔離(deep trench isolation; DTI)。

在一些實施例中，係省略第一半導體區104的井區106，因此第一半導體區104的第一摻雜區108與第二摻雜區110及第二半導體區112的第三摻雜區114係形成在基底102中。

於實施例中，半導體結構係為金氧半導體(MOS)裝置，例如LDMOS或EDMOS。詳細地說，在第一導電型為N導電型，且第二導電型為P導電型的例子中，半導體結構係為N通道LDMOS或N通道EDMOS。相對地，在第一導電型為P導電型，且第二導電型為N導電型的例子中，半導體結構係為P通道LDMOS或P通道EDMOS。第一重摻雜接觸130係用作汲極。第二重摻雜接觸132係用作源極。

於實施例中，位在漂移區中的第二摻雜區110其第一導電型摻雜質的淨濃度係小於第一摻雜區108之第一導電型摻雜質的淨濃度，此能夠降低裝置的特定開啟電阻(specific on-resistance ；Ron,sp)。頂摻雜區120有形成在第二摻雜區110(漂移區)中，此能夠降低裝置的特定開啟電阻。位在漂移區中的場板摻雜區128係形成浮動區域(floating area)而提升裝置的崩潰電壓(BVdss)。

由於第一半導體區104的第二摻雜區110具有向第二半導體區112的第三摻雜區114延伸的摻雜擴散部122，因此。裝置的有效通道長度(effective channel length)縮小，並降低通道電阻。

於實施例中，介電結構116的第一介電層124具有均一的第一厚度T1。第二介電層126具有均一的第二厚度T2。第一厚度T1係小於第二厚度T2。於實施例中，係以第一介電層124用作閘介電層。使用厚度較第一介電層124厚的第二介電層126用作絕緣隔離可提高裝置的崩潰電壓。第二介電層126的厚度小於絕緣結構136的厚度可降低裝置的特定開啟電阻。

第一介電層124與第二介電層126具有一平整的共用底表面S。相較於第二介電層係使用場氧化物的比較例(未顯示)，使用實施例的介電結構116可以在裝置的漂移區中提供更短的電流路徑，因而能降低特定開啟電阻。

第1圖至第4圖繪示根據一實施例之半導體結構的形成方法。請參照第2圖，利用摻雜步驟在基底102中形成井區106。

請參照第3圖，利用摻雜步驟在井區106中分別形成第一半導體區104與第二半導體區112。其中第一半導體區104與第二半導體區112重疊的部份係為第二摻雜區110。第一半導體區104與第二半導體區112的形成順序並未限制。於一實施例中，第一半導體區104係在第二半導體區112之前形成。於另一實施例中，第一半導體區104係在第二半導體區112之後形成。在進行摻雜步驟形成第一半導體區104與第二半導體區112之後，係進行熱退火步驟。由於第一半導體區104的第一導電型例如N導電型摻雜質、與第二半導體區112的第二導電型例如P導電型摻雜質對於熱擴散步驟具有不同的擴散特性，造成熱擴散步驟後係得到具有摻雜擴散部122的第二摻雜區110。熱擴散步驟可在形成第一半導體區104與第二半導體區112之後任意的時間點進行，例如在形成場板摻雜區128之前形成，或在形成閘電極層118(第4圖)之後進行。

請參照第3圖，然後利用摻雜步驟在第二摻雜區110中形成場板摻雜區128。在一些實施例中，係省略井區106，因此第一半導體區104的第一摻雜區108與第二摻雜區110及第二半導體區112的第三摻雜區114係形成在基底102中。

請參照第4圖，形成介電結構116於第一半導體區104與第二半導體區102上。舉例來說，介電結構116的第一介電層124與第二介電層126可利用熱氧化法或沉積法例如化學氣相沉積或物理氣相沉積法形成。於一些實施例中，可先形成第二介電層126的下部份，然後在形成第一介電層124的同時形成第二介電層126的上部份。請參照第4圖，形成閘電極層118於介電結構116上。

請參照第1圖，利用摻雜步驟在第一半導體區104的第一摻雜區108與第二摻雜區110中形成頂摻雜區120。頂摻雜區120可利用閘電極層118作為遮罩而形成。利用摻雜步驟在第一半導體區104的第一摻雜區108與第二半導體區112的第三摻雜區114中形成第一重摻雜接觸130與第二重摻雜接觸132。利用摻雜步驟在第三摻雜區114中形成第三重摻雜接觸134。

實施例中半導體結構可應用標準的高壓(HV)製程形成，因此不需要額外的光罩，並降低製造成本。

第5圖繪示根據一實施例之半導體結構的上視圖。於一些實施例中，半導體結構沿AB線的剖面圖係如第6圖所示。半導體結構沿CD線的剖面圖係如第7圖所示。請參照第5圖至第7圖，第5圖僅顯示出半導體結構的介電結構216、閘電極層218、第一重摻雜接觸230、第二重摻雜接觸232、第三重摻雜接觸234與場板摻雜區228。請參照第5圖與第7圖，多數個場板摻雜區228係藉由第一半導體區204的第二摻雜區210互相分開。此例的場板摻雜區228係具有條紋狀(或矩形、長方形)，然本揭露並不限於此，場板摻雜區228亦可具有蜂巢狀、六角形、八角形(octagonal)、圓形(circle)、或四方形(square)。第7圖繪示的半導體結構與第1圖繪示的半導體結構的差異在於，係省略了第1圖中的頂摻雜區120。此外，第一重摻雜接觸230係鄰近第一半導體區204的第二摻雜區210。

第8圖繪示根據一實施例之半導體結構的上視圖。於一些實施例中，半導體結構沿EF線的剖面圖係如第9圖所示。半導體結構沿GH線的剖面圖係如第10圖所示。請參照第8圖至第10圖，第8圖僅顯示出半導體結構的介電結構316、閘電極層318、第一重摻雜接觸330、第二重摻雜接觸332、第三重摻雜接觸334與場板摻雜區328。第8圖繪示的半導體結構與第5圖繪示的半導體結構的差異在於，閘電極層318係具有多數個互相分開的凸出部338。凸出部338係對應場板摻雜區328。凸出部338並不限於第8圖所示的矩形，舉例來說，凸出部338可具有弧形、三角形、或其他任意的形狀。第10圖繪示的半導體結構與第1圖繪示的半導體結構的差異在於，第一重摻雜接觸330係鄰近第一半導體區304的第二摻雜區310。

第11圖繪示根據一實施例之半導體結構的上視圖。於一些實施例中，半導體結構沿IJ線的剖面圖係類似於第9圖所示的半導體結構的剖面圖。半導體結構沿LM線的剖面圖係如第12圖所示。請參照第11圖與第12圖，第11圖僅顯示出半導體結構的介電結構416、閘電極層418、第一重摻雜接觸430、第二重摻雜接觸432、第三重摻雜接觸434與場板摻雜區428。第11圖與第12圖繪示的半導體結構與第5圖及第7圖繪示的半導體結構的差異在於，場板摻雜區428係橫向地互相分開。

第13圖繪示根據一實施例之半導體結構的上視圖。於一些實施例中，半導體結構沿OP線的剖面圖係類似於第12圖所示的半導體結構的剖面圖。半導體結構沿QR線的剖面圖係類似於第6圖所示的半導體結構的剖面圖。第13圖繪示的半導體結構與第11圖繪示的半導體結構的差異在於，場板摻雜區528係具有蜂巢狀(六角形)。於其他實施例中，場板摻雜區528可具有條紋狀、矩形(長方形、四方形)、八角形、或圓形。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102．．．基底

104、204、304．．．第一半導體區

106．．．井區

108．．．第一摻雜區

110、210、310、410．．．第二摻雜區

112．．．第二半導體區

114．．．第三摻雜區

116、216、316、416．．．介電結構

118、218、318、418．．．閘電極層

120．．．頂摻雜區

122．．．摻雜擴散部

124．．．第一介電層

126．．．第二介電層

128、228、328、428、528．．．場板摻雜區

130、230、330、430．．．第一重摻雜接觸

132、232、332、432．．．第二重摻雜接觸

134、234、334、434．．．第三重摻雜接觸

136．．．絕緣結構

338．．．凸出部

S．．．底表面

T1、T2．．．厚度

第1圖至第4圖繪示根據一實施例之半導體結構及其形成方法。

第5圖繪示根據一實施例之半導體結構的上視圖。

第6圖繪示根據一實施例之半導體結構的剖面圖。

第7圖繪示根據一實施例之半導體結構的剖面圖。

第8圖繪示根據一實施例之半導體結構的上視圖。

第9圖繪示根據一實施例之半導體結構的剖面圖。

第10圖繪示根據一實施例之半導體結構的剖面圖。

第11圖繪示根據一實施例之半導體結構的上視圖。

第12圖繪示根據一實施例之半導體結構的剖面圖。

第13圖繪示根據一實施例之半導體結構的上視圖。

102．．．基底

104．．．第一半導體區

106．．．井區

108．．．第一摻雜區

110．．．第二摻雜區

112．．．第二半導體區

114．．．第三摻雜區

116．．．介電結構

118．．．閘電極層

120．．．頂摻雜區

122．．．摻雜擴散部

124．．．第一介電層

126．．．第二介電層

128．．．場板摻雜區

130．．．第一重摻雜接觸

132．．．第二重摻雜接觸

134．．．第三重摻雜接觸

136．．．絕緣結構

S．．．底表面

T1、T2．．．厚度

Claims (10)

1. 一種半導體結構，包括：
   一第一半導體區，包括一第一摻雜區與一第二摻雜區，其中該第一半導體區、該第一摻雜區與該第二摻雜區具有一第一導電型；
   一第二半導體區，包括一第三摻雜區，其中該第二半導體區與該第三摻雜區具有相反於該第一導電型的一第二導電型，該第二摻雜區鄰接在該第一摻雜區與該第三摻雜區之間，該第二摻雜區具有一摻雜擴散部，從該第二摻雜區的頂部向該第三摻雜區延伸，該摻雜擴散部具有該第一導電型；
   一介電結構，位於該第一半導體區與該第二半導體區上；以及
   一閘電極層，位於該介電結構上。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一半導體區更包括一頂摻雜區，形成於該第一摻雜區的頂部份中，該頂摻雜區具有該第一導電型。
3. 如申請專利範圍第1項所述之半導體結構，其中該第一半導體區更包括一頂摻雜區，形成於該第二摻雜區的頂部份中，該頂摻雜區具有該第一導電型。
4. 如申請專利範圍第1項所述之半導體結構，其中該第二摻雜區之第一導電型摻雜質的淨濃度係小於該第一摻雜區之第一導電型摻雜質的淨濃度。
5. 如申請專利範圍第1項所述之半導體結構，其中該介電結構包括一第一介電層與一第二介電層，該第一介電層鄰接該第二介電層。
6. 如申請專利範圍第5項所述之半導體結構，其中該第一介電層具有均一的一第一厚度，該第二介電層具有均一的一第二厚度，該第一厚度係小於該第二厚度。
7. 如申請專利範圍第5項所述之半導體結構，其中該第一介電層與該第二介電層具有一平整的共用底表面。
8. 如申請專利範圍第1項所述之半導體結構，更包括至少一個場板摻雜區，形成於該介電結構下方的該第一半導體區中，其中該場板摻雜區具有該第二導電型。
9. 如申請專利範圍第8項所述之半導體結構，其中該閘電極層具有多數個互相分開的凸出部，該些凸出部係對應多數個該場板摻雜區。
10. 一種半導體結構的形成方法，包括：
    形成一第一半導體區於一基底中，其中該第一半導體區包括一第一摻雜區與一第二摻雜區，該第一半導體區、該第一摻雜區與該第二摻雜區具有一第一導電型；
    形成一第二半導體區於該基底中，其中該第二半導體區包括一第三摻雜區，該第二半導體區與該第三摻雜區具有相反於該第一導電型的一第二導電型，該第二摻雜區鄰接在該第一摻雜區與該第三摻雜區之間，該第二摻雜區具有一摻雜擴散部，從該第二摻雜區的頂部向該第三摻雜區延伸，該摻雜擴散部具有該第一導電型；
    形成一介電結構於該第一半導體區與該第二半導體區上；以及
    形成一閘電極層於該介電結構上。