TW201334422A - 振盪器之自動修整方法及使用該方法之半導體裝置 - Google Patents

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Abstract

本發明提供一種振盪器之自動修整方法。該振盪器之自動修整方法包含由一減法器接收一第一計數結果及第二計數結果以輸出該第一計數結果與該第二計數結果之間的一差作為一偏移頻率；由一除法器接收該偏移頻率以輸出對應於該偏移頻率除以輸出自一微控制單元之一參考偏移頻率的一結果之一除法信號；及由該微控制單元接收該除法信號且判定是否變更一振盪器頻率。

Description

振盪器之自動修整方法及使用該方法之半導體裝置
本發明概念之實施例係關於一種振盪器之自動修整方法，且更特定言之關於一種用於一半導體裝置之振盪器之自動修整方法。
本申請案主張2012年1月19日申請之韓國專利申請案第10-2012-0006383號的優先權，該案之揭示內容之全文係以引用方式併入本文中。
快閃記憶體係可電擦除及重新程式化之非揮發性電腦儲存裝置。一振盪器電路可用於產生在該快閃記憶體內使用之一內部時脈信號。該振盪器電路之一實例係包括奇數個彼此串聯連接之反相器的一環形振盪器，其中最後一個反相器之一輸出係作為一輸入回饋至第一反相器。然而，由該環形振盪器產生之一時脈信號的意欲週期或頻率可因程序電壓溫度(PVT)變動而實質上變更。雖然該快閃記憶體可包含補償此等週期或頻率變更之一電路，但是該電路之添加增加其製造成本。
根據本發明概念之一例示性實施例，一種具有一振盪器之自動修整功能之半導體裝置包含一振盪器、一減法器、一除法器及一振盪器集暫存器。該振盪器經組態以產生一振盪器之時脈信號。該減法器經組態以接收一第一計數結果及第二計數結果且輸出該第一計數結果與該第二計數結 果之間的一差作為一偏移頻率。該除法器經組態以接收該偏移頻率且輸出對應於該偏移頻率除以一參考偏移頻率之一結果的一除法信號。該振盪器集暫存器經組態以接收該除法信號，以藉由自一參考索引減去該除法信號或將該除法信號加至該參考索引而將該參考索引變更成一目標索引，及將對應於該目標索引之一振盪器修整碼傳輸至該振盪器。藉由一參考時脈信號之一頻率而判定該第一計數結果且藉由該振盪器之時脈信號之一頻率而判定該第二計數結果。
該半導體裝置可進一步包含：一微控制單元，其經組態以將該參考偏移頻率傳輸至該除法器；及一嵌入式快閃記憶體，其經組態以儲存對應於該振盪器集暫存器之該參考索引及該目標索引之各者的一振盪器修整碼。
當該除法信號小於1時，該微控制單元可儲存對應於該振盪器集暫存器之該目標索引的該振盪器修整碼作為一目標振盪器修整碼。
當該微控制單元接收該除法信號達至少一預定次數時，該微控制單元可儲存對應於該振盪器集暫存器之該目標索引的振盪器修整碼作為目標振盪器修整碼。
根據本發明概念之一例示性實施例，一種振盪器之自動修整方法包含：一減法器接收一第一計數結果及一第二計數結果且輸出該第一計數結果與該第二計數結果之間的一差作為一偏移頻率；一除法器接收該偏移頻率且輸出對應於該偏移頻率除以輸出自一微控制單元之一參考偏移頻率 的一結果之一除法信號；及該微控制單元接收該除法信號且判定是否變更一振盪器頻率。藉由一參考時脈信號之一頻率而判定該第一計數結果且藉由該振盪器之時脈信號之一頻率而判定該第二計數結果。
該振盪器之自動修整方法可進一步包含一振盪器集暫存器接收該除法信號，藉由自一參考索引減去該除法信號或將該除法信號加至該參考索引而將該參考索引變更成一目標索引，及將對應於該目標索引之一振盪器修整碼傳輸至一振盪器。
該振盪器之自動修整方法可進一步包含當該振盪器頻率無需變更時，該微控制單元將對應於該參考索引之一振盪器修整碼及對應於該目標索引之振盪器修整碼儲存在一嵌入式快閃記憶體中。
根據本發明概念之一例示性實施例，一種包括一振盪器之修整功能之半導體裝置包括一振盪器、一減法器、一除法器及一控制電路。該振盪器經組態以基於一修整碼之接收而產生一振盪器之時脈信號。該減法器經組態以接收一第一計數結果及第二計數結果且輸出該第一計數結果與該第二計數結果之間的一差作為一偏移頻率。該除法器經組態以接收該偏移頻率且輸出對應於該偏移頻率除以一參考偏移頻率之一結果的一除法信號。該控制電路經組態以基於使一參考索引偏移達該結果而判定一目標頻率及基於該目標頻率而輸出該修整碼。
該控制電路可經組態以比較當前結果與一先前結果，其 中該偏移係基於該比較之一結果而對參考索引i)增加或ii)減去該結果之一者。在一實施例中，當該比較結果指示該當前結果高於該先前結果時，該偏移對與一先前偏移操作之參考索引相反的參考索引執行一操作。
該控制電路可包含：一暫存器，其儲存複數個索引；及一微控制單元，其經組態以基於兩個彼此相鄰的索引之間的一差而輸出參考偏移頻率。
該半導體裝置可進一步包含一快閃記憶體，該快閃記憶體經組態以儲存修整碼與指示在其上製造該裝置之一晶粒的一指示項。
本發明概念將藉由參考隨附圖式詳細地描述其例示性實施例而變得更顯而易見。
現將於後文中參考展示本發明之例示性實施例的隨附圖式更全面描述本發明概念。然而，本發明可以許多不同形式具體實施且不應解釋成限於本文所述之例示性實施例。在該等圖式中，為了清楚起見可放大層及區之大小及相對大小。類似數字自始至終指代類似元件。
應瞭解當一元件被提及「連接」或「耦合」至另一元件時，其可直接連接或耦合至該另一元件或可存在中間元件。如本文使用，除非上下文另有清楚指示，否則單數形式「一」、「一個」及「該」亦意欲於包含複數形式。
圖1係在一晶圓100上實施之一晶片C1的一圖。參考圖1，在使該晶片C1可封裝之一封裝程序中，沿複數個刻劃 線S1至S5切割該晶圓100。
在切割晶圓100前，包含一振盪器之一測試電路用於測試晶片C1同時在該晶圓100上高速操作。在一例示性實施例中，該測試電路安置在刻劃線區T1處。包含在該測試電路中之振盪器在其連接至一圖案(例如，一接觸件、一作用電阻器、一金屬線、一多晶矽電阻器等)時根據該晶片C1之一設計規則而產生一振盪信號。
例如，可由包含複數個反相器之一延遲鏈實施該振盪器。在該等反相器之間，兩個相鄰反相器係透過該圖案而彼此串聯連接。該圖案連接在該兩個相鄰反相器之一者的一輸出端子與該兩個相鄰反相器之另一者的一輸入端子之間。該輸出端子及該輸入端子用作一探針且該振盪器產生振盪信號。
基於關於各圖案產生之振盪信號而量測或計算一振盪頻率。基於該振盪頻率是否在一預定參考頻率範圍內而判定晶片C1是否有缺陷。
然而，當晶片C1之大小減小為低於一臨限大小且晶片C1之操作頻率增大為高於一臨限操作頻率時，當振盪頻率增大為超過一臨限振盪頻率(例如，至至少一吉赫(GHz))時，可能難以量測該振盪頻率且可能需要昂貴的量測設備來量測該振盪頻率。
此外，因為量測設備需要大量墊來量測振盪頻率，所以容納測試電路之刻劃線區T1增大晶圓100之面積。因此，晶片之良率減小。
在本發明之一例示性實施例中，可在晶片C1內實施一振盪器及/或一振盪器之測試器。本發明之至少一實施例可藉由減小刻劃線區T1之大小而增大晶片C1之良率。
圖2係根據本發明概念之一例示性實施例的具有一振盪器之自動修整功能之一半導體裝置200的一方塊圖。參考圖2，該半導體裝置200包含一外部時脈接針205、一參考時脈計數器210、一振盪器220、一振盪器之時脈計數器230、一減法器240、一除法器250、一微控制單元(MCU)260、一振盪器集暫存器270及一嵌入式快閃記憶體280。
在一例示性實施例中，外部時脈接針205自半導體裝置200外之一源接收具有該半導體裝置200之正常操作所需的一頻率之一參考時脈信號REF_CLK。參考時脈計數器210可對接收自該外部時脈接針205之參考時脈信號REF_CLK之一參考時間進行計數以量測該參考時脈信號REF_CLK之頻率。在例示性實施例中，該參考時脈計數器210對該參考時脈信號REF_CLK之參考時間進行計數且輸出一第一計數結果REF_CLK_CNT。在例示性實施例中，起初該第一計數結果REF_CLK_CNT係0，且每當在該參考時間期間該參考時脈信號REF_CLK之一部分重複時，該參考時脈計數器210使該計數結果增量。在一例示性實施例中，該參考時脈計數器210針對在該參考時間期間遭遇的該參考時脈信號REF_CLK之各脈衝而使該計數結果增量。在一例示性實施例中，該第一計數結果REF_CLK_CNT係由包含關於 該參考時脈信號REF_CLK之頻率之資訊的複數個位元組成之一數位信號。例如，該裝置200可包含一項目表，其中各項目包含一頻率及一不同位元型樣，且與該第一計數結果REF_CLK_CNT之資訊相關聯的頻率係其位元型樣匹配該資訊之項目的頻率。
在一例示性實施例中，振盪器220接收一數位格式之一振盪器修整碼(OTC)且基於該碼而產生具有預定頻率之一振盪器之時脈信號OSC_CLK。該振盪器220可係一RC振盪器、一弛緩振盪器、產生正弦波之一Wien橋式振盪器或一雙T形振盪器，但是其不限於此。
振盪器之時脈計數器230可對接收自振盪器220之振盪器之時脈信號OSC_CLK的一參考時間進行計數以量測該振盪器之時脈信號OSC_CLK之頻率。在一例示性實施例中，該振盪器之時脈計數器230對該振盪器之時脈信號OSC_CLK之參考時間進行計數且輸出一第二計數結果OSC_CLK_CNT。在一例示性實施例中，起初該第二計數結果OSC_CLK_CNT係0，且每當在該參考時間期間該振盪器之時脈信號OSC_CLK之一部分重複時，該振盪器之時脈計數器230使該計數結果增量。在一例示性實施例中，該振盪器之時脈計數器230針對在該參考時間期間遭過的該振盪器之時脈信號OSC_CLK之各脈衝而使該計數結果增量。在一例示性實施例中，該第二計數結果OSC_CLK_CNT係包括包含關於該振盪器之時脈信號OSC_CLK之頻率之資訊的複數個位元之一數位信號。例 如，該裝置200可包含一項目表，其中各項目包含一頻率及一不同位元型樣，且與該第二計數結果OSC_CLK_CNT之資訊相關聯的頻率係其位元型樣匹配該資訊之項目的頻率。
在一例示性實施例中，減法器240計算以一數位格式輸入之兩個資料值之間的一差。該減法器240可係一全減法器或一半減法器，但其不限於此。在一例示性實施例中，該減法器240自參考時脈計數器210接收第一計數結果REF_CLK_CNT且自振盪器之時脈計數器230接收第二計數結果OSC_CLK_CNT並輸出該第一計數結果REF_CLK_CNT與該第二計數結果OSC_CLK_CNT之間的一差作為一偏移頻率OFS。
在一例示性實施例中，除法器250接收一數位格式之兩個資料值且輸出一資料值除以另一資料值之一結果。在一例示性實施例中，該除法器250自減法器240接收偏移頻率OFS且輸出對應於該偏移頻率OFS除以輸出自MCU 260之一參考偏移頻率REF_OFS的一結果之一除法信號DVS。該除法器250可以整數值準確度輸出該除法信號DVS。在一例示性實施例中，該參考偏移頻率REF_OFS指代對應於振盪器修整碼(OTC)之頻率值之間的一差，該等振盪器修整碼(OTC)對應於後文將描述之包含在嵌入式快閃記憶體280中之一振盪器修整碼區域284(見圖3)中的相鄰索引。一OTC可係使振盪器220能夠產生具有一特定頻率之振盪器之時脈信號OSC_CLK的一碼。
在一例示性實施例中，MCU 260係用於控制嵌入式快閃記憶體280之一專用處理器。在一例示性實施例中，該MCU 260包含一唯讀記憶體(ROM)及/或一隨機存取記憶體(RAM)。在一例示性實施例中，該MCU 260執行程式及操作。在一例示性實施例中，該MCU 260永久或暫時儲存資料。在一例示性實施例中，該MCU 260讀取來自該嵌入式快閃記憶體280之一程式碼且執行一特定程式。該MCU 260可儲存參考偏移頻率REF_OFS且將該參考偏移頻率REF_OFS傳輸至除法器250以使得能夠執行除法。
當振盪器集暫存器270回應於除法信號DVS而將一參考索引變更成一目標索引時，MCU 260可輸出指示是將該除法信號DVS加至該參考索引還是自該參考索引減去該除法信號DVS之一索引減法/加法信號。在一例示性實施例中，該MCU 260接收並儲存輸出自除法器250之除法信號DVS，比較一當前除法信號DVS與在一先前振盪器之自動修整操作中產生之一除法信號DVS，且在該當前除法信號DVS高於該先前除法信號DVS時輸出指示執行前者之一逆運算的一索引減法/加法信號。在一例示性實施例中，若先前運算係一加法運算，則逆運算係一減法運算。例如，若該先前除法信號DVS係4，該當前除法信號DVS係9，且該先前運算係一減法運算，則該MCU 260將指示執行一加法運算。
MCU 260可基於接收自除法器250之一除法信號DVS而判定是否重複振盪器之自動修整。在一例示性實施例中， 當該除法信號DVS為至少1時(例如，當偏移頻率OFS等於或大於參考偏移頻率REF_OFS時)，該MCU 260控制振盪器集暫存器270以將一OTC傳輸至振盪器220，使得重複振盪器之自動修整。然而，當該除法信號DVS小於1時(例如，當該偏移頻率OFS小於該參考偏移頻率REF_OFS時)，該MCU 260可終止該振盪器之自動修整，將對應於目標索引之一OTC傳輸至該振盪器220，且將該OTC作為一目標OTC儲存在嵌入式快閃記憶體280中。在一例示性實施例中，該嵌入式快閃記憶體280包含一表，其中各項目包含一目標OTC及在其上製造一電子電路的特定晶粒之一指示項。
在一例示性實施例中，當MCU 260接收除法信號DVS小於一預定次數(例如，小於三次)時，該MCU 260控制振盪器集暫存器270以將一OTC傳輸至振盪器220，使得重複振盪器之自動修整。然而，當該MCU 260接收該除法信號DVS達至少該預定次數(例如，至少三次)時，該MCU 260可終止該振盪器之自動修整，將對應於目標索引之一OTC傳輸至振盪器220，且將該OTC作為一目標OTC儲存在嵌入式快閃記憶體280中。
可由一索引暫存器實施振盪器集暫存器270。該振盪器集暫存器270可係儲存用於在自嵌入式快閃記憶體280擷取一碼時變更一運算元之一數值的一暫存器。該振盪器集暫存器270可儲存對應於可包含在該嵌入式快閃記憶體280中之振盪器修整碼區域284的一索引。
在一例示性實施例中，振盪器集暫存器270自除法器250接收一除法信號DVS且藉由自參考索引減去該除法信號DVS或將該除法信號DVS加至參考索引而將該參考索引變更成目標索引。在一例示性實施例中，藉由輸出自MCU 260之索引減法/加法信號而判定該振盪器集暫存器270是自參考索引減去該除法信號DVS還是將該除法信號DVS加至參考索引。該振盪器集暫存器270可自嵌入式快閃記憶體280讀取對應於該目標索引之一OTC並使用一緩衝操作而將該OTC傳輸至振盪器220。在一例示性實施例中，該參考索引係對應於開始振盪器之自動修整時之一OTC的索引。在一例示性實施例中，該目標索引係已藉由將該除法信號DVS加至參考索引或自參考索引減去該除法信號DVS(例如，偏移頻率OFS除以參考偏移頻率REF_OFS之一結果)而變更的索引。
在一例示性實施例中，嵌入式快閃記憶體280係其中合併快閃記憶體及一邏輯元件之一合併的快閃記憶體及邏輯(MFL)元件。因為在一單個晶片中實施個別記憶體及邏輯元件，所以可實現緊湊度、低功率消耗、高速及低電磁干擾(EMI)雜訊。該嵌入式快閃記憶體280可包含圖3中圖解說明之一程式碼區域282及振盪器修整碼區域284。該程式碼區域282可儲存半導體裝置200之操作所需的各種程式碼且必要時將一程式碼傳輸至MCU 260。該振盪器修整碼區域284可儲存對應於振盪器集暫存器270之參考索引及目標索引的OTC。
在一例示性實施例中，嵌入式快閃記憶體280根據MCU 260之控制而將對應於目標索引之OTC傳輸至振盪器集暫存器270。在一例示性實施例中，當藉由MCU 260之控制而終止振盪器之自動修整時，該嵌入式快閃記憶體280將對應於該目標索引之OTC作為一目標OTC儲存在振盪器修整碼區域284中。
資料、命令及碼可經由一匯流排290而在除法器250、MCU 260、振盪器集暫存器270與嵌入式快閃記憶體280之間傳送。半導體裝置200可係製造成一積體電路(IC)晶片之一半導體裝置。本發明概念之至少一實施例可應用於製造成一IC晶片之一中央處理單元(CPU)、一記憶體裝置、一控制器等，但是本發明概念不限於此。
當使用根據本發明概念之至少一實施例的半導體裝置200時，對在晶圓100上具有不同頻率值之各晶粒獨立執行頻率校正且個別儲存包含在各晶粒中的半導體裝置200之一目標OTC。因此，一次可對複數個晶粒執行測試及校正，從而減小測試時間。此外，甚至在該等晶粒與該晶圓100分開後，仍可執行測試及校正。
圖3係根據本發明概念之一例示性實施例的圖2中圖解說明之半導體裝置200之一部分的一方塊圖。參考圖2及圖3，可經由匯流排290而在振盪器集暫存器270與嵌入式快閃記憶體280之間傳輸一OTC。除法器250可將作為偏移頻率OFS除以參考偏移頻率REF_OFS之結果的除法信號DVS傳輸至該振盪器集暫存器270。該振盪器集暫存器270可基 於該除法信號DVS而將一參考索引變更成一目標索引且根據MCU 260之控制而將對應於該目標索引之一OTC傳輸至振盪器220。
例如，假定參考索引係0x16且對應於一OTC(其對應於0x16)之一頻率係10,000 kHz。與該參考索引相鄰的索引係0x15及0x17，且分別對應於OTC(其分別對應於相鄰索引)之頻率可係9,900 kHz及10,100 kHz。類似地，分別對應於兩個相鄰索引之頻率之間的一差可係100 kHz。在此實例中，因為儲存在MCU 260中之參考偏移頻率REF_OFS係分別對應於OTC(其分別對應於兩個相鄰索引)之頻率之間的一差，所以其可係100 kHz。
當在第一振盪器之自動修整操作中參考時脈信號REF_CLK之頻率係10,450 kHz且由減法器240輸出之偏移頻率OFS係450 kHz時，除法器250可將對應於一值4.5(其係450 kHz之偏移頻率OFS除以100 kHz之參考偏移頻率REF_OFS的結果)之一除法信號DVS輸出至MCU 260及振盪器集暫存器270。在一例示性實施例中，其中除法器250係以整數單位輸出除法信號DVS，該除法信號DVS具有一值4或5。例如，該值4.5可升值捨位(round up)為5或降值捨位(round down)為4。振盪器集暫存器270可根據MCU 260之控制而將參考索引(例如，0x16)變更成目標索引。當該MCU 260輸出指示自該參考索引(例如，0x16)減去5之除法信號DVS之索引減法/加法信號時，該目標索引可係0x11(例如，0x16-5=0x11)。在一例示性實施例中，該MCU 260將一索引減法/加法信號及該參考索引輸出至該振盪器集暫存器270，且該暫存器270將該索引減法信號用作為一負偏移或將該索引加法信號用作為一正偏移而暫存至其表中以達到目標索引。在對應於0x11之目標索引的頻率係9,500 kHz之一實例中，該振盪器集暫存器270將對應於9,500 kHz之一OTC輸出至振盪器220。接著，該振盪器220基於由該振盪器集暫存器270傳輸的OTC之接收而將振盪器之時脈信號OSC_CLK之頻率變更成9,500 kHz。
在一第二振盪器之自動修整操作中，作為參考時脈信號REF_CLK之頻率(例如，10,450 kHz)與頻率(例如，9,500 kHz)之間的一差之偏移頻率OFS可係950 kHz。由除法器250產生之除法信號DVS對應於一值9.5，其係950 kHz之偏移頻率OFS除以100 kHz之參考偏移頻率REF_OFS的結果。與在該第一振盪器之自動修整操作中4.5之除法信號相比，在該第二振盪器之自動修整操作中除法信號DVS增大為9.5。當除法器250以整數單位輸出除法信號DVS時，由該除法器250輸出之除法信號DVS的值係9或10。例如，該值9.5可升值捨位為10或降值捨位為9。在一例示性實施例中，當MCU 260輸出指示將參考索引增加9之除法信號DVC的索引減法/加法信號時，對應於目標索引之一頻率可設定成接近參考時脈信號REF_CLK之頻率。例如，將0x11之一參考索引增加9產生0x1a之一目標索引，其可對應於10,500 kHz之一頻率。接著，暫存器270將對應10,500 kHz之一OTC輸出至振盪器220。接著，該振盪器220基於 由該振盪器集暫存器270傳輸的OTC之接收而將振盪器之時脈信號OSC_CLK之頻率變更成10,500 kHz。
在第三振盪器之自動修整操作中，作為參考時脈信號REF_CLK之頻率(例如，10,450 kHz)與頻率(例如，10,500 kHz)之間的一差之偏移頻率OFS可係50 kHz。由除法器250產生之除法信號DVS對應於一值0.5，其係50 kHz之偏移頻率OFS除以100 kHz之參考偏移頻率REF_OFS的結果。當除法器250以整數單位輸出該除法信號DVS時，由該除法器250輸出之除法信號DVS的值係0或1。在一例示性實施例中，當振盪器之自動修整設定成終止於MCU 260中時，在除法信號DVS係0或已被接收三次時，該振盪器之自動修整可終止。當該自動修整終止時，對應於0x1a之目標索引的OTC可作為一目標OTC儲存在嵌入式快閃記憶體280之振盪器修整碼區域284中。在該振盪器之自動修整完成時，振盪器220之振盪器之時脈信號OSC_CLK具有10,500 kHz之頻率，該頻率已在來自參考時脈信號REF_CLK(10,450 kHz)的100 kHz之參考偏移頻率REF_OFS之範圍內進行調整。應注意上述操作僅係一實例，因為參考時脈信號REF_CLK之頻率、參考偏移頻率REF_OFS及參考索引可變更成各種值。
若MCU 260起初指示增加4之一除法信號而非減去5之一除法信號，則上述修整將在兩次運算內完成。在一例示性實施例中，該MCU 260在請求將參考索引增加除法信號DVS與自參考索引減去除法信號DVS之間交替。
圖4係根據本發明概念之一例示性實施例的圖2中圖解說明之半導體裝置200之操作的一流程圖。參考圖2及圖4，參考時脈計數器210可自外部時脈接針205接收具有該半導體裝置200之正常操作所需的一頻率之一參考時脈信號REF_CLK。在一例示性實施例中，該參考時脈計數器210對該參考時脈信號REF_CLK之一參考時間進行計數以量測該參考時脈信號REF_CLK之頻率。在一例示性實施例中，在操作S400中，該參考時脈計數器210對該參考時脈信號REF_CLK之參考時間進行計數且輸出一第一計數結果REF_CLK_CNT。
振盪器之時脈計數器230可對接收自振盪器220之一振盪器之時脈信號OSC_CLK的一參考時間進行計數以量測該振盪器之時脈信號OSC_CLK之頻率。在一例示性實施例中，在操作S410中，該振盪器之時脈計數器230對該振盪器之時脈信號OSC_CLK之參考時間進行計數且輸出一第二計數結果OSC_CLK_CNT。
在一例示性實施例中，減法器240自參考時脈計數器210接收第一計數結果REF_CLK_CNT且自振盪器之時脈計數器230接收第二計數結果OSC_CLK_CNT並在操作S420中輸出該第一計數結果REF_CLK_CNT與該第二計數結果OSC_CLK_CNT之間的一差作為一偏移頻率OFS。
在一例示性實施例中，除法器250自減法器240接收偏移頻率OFS且在操作S430中輸出對應於該偏移頻率OFS除以輸出自MCU 260之一參考偏移頻率REF_OFS的一結果之一 除法信號DVS。
MCU 260可基於接收自除法器250之除法信號DVS而判定是否重複振盪器之自動修整。當該除法信號DVS為至少1時(例如，當偏移頻率OFS等於或大於參考偏移頻率REF_OFS時)，在操作S440中該MCU 260可控制振盪器集暫存器270以將一OTC傳輸至振盪器220以重複振盪器之自動修整。或者，當該MCU 260接收該除法信號DVS小於一預定次數(例如，小於三次)時，在操作S440中該MCU 260可控制該振盪器集暫存器270以將該OTC傳輸至該振盪器220以重複該振盪器之自動修整。
在一例示性實施例中，其中振盪器之自動修整經控制以由MCU 260進行重複，振盪器集暫存器270自除法器250接收除法信號DVS且藉由自一參考索引減去該除法信號DVS或將該除法信號DVS加至該參考索引而將該參考索引變更成一目標索引。在一例示性實施例中，藉由輸出自該MCU 260之一索引減法/加法信號而判定振盪器集暫存器270是自參考索引減去該除法信號DVS還是將該除法信號DVS加至該參考索引。該振盪器集暫存器270可自嵌入式快閃記憶體280讀取對應於該目標索引之一OTC並使用一緩衝操作而將該OTC傳輸至振盪器220。在一例示性實施例中，在操作S450中，該振盪器220接收該OTC且根據該OTC而產生具有一特定頻率之振盪器之時脈信號OSC_CLK。
然而，當除法信號DVS小於1時(例如，當偏移頻率OFS小於參考偏移頻率REF_OFS時)，在操作S460中，MCU 260可終止振盪器之自動修整且將OTC作為目標OTC儲存在嵌入式快閃記憶體280中。
或者，當MCU 260接收除法信號DVS達至少預定次數(例如，至少三次)時，在操作S460中該MCU 260可終止振盪器之自動修整且將OTC作為目標OTC儲存在嵌入式快閃記憶體280中。
圖5係展示根據本發明概念之一例示性實施例的圖4中圖解說明之操作的一時序圖。參考圖5，自該時序圖頂部循序地圖解說明參考時脈信號REF_CLK、第一計數結果REF_CLK_CNT、振盪器之時脈信號OSC_CLK及第二計數結果OSC_CLK_CNT。參考圖2至圖5，如參考圖3描述，假定參考索引係0x16且對應於一OTC(其對應於0x16)之一頻率係10,000 kHz。與該參考索引相鄰的索引係0x15及0x17，且分別對應於OTC(其分別對應於該等相鄰索引)之頻率可係9,900 kHz及10,100 kHz。類似地，分別對應於兩個相鄰索引之頻率之間的一差可係100 kHz。在此實例中，因為儲存在MCU 260中之參考偏移頻率REF_OFS係分別對應於OTC(其分別對應於兩個相鄰索引)之頻率之間的一差，所以其可係100 kHz。亦假定當由該MCU 260接收之除法信號DVS小於1時，振盪器之自動修整操作終止。
在一第一振盪器之自動修整操作OAT1中，當參考時脈信號REF_CLK之頻率係10,450 kHz時，在操作S400及S410中參考時脈計數器210及振盪器之時脈計數器230分別對參考時脈信號REF_CLK及振盪器之時脈信號OSC_CLK之參 考時間進行計數，且分別輸出10,450 kHz之一第一計數結果REF_CLK_CNT及10,000 kHz之一第二計數結果OSC_CLK_CNT。在操作S420中，減法器240可輸出10,450 kHz之第一計數結果REF_CLK_CNT與10,000 kHz之第二計數結果OSC_CLK_CNT之間的一差作為450 kHz之一偏移頻率OFS。在操作S430中，除法器250可將對應於整數4.5(其係450 kHz之偏移頻率OFS除以100 kHz之參考偏移頻率REF_OFS的結果)之4的一除法信號DVS輸出至MCU 260及振盪器集暫存器270。因為接收自該除法器250的4之除法信號DVS為至少1，所以該MCU 260命令在操作S440中重複振盪器之自動修整操作。該振盪器集暫存器270可根據該MCU 260之控制而將參考索引變更成一目標索引。當該MCU 260輸出指示自該參考索引減去4之除法信號DVS的一索引減法/加法信號時，該目標索引可係0x11。對應於一OTC(其對應於該目標索引0x11)之一頻率可係9,500 kHz。在操作S450中，振盪器220之振盪器之時脈信號OSC_CLK之頻率可藉由該振盪器集暫存器270傳輸之OTC而變更成9,500 kHz。
在一第二振盪器之自動修整操作OAT2中，在操作S410中，振盪器之時脈計數器230可對振盪器之時脈信號OSC_CLK之參考時間進行計數並輸出9,500 kHz之一第二計數結果OSC_CLK_CNT。在操作S420中，減法器240可輸出10,450 kHz之第一計數結果REF_CLK_CNT與9,500 kHz之第二計數結果OSC_CLK_CNT之間的一差作為950 kHz之 一偏移頻率OFS。在操作S430中，除法器250可將對應於整數9.5(其係950 kHz之偏移頻率OFS除以100 kHz之參考偏移頻率REF_OFS的結果)之9的除法信號DVS輸出至MCU 260及振盪器集暫存器270。因為接收自該除法器250的9之除法信號DVS為至少1，所以該MCU 260命令在操作S440中重複振盪器之自動修整操作。該振盪器集暫存器270可根據該MCU 260之控制而將參考索引變更成目標索引。當該MCU 260輸出指示將9之除法信號DVS加至該參考索引的一索引減法/加法信號時，對應於該目標索引之一頻率可設定成接近參考時脈信號REF_CLK之頻率，使得該目標索引可變更成0x11。對應於一OTC(其對應於該目標索引0x11)之一頻率可係10,500 kHz。在操作S450中，振盪器220之振盪器之時脈信號OSC_CLK之頻率可藉由該振盪器集暫存器270傳輸之OTC而變更成10,500 kHz。
在一第三振盪器之自動修整操作OAT3中，作為參考時脈信號REF_CLK之頻率(10,450 kHz)與頻率(10,500 kHz)之間的一差之偏移頻率OFS可係50 kHz。由除法器250產生之除法信號DVS對應於一值0.5，該值係50 kHz之偏移頻率OFS除以100 kHz之參考偏移頻率REF_OFS的結果。與在第一振盪器之自動修整操作OAT1中之4.5的除法信號相比，在該第三振盪器之自動修整操作OAT3中除法信號DVS已減小為0.5。此時，該振盪器之自動修整操作可終止。對應於0x1a之目標索引的當前OTC可作為目標OTC儲存在嵌入式快閃記憶體280之振盪器修整碼區域284中。在該振動 器之自動修整完成後，振盪器220之振盪器之時脈信號OSC_CLK具有10,500 kHz之頻率，其已在來自參考時脈信號REF_CLK(10,450 kHz)的100 kHz之參考偏移頻率REF_OFS之範圍內進行調整。應注意上述操作僅係一實例，因為參考時脈信號REF_CLK之頻率、參考偏移頻率REF_OFS及參考索引可變更成各種值。
此後，在操作S410中，振盪器之時脈計數器230可對振盪器之時脈信號OSC_CLK之參考時間進行計數且輸出10,500 kHz之一第二計數結果OSC_CLK_CNT。在操作S420中，減法器240可輸出10,450 kHz之第一計數結果REF_CLK_CNT與10,500 kHz之第二計數結果OSC_CLK_CNT之間的一差作為50 kHz之一偏移頻率OFS。在操作S430中，除法器250可將對應於整數0.5(其係50 kHz之偏移頻率OFS除以100 kHz之參考偏移頻率REF_OFS的結果)之0的一除法信號DVS輸出至MCU 260及振盪器集暫存器270。因為接收自除法器250的0之除法信號DVS小於1，所以在操作S450中MCU 260終止振盪器之自動修整。在操作S460中，該MCU 260可將當前OTC作為目標OTC儲存在嵌入式快閃記憶體280之振盪器修整碼區域284中。在該振動器之自動修整完成後，振盪器220之振盪器之時脈信號OSC_CLK具有10,500 kHz之頻率，其已在來自參考時脈信號REF_CLK(10,450 kHz)的100 kHz之參考偏移頻率REF_OFS之範圍內進行調整。應注意上述操作僅係一實例，因為參考時脈信號REF_CLK之頻率、參考偏移 頻率REF_OFS及參考索引可變更成各種值。
根據本發明概念之至少一實施例，對在一晶圓上具有不同頻率之各晶粒獨立執行頻率校正且個別儲存包含在各晶粒中之一半導體裝置的一目標OTC。因此，一次可對複數個晶粒執行測試及校正，從而減小測試時間。此外，甚至在該等晶粒與該晶圓分開後，仍可執行測試及校正。
雖然本發明概念已參考其例示性實施例而特定展示及描述，但是熟習此項技術者應瞭解可在不悖離本發明概念之精神及範疇的情況下於其中進行各種形式及細節之變更。
100‧‧‧晶圓
200‧‧‧半導體裝置
205‧‧‧外部時脈接針
210‧‧‧參考時脈計數器
220‧‧‧振盪器
230‧‧‧振盪器之時脈計數器
240‧‧‧減法器
250‧‧‧除法器
260‧‧‧微控制單元(MCU)
270‧‧‧振盪器集暫存器
280‧‧‧嵌入式快閃記憶體
282‧‧‧程式碼區域
284‧‧‧振盪器修整碼區域
290‧‧‧匯流排
C1‧‧‧晶片
S1‧‧‧刻劃線
S2‧‧‧刻劃線
S3‧‧‧刻劃線
S4‧‧‧刻劃線
S5‧‧‧刻劃線
T1‧‧‧刻劃線區
圖1係在一晶圓上實施之一晶片的一圖；圖2係根據本發明概念之一例示性實施例的具有一振盪器之自動修整功能之一半導體裝置的一方塊圖；圖3係根據本發明概念之一例示性實施例的圖2中圖解說明之半導體裝置之一部分的一方塊圖；圖4係根據本發明概念之一例示性實施例的圖2中圖解說明之半導體裝置之操作的一流程圖；及圖5係展示根據本發明概念之一例示性實施例的圖4中圖解說明之操作的一時序圖。
200‧‧‧半導體裝置
205‧‧‧外部時脈接針
210‧‧‧參考時脈計數器
220‧‧‧振盪器
230‧‧‧振盪器之時脈計數器
240‧‧‧減法器
250‧‧‧除法器
260‧‧‧微控制單元(MCU)
270‧‧‧振盪器集暫存器
280‧‧‧嵌入式快閃記憶體
290‧‧‧匯流排

Claims (10)

  1. 一種具有一振盪器之自動修整功能之半導體裝置，該半導體裝置包括：一振盪器，其經組態以產生一振盪器之時脈信號；一減法器，其經組態以接收一第一計數結果及第二計數結果且輸出該第一計數結果與該第二計數結果之間的一差作為一偏移頻率；一除法器，其經組態以接收該偏移頻率且輸出對應於該偏移頻率除以一參考偏移頻率之一結果的一除法信號；及一暫存器，其經組態以接收該除法信號，以藉由自一參考索引減去該除法信號或將該除法信號加至該參考索引而將該參考索引變更成一目標索引，及將對應於該目標索引之一振盪器修整碼傳輸至該振盪器，其中藉由一參考時脈信號之一頻率而判定該第一計數結果且藉由該振盪器之時脈信號之一頻率而判定該第二計數結果。
  2. 如請求項1之半導體裝置，其進一步包括：一微控制單元，其經組態以將該參考偏移頻率傳輸至該除法器；及一嵌入式快閃記憶體，其經組態以儲存對應於該暫存器之該參考索引及該目標索引之各者的一振盪器修整碼。
  3. 如請求項2之半導體裝置，其中當該除法信號小於1時， 該微控制單元儲存對應於該暫存器之該目標索引的該振盪器修整碼作為一目標振盪器修整碼。
  4. 如請求項2之半導體裝置，其中當該微控制單元接收該除法信號達至少一預定次數時，該微控制單元儲存對應於該暫存器之該目標索引的該振盪器修整碼作為一目標振盪器修整碼。
  5. 如請求項4之半導體裝置，其中該預定次數係3。
  6. 如請求項1之半導體裝置，其進一步包括：一參考時脈計數器，其經組態以對該參考時脈信號之一參考時間進行計數且輸出該第一計數結果；及一振盪器之時脈計數器，其經組態以對該振盪器之時脈信號之該參考時間進行計數且輸出該第二計數結果。
  7. 如請求項1之半導體裝置，其中該振盪器根據接收自該暫存器之該振盪器修整碼而產生該振盪器之時脈信號。
  8. 如請求項1之半導體裝置，其進一步包括一外部時脈接針，該外部時脈接針經組態以自該裝置外之一源接收該參考時脈信號。
  9. 一種振盪器之自動修整方法，其包括：由一減法器接收一第一計數結果及一第二計數結果以輸出該第一計數結果與該第二計數結果之間的一差作為一偏移頻率；由一除法器接收該偏移頻率以輸出一除法信號，其中該除法信號係該偏移頻率除以輸出自一微控制單元之一參考偏移頻率的一結果；及 由該微控制單元接收該除法信號以判定是否變更一振盪器頻率，其中藉由一參考時脈信號之一頻率而判定該第一計數結果且藉由該振盪器之時脈信號之一頻率而判定該第二計數結果。
  10. 如請求項9之振盪器之自動修整方法，其進一步包括一暫存器接收該除法信號，藉由自一參考索引減去該除法信號或將該除法信號加至該參考索引而將該參考索引變更成一目標索引，及將對應於該目標索引之一振盪器修整碼傳輸至一振盪器。
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