TW201330265A - 用於半導體元件之多溝渠終端結構及其製作方法 - Google Patents

Abstract

本發明係為一種用於半導體元件之多溝渠終端結構及其製作方法，該半導體元件包含一半導體基板及一主動結構區，該多溝渠終端結構包含一多溝渠結構，該些溝渠係形成於該半導體基板之一露出表面上；一第一罩幕層，形成於該半導體基板之部份表面上，其中該部份表面對應於該半導體元件之一終端結構區；一閘極絕緣層，形成於該多溝渠結構之表面上；一導電層，形成於該閘極絕緣層上，該導電層並凸出於該半導體基板之該露出表面；以及一金屬層，形成於該第一罩幕層及該終端結構區的導電層上。

Description

用於半導體元件之多溝渠終端結構及其製作方法

本發明係為一種用於半導體元件之多溝渠終端結構及其製作方法，尤指以一製作方法以提供出一種多溝渠終端結構，以提供半導體元件（例如蕭基二極體裝置）有較高的反向耐電壓值。

蕭基二極體(Schottky Diode)為以電子作為載子之單極性元件，其特性為速度快，且於施加較低的正向偏壓電壓(Forward Bias Voltage；Vf)時，便可有較大的順向電流與較短的反向回復時間(Reverse Recovery Time；tRR)。但若於蕭基二極體持續施加增加的反向偏壓時，則會有較大的漏電流。而後，有溝渠式之蕭基能障二極體之提出，係藉由於溝渠中填入多晶矽或金屬來夾止反向漏電流，使元件的漏電能大幅降低。

關於溝渠式之蕭基能障二極體，其代表性前案可參閱美國專利第5365102號(專利名稱：SCHOTTKY BARRIER RECTIFIER WITH MOS TRENCH)中所揭露之元件結構與技術；並請參閱如第一圖A-F所示之主要製程步驟。首先在第一圖A中，提供有一磊晶層(epitaxial layer)厚度之半導體基板12，且此基板12具有兩表面12a、12b，其中高掺雜濃度(N+型)之陰極區域12c鄰近其表面12a，而低掺雜濃度(N型)之漂移區域12d則從高掺雜濃度(N+型)之陰極區域12c伸展至表面12b；並進而於其上成長一二氧化矽層(SiO2)13，以降低接著要成長的一氮化矽層(Si3N4)15之沉積應力，並再於氮化矽層15上形成一光阻層17。

接著在第一圖B中，利用該光阻層17進行一微影製程(lithography)及蝕刻製程(etching)，以移除部分的氮化矽層15、二氧化矽層13以及基板12，從而將其基板12的漂移區域12d蝕刻出多個分離平台14，且形成為具有一特定深度與寬度之一溝渠結構22。接著在第一圖C中，分別於其溝渠結構22之側壁22a及底部22b上成長出絕緣性質之一熱氧化層16。並在第一圖D中，移除剩下的氮化矽層15和二氧化矽層13，以及於第一圖E中，在其整體結構之上方鍍上一金屬層23。並接著在第一圖F中，於背面之表面12a處同樣進行金屬鍍製，使其多個分離之平台14能將所接觸之金屬層23平行連接出單一個陽極金屬層18，而於其背面之表面12a處則能形成出一陰極金屬層20；使其陽極金屬層18與平台14之接觸便因所謂的蕭基能障(Schottky Barrier)而成為蕭基接面，從而完成晶圓之製程。

由上述之方法製作之溝渠式蕭基二極體(Trench MOS Barrier Schottky Rectifier，簡稱為TMBR)，具有極低之正向偏置電壓(Vf)，反向漏電流則受到溝渠結構之夾止，會比無溝渠結構者有更低的漏電流。然而，由於在矽晶圓上挖溝渠等製程所製造出之應力未能有效的得到適當之處理，使得產品在可靠度測試時較容易故障；於實際產品應用時亦偶有故障產生。其原因即為應力導致之微細裂痕，最後造成元件故障。

再者，由於前述方法製作之溝渠式蕭基二極體並未提供終端結構，因而此溝渠式蕭基二極體之電壓耐壓不足，影響其應用範圍。除了上述範例之蕭基二極體之外，諸多之半導體元件，例如閘流體元件(thyrisor)也需要可提供反向耐壓之機制；因此如何能提供一種終端結構以提供半導體元件（例如蕭基二極體裝置）有較高的反向耐電壓值，乃業界之研發重點。

為了改善半導體元件之耐壓，本發明提供一種用於半導體元件之多溝渠終端結構，包含：一多溝渠結構，包含多數之溝渠，該些溝渠係形成於該半導體基板之一露出表面上；一第一罩幕層，形成於該半導體基板之部份表面上，其中該部份表面對應於該半導體元件之一終端結構區；一閘極絕緣層，形成於該多溝渠結構之表面上；一導電層，形成於該閘極絕緣層上，該導電層並凸出於該半導體基板之該露出表面；以及一金屬層，形成於該第一罩幕層上，及該終端結構區的導電層上。

再者，本發明提供一種用於半導體元件之多溝渠終端結構製作方法，包含下列步驟：a).提供一半導體基板，該半導體基板包含一主動結構區及一終端結構區；b).於該半導體基板上形成一第一罩幕層，該第一罩幕層至少對應於該終端結構區；c).根據該第一罩幕層對該半導體基板進行蝕刻，以於該半導體基板中形成一多溝渠結構，該多溝渠結構包含多數之溝渠；d).於該多溝渠結構之表面上形成一閘極絕緣層；e).於該閘極絕緣層上形成一導電層；f).形成一金屬層，該金屬層至少覆蓋於該第一罩幕層上，及覆蓋該終端結構區的導電層上。

請參閱第二圖A至第二圖R，係為本發明所提出用於半導體元件之多溝渠終端結構製作方法實施例的製作流程示意圖，其中該半導體元件例如可為(但是不限定)於溝渠式蕭基二極體。

如第二圖A所示，首先係先提供一半導體基板30；在此實施例中，該半導體基板30包含了有一高掺雜濃度(N+型)之矽基板31與一低掺雜濃度(N型)之磊晶層32此兩部份；而其中低掺雜濃度之磊晶層32係形成於高掺雜濃度之矽基板31之上，且其低掺雜濃度之磊晶層32係具有一定的厚度，以提供本發明實施例後續所需之多溝渠結構(Multi-Trench)之蝕刻形成。

接著便於該半導體基板30之表面32a上，也就是對其中的低掺雜濃度之磊晶層32所在之表面32a，先進行一熱氧化(Thermal Oxidation)製程，以於該半導體基板30之表面32a上形成一第一氧化層41；在此實施例中，該第一氧化層41所具有的厚度可設計約為6000埃，但是須知此厚度僅為一實施例，不是本發明專利範圍之限制；再者，第一氧化層41之實際所需厚度仍須考量後續溝渠深度及最後半導體元件終端結構所需耐壓能力。其次，如第二圖B所示，再於該第一氧化層41上形成定義有一第一光阻圖案的一第一光阻層B1，因而根據該第一光阻圖案對該第一氧化層41進行蝕刻，使得該第一光阻圖案能轉移至該第一氧化層41上。而在此實施例中，所述之該第一光阻圖案係對應於後續待形成的多溝渠結構之，因而蝕刻後的該第一氧化層41便能成為後續提供蝕刻出溝渠的成長蝕刻硬遮罩(Hard Mask)。如第二圖C-D所示，在將該第一光阻圖案轉移至該第一氧化層41上後，即可藉由乾式蝕刻方式，將該第一氧化層41蝕刻形成一第一罩幕層A1。

承上所述，當該第一罩幕層A1於該半導體基板30上形成後，便可除去完成蝕刻後的該第一光阻層B1，而呈現出如第二圖D所示之結果。接著，如第二圖E所示，便根據所形成的該第一罩幕層A1對該半導體基板30進行溝渠之蝕刻，以於該半導體基板30中形成一包含多數溝渠之多溝渠結構33。

當該多溝渠結構33形成後，可接著對其包含有底部與側壁之表面進行一隨選的粗糙度修飾(Trench Rounding)步驟，以使其表面因前述之蝕刻過程所產生的粗糙邊角能加以去除，而讓後續之相關氧化層的形成有較佳的環境。該粗糙度修飾步驟可由下列方式進行：(1)為先對該多溝渠結構33進行沿其表面向下厚度約達數百個埃大小的乾式蝕刻，使得此一較薄之蝕刻處理能修飾其表面；(2)接著前述處理後，於該多溝渠結構33之表面包含了其底部與側壁上形成一厚度不大之第二氧化層42，其目的係為一種犧牲氧化層(Sacrificial Oxide)，也就是藉由其形成之後便接著加以除去的過程，來達到修飾該多溝渠結構33之表面的目的。第二圖F中所示為驟修飾處理之後再形成該第二氧化層42之示意圖；因此，接著的步驟便是將該第二氧化層42加以除去，以達成粗糙度修飾。

隨後再於該多溝渠結構33之表面上，也就是包含了於其底部與側壁的表面部份上，形成如第二圖G中所示的一閘極絕緣層(Gate insulation layer)43，此閘極絕緣層例如可以為閘極氧化層(gate oxide)或是閘極氮化物層(gate nitride)，在後文中，為了說明方便，以閘極氧化層43作為說明範例，但是須知此並非為對本發明之限制。而在此實施例中，該閘極氧化層43之形成例如係能凸出於前述之該半導體基板30之表面32a的高度；也就是說，該多溝渠結構33上的該閘極氧化層43能和所述之該第一罩幕層A1之部份下側側面相接觸。

承上所述，當該閘極氧化層43於該多溝渠結構33之表面上形成之後，便接著於該閘極氧化層43上與該第一罩幕層A1上形成如第二圖H中所示的一導電層44，此導電層44可以為一多晶矽結構或是一導電金屬層。在後文中，為了說明方便，以多晶矽結構44作為說明範例，但是須知此並非為對本發明之限制。在此實施例中，該多晶矽結構44係以一化學氣相沉積(Chemical Vapor Deposition,CVD)製程之方式於該閘極氧化層43上與該第一罩幕層A1上完成，使得該多晶矽結構44除了能填滿該多溝渠結構33內的該閘極氧化層43所界定的空間外，還能從該第一罩幕層A1之頂面與其部份側面（亦即未被閘極氧化層43覆蓋的側面）上加以整個覆蓋。

接著，便是將所形成的該多晶矽結構44加以除去所不需要的部份。在此實施例中，所使用的除去方式係為一反蝕刻(Etch Back)製程，也就是仍以乾式蝕刻的方式但不使用任何的光阻圖案，而是依所設定的時間來均勻地對該多晶矽結構44進行向下的蝕刻。其蝕刻之結果係如第二圖I中所示，經過蝕刻之後，該第一罩幕層A1之頂面與其一部份的側面便能夠加以露出；而該第一罩幕層A1之另一部份的側面，則仍舊和該閘極氧化層43以及所剩下的該多晶矽結構44相接觸。

在此實施例中，於上述步驟完成之後，還在保持如第二圖I所示之樣式下進行一離子佈植(Ion Implantation)製程；而在此例中，係利用硼離子或磷離子來作為進行此一離子佈植製程的說明。詳細來說，係將硼離子或磷離子於該多晶矽結構44內作均勻地、預定深度之佈植，使其能成為在二極體中的一均勻的P型或N型傳導材質。再者，上述圖示第二圖H-J之多晶矽結構44成長及離子佈植步驟，也可由現場成長(in situ growth)之多晶矽結構44步驟取代，亦即在現場成長多晶矽結構44時即加入所需之雜質，以形成所需之雜質濃度分布，提供後續所需之蕭基二極體的蕭基能障層。

之後，如第二圖J所示，便再於所得結構上形成定義有一第二光阻圖案的一第二光阻層B2，用以根據該第二光阻圖案來對所得結構進行蝕刻，亦即該第一罩幕層A1進行蝕刻；進而再除去完成蝕刻後的該第二光阻層B2，而成為如第二圖K中所示的結構。如此圖所示，在第二光阻層B2圖案左側的未被覆蓋部份為主動結構區(active structure region)部份，亦即為溝渠式蕭基二極體進行整流工作之部份；而被第二光阻層B2圖案覆蓋的右側部份為多溝渠終端結構區(termination structure region)部份，亦即作為溝渠式蕭基二極體防護環(guard ring)之部份。上述蝕刻製程能移除在主動結構區部份之第一罩幕層A1，而留下在終端結構部份的第一罩幕層A1。換言之，上述蝕刻步驟可使第二圖K中所示之晶圓左側區域之該半導體基板30、該多晶矽結構44及部份閘極氧化層43能加以露出。如第二圖L所示，隨後將第二光阻層B2移除。

隨後在所得結構上進行一金屬濺鍍(Metal Sputtering)製程，或是金屬蒸鍍(metal evaporation)以形成如第二圖M中所示的一金屬層50。在後文中，為了說明方便，係以金屬濺鍍所產生之金屬濺鍍層50作為金屬層50之一範例，但是須知此非為對本發明之限制。在此實施例中，該金屬濺鍍層50係由一第一金屬層51和一第二金屬層52這兩部份所構成。其分別的形成步驟係為，先於該第一罩幕層A1、該半導體基板30露出表面、及該多晶矽結構44表面上進行金屬濺鍍，以形成該第一金屬層51，也就是此時該第一金屬層51係覆蓋了整個晶圓的頂面。而在此例中，該第一金屬層51係可採用一鈦金屬(Ti)之材質來完成。

接著，再於該第一金屬層51上進行金屬濺鍍，以形成另一層的該第二金屬層52，而該第二金屬層52係為對該第一金屬層51作整體的覆蓋。而在此例中，該第二金屬層52的採用係為鋁、矽、銅(Al/Si/Cu)之合金。是故，該金屬濺鍍層50(即其中的第一金屬層51)與該半導體基板30(即其中的低掺雜濃度(N型)之磊晶層32)之表面32a相接觸時，便能形成所謂的一蕭基接面或蕭基能障(Schottky Barrier)，其位在如第二圖M中所示結構的虛線左側的編號51部份。此外，在此實施例中，於此一步驟後還可包含進行一快速熱製程(Rapid Thermal Processing，簡稱為RTP)，如此便可有效地修正該金屬濺鍍製程之結果。

隨後，如第二圖N所示，便是再於該金屬濺鍍層50上形成定義有一第三光阻圖案的一第三光阻層B3，用以根據該第三光阻圖案來對部份之該金屬濺鍍層50，也就是針對如第二圖N中所示之晶圓右側區域進行蝕刻，以露出部份之溝渠結構33，及移除未被第三光阻層B3覆蓋的金屬濺鍍層50部份；進而再除去完成蝕刻後的該第三光阻層B3，而成為如第二圖O中所示的晶圓樣式。

在此步驟中，利用該第三光阻層B3所採用的蝕刻方式係為一金屬蝕刻(Metal Etching)製程，從而能在該第三光阻圖案下，對包含了該第一金屬層51與該第二金屬層52的該金屬濺鍍層50進行蝕刻，以將對應所述終端結構區的多溝渠結構33露出（亦即位於其晶圓右側區域的部份表面加以露出），更具體而言，可依據該溝渠式蕭基二極體所需之反向耐壓，而決定被金屬濺鍍層覆蓋之多溝渠結構33數目。此外，在此實施例中，於此一步驟後還可包含進行一熱融合(Sintering)製程，以加強該金屬濺鍍層50、該半導體基板30及該多晶矽結構44表面上的密合。

隨後，如第二圖P所示，於所得結構表面上，形成一層鈍態保護層(passivation layer)45，此鈍態保護層45例如可以為硼磷氧化層45。依據本發明之一實施例，該硼磷氧化層45係以加入硼、磷雜質之氧化物為材質，以使其熔點能降低，因而在經過加熱後(較佳方式係加熱到約攝氏800度)，即可使得此種含硼、磷雜質之氧化物具有較軟之易流動性質，因此可形成如第二圖P所示之較為平整之上表面。此外該鈍態保護層也可以為四乙基矽氧烷層(Tetraethoxysilane;TEOS)，或是氮化矽層(silicon nitride)。

隨後，如第二圖Q所示，於鈍態保護層45之表面上形成定義有一第四光阻圖案的一第四光阻層B4，此第四光阻層B4大體上覆蓋溝渠式蕭基二極體之多溝渠終端結構部份。接著，如第二圖R所示，利用此第四光阻層B4將未覆蓋之鈍態保護層45部份移除，以露出主動結構區的金屬濺鍍層50部份。最後再將第四光阻層B4移除，以形成所得之具有多溝渠終端結構的蕭基二極體。

最後，進行一晶圓允收測試(Wafer Acceptance Test，簡稱為WAT)，來對完成所有製程後的晶圓進行結構之電性測試。

是故，第二圖R中所示的最後晶圓樣式，便為利用本發明所提出之具有多溝渠終端結構的半導體元件（例如為蕭基二極體、閘流體、pn接面二極體或是金氧半場效電晶體(MOSFET)）。由該圖所示可知，該半導體元件包含在左側之主動結構區及在右側之多溝渠終端結構區。該多溝渠終端結構包含一半導體基板30、一第一罩幕層A1、一閘極氧化層43、一多晶矽結構44、以及一金屬濺鍍層50。其中該半導體基板30內部係具有一多溝渠結構33；而所示之該第一罩幕層A1則形成於和該半導體基板30的部份多溝渠結構33相鄰之露出表面32a上；而該閘極氧化層43形成於該多溝渠結構33之表面上；該多晶矽結構44以凸出於該半導體基板30之表面32a的方式，形成於該閘極氧化層43上；而包含該第一金屬層51和該第二金屬層52的該金屬濺鍍層50，則形成於該第一罩幕層A1及該多晶矽結構44表面上。

綜上所述，相較於習用的半導體元件，利用本發明所述之製作方法所完成的半導體元件，具有較高之反向耐壓能力。在半導體元件為蕭基二極體之範例中，蕭基接面外側區域具有多溝渠終端結構，以提高對於反向電壓的耐壓能力。更詳細而言，在終端結構區之金屬濺鍍層50係直接與導電性的多晶矽結構44接觸，以更有效的分散電場，且隨著被金屬濺鍍層50覆蓋的溝渠33數目越多，耐壓值也可增加。此外，由於在終端結構區之金屬濺鍍層50不會接觸到該半導體基板30露出表面(被第一罩幕層A1及閘極氧化層43所阻隔)，因此不會形成蕭基接面或蕭基能障(Schottky Barrier)，也不至於影響溝渠式蕭基二極體之元件特性。

任何熟悉本技術領域的人員，可在運用與本發明相同目的之前提下，使用本發明所揭示的概念和實施例變化來作為設計和改進其他一些方法的基礎。這些變化、替代和改進不能背離申請專利範圍所界定的本發明的保護範圍。是故，本發明得由熟習此技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。

[習知技術]

12．．．半導體基板

12a、12b．．．表面

12c．．．陰極區域

12d．．．漂移區域

13．．．二氧化矽層

14．．．平台

15．．．氮化矽層

16．．．熱氧化層

17．．．光阻層

18．．．陽極金屬層

20．．．陰極金屬層

22．．．溝渠結構

22a．．．側壁

22b．．．底部

23．．．金屬層

[本發明]

30．．．半導體基板

31．．．高掺雜濃度之矽基板

32．．．低掺雜濃度之磊晶層

32a．．．表面

33．．．多溝渠結構

41．．．第一氧化層

42．．．第二氧化層

43．．．閘極絕緣層

44．．．導電層

45．．．鈍態保護層

B1．．．第一光阻層

B2．．．第二光阻層

B3．．．第三光阻層

B4．．．第四光阻層

A1．．．第一罩幕層

50．．．金屬層

51．．．第一金屬層

52．．．第二金屬層

本案得藉由下列圖式及說明，俾得一更深入之了解：

第一圖A-F，係為習用的溝渠式之蕭基能障二極體的主要製程步驟示意圖。

第二圖A-R係為本發明所提出之用於半導體元件之多溝渠終端結構製作方法，其較佳實施例的製作流程示意圖。

30．．．半導體基板

31．．．高掺雜濃度之矽基板

32．．．低掺雜濃度之磊晶層

32a．．．表面

43．．．閘極絕緣層

44．．．導電層

45．．．鈍態保護層

A1．．．第一罩幕層

51．．．第一金屬層

52．．．第二金屬層

Claims (20)

1.一種用於半導體元件之多溝渠終端結構，該半導體元件包含一半導體基板及一主動結構區，該多溝渠終端結構包含：
一多溝渠結構，包含多數之溝渠，該些溝渠係形成於該半導體基板之一露出表面上；
一第一罩幕層，形成於該半導體基板之部份表面上，其中該部份表面對應於該半導體元件之一終端結構區；
一閘極絕緣層，形成於該多溝渠結構之表面上；
一導電層，形成於該閘極絕緣層上，該導電層並凸出於該半導體基板之該露出表面；以及
一金屬層，形成於該第一罩幕層及該終端結構區的導電層上。

如申請專利範圍第1項所述之用於半導體元件之多溝渠終端結構，其中該半導體基板係包含一高掺雜濃度(N+型)之矽基板與一低掺雜濃度(N型)之磊晶層。

如申請專利範圍第1項所述之用於半導體元件之多溝渠終端結構，其中該閘極絕緣層為閘極氧化層或是閘極氮化物層。

如申請專利範圍第1項所述之用於半導體元件之多溝渠終端結構，其中該導電層為多晶矽層或是導電金屬層。

如申請專利範圍第1項所述之用於半導體元件之多溝渠終端結構，其中該金屬層係為濺鍍或是蒸鍍金屬層。

如申請專利範圍第1項所述之用於半導體元件之多溝渠終端結構，其中該金屬層包含有：一第一金屬層，及一第二金屬層，形成於該第一金屬層上；其中該第一金屬層係以一鈦金屬而完成，而該第二金屬層係為鋁、矽、銅之合金。

如申請專利範圍第1項所述之用於半導體元件之多溝渠終端結構，其中該半導體元件為蕭基二極體、閘流體、pn接面二極體或是金氧半場效電晶體(MOSFET)。

如申請專利範圍第1項所述之用於半導體元件之多溝渠終端結構，更包含一鈍態保護層，覆蓋於該終端結構區之金屬層上。

如申請專利範圍第8項所述之用於半導體元件之多溝渠終端結構，其中該鈍態保護層為硼磷氧化層、四乙基矽氧烷層(Tetraethoxysilane;TEOS)、或是氮化矽層(silicon nitride)。

一種用於半導體元件之多溝渠終端結構製作方法，包含下列步驟：
a).提供一半導體基板，該半導體基板包含一主動結構區及一終端結構區；
b).於該半導體基板上形成一第一罩幕層，該第一罩幕層至少對應於該終端結構區；
c).根據該第一罩幕層對該半導體基板進行蝕刻，以於該半導體基板中形成一多溝渠結構，該多溝渠結構包含多數之溝渠；
d).於該多溝渠結構之表面上形成一閘極絕緣層；
e).於該閘極絕緣層上形成一導電層；
f).形成一金屬層，該金屬層至少覆蓋於該第一罩幕層上，及至少覆蓋該終端結構區的導電層上。

如申請專利範圍第10項所述之用於半導體元件之多溝渠終端結構製作方法，其中該半導體基板係包含一高掺雜濃度(N+型)之矽基板與一低掺雜濃度(N型)之磊晶層。

如申請專利範圍第10項所述之用於半導體元件之多溝渠終端結構製作方法，其中步驟b更包含下列步驟：
於該半導體基板之表面上形成一第一氧化層；
於該第一氧化層上形成一第一光阻層，且定義該第一光阻層具有一第一光阻圖案；及
根據該第一光阻圖案對該第一氧化層進行蝕刻，以將該第一光阻圖案轉移至該第一氧化層上而形成該第一罩幕層。

如申請專利範圍第12項所述之用於半導體元件之多溝渠終端結構製作方法，其中該第一光阻圖案係和該多溝渠結構之樣式相對應。

如申請專利範圍第10項所述之用於半導體元件之多溝渠終端結構製作方法，其中該導電層係為一多晶矽層或是金屬層。

如申請專利範圍第14項所述之用於半導體元件之多溝渠終端結構製作方法，其中該方法包含步驟e1：
於該多晶矽層內進行一離子佈植製程。

如申請專利範圍第10項所述之用於半導體元件之多溝渠終端結構製作方法，其中形成該金屬層係包含下列步驟：於步驟f後所得結構上進行一金屬濺鍍或蒸鍍製程，以形成一第一金屬層；以及於該第一金屬層上進行該金屬濺鍍或蒸鍍製程，以形成一第二金屬層，而該第一金屬層與該第二金屬層係構成為該金屬層。

如申請專利範圍第16項所述之用於半導體元件之多溝渠終端結構製作方法，其中該第一金屬層係以一鈦金屬而完成，而該第二金屬層係為鋁、矽、銅之合金。

如申請專利範圍第10項所述之用於半導體元件之多溝渠終端結構製作方法，其中該方法更包含下列步驟：於該終端結構區之金屬層上覆蓋一層鈍態保護層。

如申請專利範圍第10項所述之用於半導體元件之多溝渠終端結構製作方法，其中該閘極絕緣層為閘極氧化層或是閘極氮化物層。

如申請專利範圍第10項所述之用於半導體元件之多溝渠終端結構製作方法，其中該半導體元件為蕭基二極體、閘流體、pn接面二極體或是金氧半場效電晶體(MOSFET)。