TW201328190A - 半導體裝置固有資訊產生裝置及半導體裝置固有資訊產生方法 - Google Patents

半導體裝置固有資訊產生裝置及半導體裝置固有資訊產生方法 Download PDF

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Abstract

本發明提供一種半導體裝置固有資訊產生裝置及一種半導體裝置固有資訊產生方法，目的在於獲得不受半導體裝置製造時之影響、或不受半導體裝置的經年劣化之影響，而輸出滿足所期望之性能之短時脈衝波形干擾之裝置。該裝置具有位元產生部(310)，該位元產生部(310)係具備：短時脈衝波形干擾產生電路(330)；以及位元變換電路(340)，係將短時脈衝波形干擾的形狀變換為資訊位元；短時脈衝波形干擾產生電路藉由搭載複數個組合電路(331)，而輸出複數個不同之短時脈衝波形干擾；位元產生部復具備：選擇器(332)，係因應選擇訊號而自複數個不同之短時脈衝波形干擾中選擇一個短時脈衝波形干擾，並對位元變換器進行輸出；且該裝置復具備：性能評估／控制部(350)，藉由輸出選擇訊號來取得複數個不同之短時脈衝波形干擾之各者所對應之位元資訊，並依據各個位元資訊來特定滿足所期望之性能之短時脈衝波形干擾。

Description

半導體裝置固有資訊產生裝置及半導體裝置固有資訊產生方法
本發明係有關於認證及加密等安全性(security)者，具體而言，係關於半導體裝置固有資訊產生裝置及半導體裝置固有資訊產生方法，目的在於生成認證所需要之半導體裝置固有的識別符、及加密所需要之加密鑰等。
在ASIC及FPGA等半導體裝置中，即便在同一種類之半導體裝置上安裝同一個電路，亦會由於依每個半體裝置個體而不同之閘(gate)延遲等半導體裝置特性，而存在有依每個半導體裝置個體而得到不同輸出之現象。產生如此現象之電路或該技術係稱為實體不可複製函數(Physical Unclonable Function)或實體不可複製(Physical Uncloning)技術(於下述說明，係將該技術稱為PUF)，係在對於所謂認證及加密之用途的應用上備受期待。
就PUF之例而言，係有利用在組合電路的輸出訊號所產生之短時脈衝波形干擾(glitch)之先前技術(例如，參考專利文獻1)。第13圖係為專利文獻1所示之PUF(於下述稱為短時脈衝波形干擾PUF)的基本構成圖、以及具體的訊號處理之說明圖。第13(a)圖所示之短時脈衝波形干擾PUF1301係構成為具備：資料暫存器(data register)群1320；短時脈衝波形干擾產生電路1330；以及位元(bit)變換電路1340。
在此，所謂短時脈衝波形干擾(glitch)係為，在訊號 的數值進行變化時之過渡狀態可看到之數值以0及1反覆進行激烈變化之現象。此時，在訊號波形所產生之山形(波峰)在此亦稱為短時脈衝波形干擾。
就第13(a)圖而言，使對於由組合電路所構成之短時脈衝波形干擾產生電路1330的輸入訊號1311的數值變化時，係因應於此而使輸出訊號1312之值產生變化。而在至該變化結束為止之過渡狀態中，係產生短時脈衝波形干擾。於後述，係將包含有短時脈衝波形干擾之訊號稱為短時脈衝波形干擾訊號。
短時脈衝波形干擾係因應安裝有短時脈衝波形干擾產生電路1330之半導體裝置個體之特性而變化。亦即，即便為相同短時脈衝波形干擾產生電路1330，亦按每個各半導體裝置而產生不同之短時脈衝波形干擾。在此，依據各短時脈衝波形干擾的形狀，且藉由決定0或1之值，而可按每個各半導體裝置產生不同之位元。就值的決定方式而言，例如，係有若短時脈衝波形干擾所包含之山(波峰)的個數為偶數則為0，而若為奇數則為1之方法。
上述之短時脈衝波形干擾PUF 1301之位元產生處理之流程係如第13(b)圖所示。再者，將短時脈衝波形干擾形狀變換為位元之藉由位元變換電路1340之處理的安裝例係如第13(c)圖所示。就第13(c)圖而言，係顯示有利用反轉觸發器(toggle flip-flop)(於下述簡稱為反轉FF)之位元變換電路1340，以及其動作之時序流程(timing flowchart)。
反轉FF係對於每一次的啟動訊號的輸入，所輸出之值係進行反轉(若為0則變為1，若為1則變為0)之電路。依據此原理，雖包含於短時脈衝波形干擾之山的數量為偶數或為奇數之任意者，惟係一對一對應於輸出的反轉次數之偶數、奇數，結果，係一對一對應於0、1之位元值。
藉由第13圖所示之一連串處理，係成為對應於輸入訊號1311而生成1位元。將此處理因應輸入訊號1311之變化而改變施行方式來進行複數次，藉此可產生由複數個位元所構成之位元列。亦即，將對於短時脈衝波形干擾產生電路1330之輸入訊號設為n位元時，例如進行所謂0→1、0→2、…、0→2n-1之2n-1個變化之施行方式，藉此可產生2n-1位元之位元列。
(先前技術文獻) (專利文獻)
專利文獻1：國際公開第11/086688號手冊
然而，就專利文獻1所示之短時脈衝波形干擾PUF 1301之構成而言，係有下述之課題。在將短時脈衝波形干擾PUF 1301安裝於FPGA及ASIC等半導體裝置時之性能，係在至實際製造半導體裝置為止並不明確。因此，係有可能在實際製造半導體裝置時並未滿足所期望之性能。在此，所謂的性能係指，例如資訊量或錯誤率(error rate)。
再者，在半導體裝置之製造當下，即便滿足了所期望 之性能，亦有可能因半導體裝置的經年劣化而變得不滿足所期望之性能。在此，係於下述說明因半導體裝置之經年劣化而導致資訊量減少之理由。短時脈衝波形干擾係依據構成短時脈衝波形干擾產生電路1330之閘之延遲特性而產生。該延遲特性係因應半導體裝置之經年劣化而會變化，故短時脈衝波形干擾的出現方式亦因應裝置的經年劣化而會變化。
第14圖係為顯示以往的短時脈衝波形干擾PEF之短時脈衝波形干擾的經年變化的狀態之說明圖。如第14圖所示，短時脈衝波形干擾產生電路1430若經過經年變化，則產生不容易出現短時脈衝波形干擾、或不會出現短時脈衝波形干擾之狀況。結果，所產生之資訊量係減少。原因在於，例如在如上述之因應短時脈衝波形干擾的山的數量為奇數或偶數來決定位元之方法中，係短時脈衝波形干擾若在最初時未出現(山的個數為0)，則位元必定會變為0。
就未滿足所期望之資訊量或錯誤率之結果而言，係無法進行產生所期望之位元長之識別符或加密鑰，而產生製品機器未發揮功能之不良狀況。
本發明係為了解決前述課題所完成者，目的在於獲得一種半導體裝置固有資訊產生裝置、及半導體裝置固有資訊產生方法，係不會受到半導體裝置製造時的影響，或不會受到裝置經年劣化之影響，而可輸出滿足所期望之性能之短時脈衝波形干擾。
本發明之半導體裝置固有資訊產生裝置係具有位元產生部，該位元產生部係具備有輸出產生於組合電路的輸出訊號之短時脈衝波形干擾之短時脈衝波形干擾產生電路，以及將短時脈衝波形干擾的形狀變換為資訊位元之位元變換電路，藉由該位元產生部而於半導體裝置內產生半導體裝置的固有資訊者，短時脈衝波形干擾產生電路係藉由搭載複數個組合電路，而構成作為輸出複數個不同短時脈衝波形干擾之上位(top)短時脈衝波形干擾產生電路，位元產生部復具有：選擇器，藉由自外部接收選擇訊號，而從由短時脈衝波形干擾產生電路所輸出之複數個不同之短時脈衝波形干擾中依序選擇一個短時脈衝波形干擾，並對位元變換電路輸出，且該半導體裝置固有資訊產生裝置復具備：性能評估/控制部，以從複數個不同之短時脈衝波形干擾中依序選擇一個之方式輸出選擇訊號，藉此取得對應於複數個不同之短時脈衝波形干擾而由位元變換電路所變換之各自的位元資訊，且依據各個位元資訊來特定滿足所期望之性能之短時脈衝波形干擾，並以輸出所特定之短時脈衝波形干擾作為半導體裝置的固有資訊之方式來特定選擇訊號。
再者，本發明之半導體裝置固有資訊產生方法係適用於一種半導體裝置固有資訊產生裝置，而用以在半導體裝置內產生半導體裝置固有資訊者，該固有資訊產生裝置係具有輸出產生於組合電路的輸出訊號之短時脈衝波形干擾之短時脈衝波形干擾產生電路，以及將短時脈衝波形干擾 的形狀變換為資訊位元之位元變換電路者，該方法包含：從經由短時脈衝波形干擾產生電路所搭載之複數個組合電路所輸出之複數個不同短時脈衝波形干擾中，選擇一個短時脈衝波形干擾並對位元變換電路進行輸出之輸出選擇訊號之步驟(step)；以從複數個不同之短時脈衝波形干擾中依序選擇一個之方式輸出選擇訊號，藉此取得對應於複數個不同之短時脈衝波形干擾之各者而由位元變換電路所變換之各者的位元資訊，且依據各個位元資訊來特定滿足所期望之性能之短時脈衝波形干擾之步驟；以及以輸出所特定之短時脈衝波形干擾作為半導體裝置的固有資訊之方式來特定選擇訊號之步驟。
依據本發明之半導體裝置固有資訊產生裝置以及半導體裝置固有資訊產生方法，係搭載複數個短時脈衝波形干擾產生電路，而藉由設為可從其中選擇接近所期望性能之短時脈衝波形干擾產生電路，可不受半導體裝置製造時之影響，或不受半導體裝置的經年劣化之影響，而得到可輸出滿足所期望之性能之短時脈衝波形干擾之半導體裝置固有資訊產生裝置以及半導體裝置固有資訊產生方法。
以下使用圖式說明關於本發明的半導體裝置固有資訊產生裝置、以及半導體裝置固有資訊產生方法的最佳實施形態。
(實施形態1)
本發明之基本概念(idea)係為搭載複數個特性不同者作為短時脈衝波形干擾產生電路。就特性而言，係注目於短時脈衝波形干擾的產生個數，而將自幾乎未產生短時脈衝波形干擾之短時脈衝波形干擾產生電路、至產生大量短時脈衝波形干擾之短時脈衝波形干擾產生電路予以多數搭載。依據其目的，尤其係以藉由單純且較小之邏輯電路予以串聯連接，階段性的增加邏輯的複雜度，而逐漸增加短時脈衝波形干擾的產生之構成作為基本。
第1圖係為用以說明本發明實施形態1之半導體裝置固有資訊產生裝置內的短時脈衝波形干擾產生電路的基本概念之示意圖。第1圖所示之短時脈衝波形干擾產生電路130係構成為將相同之4個邏輯電路A(相當於邏輯電路131(1)至131(4))予以串聯連接。在此，邏輯電路A係可為線性電路亦可為非線性電路。
在使對於短時脈衝波形干擾130之輸入訊號變化時，短時脈衝波形干擾係產生於各邏輯電路131(1)至131(4)的輸出。此等輸出係屬於將相同邏輯電路A予以串聯連接之第一段/第二段/第三段/第四段的輸出，且對應段數前進，而發生較多之短時脈衝波形干擾。
藉此，例如就第1圖的例子而言，第1段之邏輯電路131(1)的輸出係短時脈衝波形干擾較少而資訊量較少。另一方面，第三段的邏輯電路131(3)及第四段的邏輯電路131(4)的輸出係短時脈衝波形干擾較多而不穩定。相對於此，第二段的邏輯電路131(2)的輸出係產生短時脈衝波形 干擾與安定性的平衡度(balance)較好之狀況。
在此，針對安定性，係使用第2圖進行說明。第2圖係為關於本發明實施形態1之短時脈衝波形干擾的穩定性之說明圖，具體而言，係顯示對於相同之輸入訊號，按每個動作產生不同圖型(pattern)之短時脈衝波形干擾，而每次所產生之位元不同之狀況。如此之狀態係稱為不穩定。在不穩定之狀態下，由於每個動作之位元係無再現性，故無法將所產生之位元作為資訊使用。亦即，可作為PUF使用之資訊量係減少。
於上述第1圖中，產生較多短時脈衝波形干擾者(相當於第三段邏輯電路131(3)的輸出，或第四段邏輯電路(4)的輸出)，雖資訊量變高，惟同時也產生較多短時脈衝波形干擾之狀態係為不穩定。因此，若增加邏輯電路A之段數來增加短時脈衝波形干擾，則雖於最初時可作為PUF使用之資訊量係增加，惟係於某個時機轉為減少。該者係為第二段及第三段之邊界。據此，若考量短時脈衝波形干擾數及穩定性，則就第1圖所示之例而言，第二段的邏輯電路131(2)的輸出可謂係最適合利用作為PUF。
再者，第三段的邏輯電路131(3)的輸出係在經過經年劣化後亦有最適合作為PUF之可能。亦即，就現在時間點而言，雖屬於短時脈衝波形干擾較多而不穩定，惟在由於經年劣化而短時脈衝波形干擾不容易出現時，該第三段邏輯電路131(3)之輸出係可能成為最適於作為PUF。
再者，第四段之邏輯電路131(4)的輸出係可作為亂數 產生器予以利用而非PUF。亦即第四段的邏輯電路131(4)的輸出由於短時脈衝波形干擾非常多而不安定，故如第2圖所示，每次輸出係不穩定。因此，該第4圖之邏輯電路131(4)的輸出雖無法用於作為PUF，反過來說，係成為可作為亂數使用。
根據上述原理，針對本實施形態1之半導體裝置固有資訊產生裝置的內部構造，係一面圖示一些具體例一面於下述進行說明。第3圖係為顯示本發明實施形態1之半導體裝置固有資訊產生裝置的第一構成例之示意圖。相當於第3圖所示之半導體裝置固有資訊產生裝置之短時脈衝波形干擾PUF301係構成為具備：位元產生部310；以及性能評估/控制部350。
在此，位元產生部310係具有進行位元產生之功能，且具備：資料暫存器(data register)群320；上位(top)短時脈衝波形干擾產生電路330；以及位元變換電路340。另一方面，性能評估/控制部350係進行位元產生部310所產生之位元的性能評估，並具有控制位元產生部310之功能，用以產生接近所期望之性能之短時脈衝波形干擾。
接著，針對位元產生部310的內部構造進行詳細說明。位元產生部310內之資料暫存器群320係為保持輸入至上位短時脈衝波形干擾產生電路330之資料之暫存器群。
並且，上位短時脈衝波形干擾產生電路330係具備：邏輯電路331(1)至331(N)，由將相同邏輯電路A予以N段 串聯連接所構成；以及選擇器(selector)332。在此，邏輯電路331(1)至331(N)之動作，係與前述第1圖之具有四段邏輯電路之短時脈衝波形干擾產生電路130相同。
再者，選擇器320係依據由性能評估/控制部350所輸出之選擇訊號，選擇邏輯電路331(1)至331(N)之任一段之輸出，並選擇切換是否給予至變換電路340。藉由具備如此之構成，上位短時脈衝波形干擾產生電路330係具備使短時脈衝波形干擾的產生數階段性的增加之構成，並藉由由性能評估/控制部350所輸出之選擇訊號，而可自N個短時脈衝波形干擾訊號中選擇其中一個。
並且，關於邏輯電路A，係如前述第1圖所說明，可為線性電路亦可為非線性電路。就設計方針之一例而言，係例如有，為了抑制安裝大小之目的，使用單獨且單純之小的邏輯電路，增加該段數N，藉此增加邏輯之複雜度之構成。
接著，第4圖係為顯示本發明實施形態1之半導體裝置固有資訊產生裝置的第二構成例之示意圖。相當於第4圖所示之半導體裝置固有資訊產生裝置之短時脈衝波形干擾PUF 401係構成為具備：位元產生部410；以及性能評估/控制部450。再者，位元產生部410係具備：資料暫存器群420；上位短時脈衝波形干擾產生電路430；以及位元變換電路440。
若比較第4圖所示之第二構成例與前述第3圖所示之第一構成例，則雖基本的構成係相同，惟上位短時脈衝波 形干擾產生電路的內部構成係不同。在此，係以該不同點為中心於下述進行說明。於前述第3圖所示之第一構成例之上位短時脈衝波形干擾產生電路330係連接N段邏輯電路A，且藉由選擇來自其各段之輸出，而產生合計N個之短時脈衝波形干擾訊號。
另一方面，第4圖所示之第二構成例之上位短時脈衝波形干擾產生電路430具備完全個別之N個短時脈衝波形干擾產生電路431(1)至431(N)、以及選擇器432。亦即，藉由安裝N個完全個別之短時脈衝波形干擾產生電路，上位短時脈衝波形干擾產生電路430係產生N個短時脈衝波形干擾訊號。
就此第4圖的構成之短時脈衝波形干擾產生電路431(1)至431(N)之例而言，係例如有密碼演算法(cryptographic algorithm)之S-box。藉由利用所謂DES、AES、MISTY、Camellia之各種加密演算法之S-box，係可安裝不同之短時脈衝波形干擾產生電路。
接著，針對第3圖之性能評估/控制部350、以及第4圖之性能評估/控制部450進行說明。兩者的功能係為相同，在此使用第3圖，針對性能評估/控制部350的功能進行具體的說明。
性能評估/控制部350係控制選擇器332，而對N個短時脈衝波形干擾訊號一個個進行選擇。藉此，位元變換電路340係藉由將各段所對應之短時脈衝波形干擾訊號變換為位元，而可產生各段所對應之位元。據此，性能評估 /控制部350係以反覆進行產生相對於某段之位元(例如100次)之方式來控制選擇器332，此時，將第一次所得之值與第二次以後所得之值進行比較，藉此可進行錯誤率之評估，以作為位元變換器340之輸出。
第5圖係為顯示本發明實施形態1之性能評估/控制部所包含之錯誤率評估電路的構成例之示意圖。錯誤率評估電路560係具備：暫存器561，係保持第一次的位元值；比較器562，係比較第一次的位元值與第二次以後的位元值；以及暫存器563，係計算並保持比較結果不一致時之次數。
比較器562係在比較結果不一致時，產生暫存器563的允許(enable)訊號。並且，暫存器563係因應允許訊號而將暫存器的值增加1，藉此可計算不一致之，次數。例如，若在進行100次之比較之後的暫存器563的值為10時，則錯誤率評估電路560係判定錯誤率為10%。
如此，錯誤率係例如反覆進行100次相同半導體裝置內之位元產生，而可藉由使用其100個位元值進行評估。另一方面，為了進行資訊量之評估，則需要複數個，例如對於100個不同之半導體裝置而產生之100個位元值。因此，在相同裝置內係必須模擬地做出存在有複數個半導體裝置之狀況。
第6圖係為顯示本發明實施形態1之用以評估資訊量之半導體裝置固有資訊生成裝置的構成例、以及性能評估/控制部所包含之資訊量評估電路的構成例之示意圖。相 當於第6圖(a)所示之半導體裝置固有資訊產生裝置之短時脈衝波形干擾PUF 601係構成為具備：資料暫存器群620；M個上位短時脈衝波形干擾產生電路630(1)至630(M)；選擇器632；位元變換電路640；以及性能評估/控制部650。
在此，資料暫存器群620、選擇器632、位元變換電路640、以及性能評估/控制部650係分別與前述第3圖之資料暫存器群320、選擇器332、位元變換電路340、以及性能評估/控制部350具有相同功能。
再者，M個上位短時脈衝波形干擾產生電路630(1)至(M)係為將相當於前述第3圖之上位短時脈衝波形干擾產生電路330、或相當於前述第4圖之上位短時脈衝波形干擾產生電路之上位短時脈衝波形干擾產生電路(亦即，為了產生N個短時脈衝波形干擾訊號，而具有N個短時脈衝波形干擾產生電路者)，以相同配置(layout)安裝M個於半導體裝置上者。
並且，性能評估/控制部650係藉由控制選擇器632而作為可選擇輸出M個上位短時脈衝波形干擾產生電路630(1)至630(M)中之任一個。藉此，短時脈衝波形干擾PUF601係模擬地構成相對於M個裝置之短時脈衝波形干擾PUF，而模擬地產生相對於M個裝置之位元。再者，短時脈衝波形干擾PUF601係藉由性能評估/控制部650進行相對於模擬地產生之M個位元值之統計處理，而可評估資訊量。
例如可藉由向農的熵值(Shannon’s entropy)來計測 某位元所具有之資訊量。向農的熵值係為在位元成為0之機率為p(成為1之機率為1-p)時，定義為-p×log2(p)-(1-p)×log2(1-p) (1)並且，log2係為底數為2之對數函數。
將對數函數作為電路予以實現時，由於安裝大小變大，故係以僅由p之值進行關於資訊量之評估為佳。在此，由於上式(1)係屬於在p=0.5時可取得最大值之左右對稱之凸函數，故資訊量大致之大小係可由p之值進行判定。在此，使用第6(b)圖，針對性能評估/控制部650所包含之資訊量評估電路670的功能進行說明。
第6(b)圖所示之資訊量評估電路670係構成為具備：比較器671、以及二個暫存器672、673。比較器671係判定位元變換電路640所產生之位元值是否為0，且依據其結果產生暫存器672以及暫存器673的允許訊號。
二個暫存器672、673之允許訊號係互相為相反，暫存器672係作為在位元值為0時值係增加之計數器而發揮功能，而暫存器673係作為在位元值為1時值係增加之計數器而發揮功能。如上述，對於短時脈衝波形干擾PUF601所產生之M個位元值，就性能評估/控制部650而言，係藉由使用該資訊量評估電路670而成為可計算M個中之0及1之個數，結果，成為可評估資訊量。
該電路係亦可用於美國NIST SP800-22所決定之亂數檢測之位元的0/1等頻率性評估之目的。
接著，針對將說明至此之位元產生部、以及性能評估 /控制部作為包含CPU及記憶體(memory)之系統(system)來進行構成之例進行說明。第7圖係為顯示本發明實施形態1之包含有半導體裝置固有資訊產生裝置之系統構成例之示意圖。相當於第7圖所示之半導體裝置固有資訊產生裝置之短時脈衝波形干擾PUF701係構成為具備：位元產生部710；以及性能評估/控制部750。
位元產生部710係具備：資料暫存器群720；M個上位短時脈衝波形干擾產生電路730(1)至730(M)；選擇器732；以及位元變換電路740，且與前述第6圖(a)同樣地具有以相同配置安裝M個於半導體裝置上之上位短時脈衝波形干擾產生電路730(1)至730(M)。並且，位元產生部710所產生之位元列係輸入至性能評估/控制部750。
性能評估/控制部750係具備：錯誤訂正電路751；OWHF電路752；比較/判定電路753；性能評估電路754；以及控制電路755。錯誤訂正電路751係用以將性能評估/控制部750所輸入之位元列所包含之錯誤予以訂正之電路。OWHF電路752係取得錯誤訂正後之位元列的散列(hash)值之電路。
比較/判定電路753係將所產生之散列值與先前所產生之散列值進行比較之電路。性能評估電路754係評估輸入至性能評估/控制部750之位元列的性能之電路。再者，控制電路755係依據來自比較/判定電路753之判定結果、以及來自性能評估電路754之判定結果，來控制位元產生部710之電路。
再者，第7圖所示之短時脈衝波形干擾PUF 701係經由系統匯流排(bus)780而連接有CPU 781、記憶體782、I/O 783。
接著，使用流程圖，針對具備有第7圖所示之構成之短時脈衝波形干擾PUF 701之動作進行詳細說明。第8圖係係為本發明實施形態1之第7圖所示之短時脈衝波形干擾PUF 701的初始設定之流程圖(flowchart)。再者，第9圖係為本發明實施形態1之第7圖所示之短時脈衝波形干擾PUF 701的再設定之流程圖。
首先，使用第8圖針對初始設定的一連串處理，分別按每個步驟進行說明。
步驟S801：控制電路755係取得位元b(1，1，1)至位元b(N，M，2n-1)之步驟。在此，b(i，j，k)之第一個附標字i係為短時脈衝波形干擾產生電路之號碼(i=1，…，N)。亦即，於前述第3圖中，相當於選擇邏輯電路331(1)至331(N)之其中之一之號碼，而於前述第4圖中，相當於選擇短時脈衝波形干擾產生電路431(1)至431(N)之其中之一之號碼。
再者，第2個附標字j係相當於選擇以相同配置安裝M個上位短時脈衝波形干擾產生電路730(1)至730(M)之其中之一之號碼(j=1，…，M)。再者，第3個附標字k係相當於對於顯示短時脈衝波形干擾產生電路之輸入變化圖型之號碼，且在將輸入訊號設為n位元時，則相當於2n-1位元之位元列。
步驟S802：係性能評估電路754評估位元b(1，1，1)至位元b(N，M，2n-1)的性能之步驟。性能評估電路754係由其評估結果選擇滿足所期望之性能之附標字i(i=1，…，N)，並將附標字i保持於記憶體782。
並且，關於附標字j係顯示為了評估資訊量而模擬地安裝了M個半導體裝置者之附標字，故在評估後，實際使用者只要為當中其中之一者即可。於後述，係以使用j=1來進行說明。
步驟S803：係訂正電路751在j=1時，對於滿足所期望之性能之附標字所對應之位元列w(i)=(b(b，1，1)，…，b(i，1，2n-1))，產生必須訂正錯誤之校驗子(syndrome)s，將其保存於記憶體782之步驟。
步驟S804：係OWHF電路752計算位元列w(i)之散列值h，並保持於記憶體782之步驟。
上述係為初始設定之流程圖。藉由如此之一連串處理，性能評估/控制部750係可對滿足所期望之性能之附標字i、位元列w(i)的錯誤訂正所需之校驗子s、以及位元列w(i)的散列值h進行初始設定。
接著，使用第9圖，針對再設定的一連串處理，分別按每個步驟進行說明。
步驟S901：係控制電路755以0對計數值(counter)cnt之值進行初始化之步驟。該計數值cnt顯示步驟S903之錯誤訂正失敗的次數。
步驟S902：係控制電路755藉由控制位元產生部710， 而生成在之前的初始設定所決定之附標字i所對應之位元列w(i)’之步驟。控制電路755係從記憶體782讀出附標字i。並且，控制電路755係產生用以選擇短時脈衝波形干擾產生電路i之選擇訊號，且該選擇訊號係輸入至第一台(相當於j=1)上位短時脈衝波形干擾產生電路730(1)內之選擇器。藉此，係可產生位元列w(i)’。並且，位元列w(i)’一般係包含有錯誤，故成為與在初始設定所產生之w(i)不同之值，而附帶有「’」。
步驟S903：係錯誤訂正電路751對位元列w(i)’進行錯誤訂正處理，而得到位元列w(i)”之步驟。錯誤訂正電路751係從記憶體782讀出在初始設定所產生之錯誤訂正用校驗子s，並對位元列w(i)’進行錯誤訂正處理。茲期望錯誤訂正處理後之位元列w(i)”係與在初始設定所產生之位元列w(i)一致。
步驟S904：係OWHF752計算位元列w(i)”之散列值h”之步驟。
步驟S905：係比較/判定電路753將散列值h”與在初始設定所產生之散列值h進行比較，且依據比較結果使處理分歧之步驟。在成為h=h”時，係意味著步驟S903之錯誤訂正成功，而成功再產生在初始設定所產生之位元列w(i)。反之，在成為h≠h”時，係意味著步驟S903之錯誤訂正失敗，而未能成功再產生在初始設定所產生之位元列w(i)。
步驟S906：係控制電路755在步驟S905成為h≠h” 時，將顯示錯誤訂正失敗之計數值cnt之值增加1，並推進至下一個步驟S907之步驟。
步驟S907：係控制電路755判定計數值cnt之值是否超過某預定之臨限值U之步驟。在計數值cnt未超過U時，則回到步驟S902，控制電路755係再度進行位元列產生與錯誤訂正。
步驟S908：係於步驟S907中，在cnt>U時，控制電路755進行失敗通知之步驟。此係意味著已判定為在此狀態下即便控電路755持續進行位元列產生及錯誤訂正，亦無法再產生位元列w(i)。
步驟S909：係於步驟S905中，散列值成為h=h”而成功完成再產生位元列w(i)時，控制電路755對計數值cnt的值是否超過某臨限值V進行判定之步驟。控制電路755係在cnt未超過V時，結束再設定處理。並且，U與V之關係為U>V。
步驟S910：係於步驟S909中，在成為cnt>V時，性能評估/控制部750進行初始設定並選擇新的附標字i’之步驟。此係意味著由於位元列w(i)的再產生已失敗數次，性能評估/控制部750係判斷為電路特性已大幅改變，而在無法再產生位元列w(i)之前，藉由重新進行初始設定來重新選擇新的i’。
上述係再設定之流程圖。藉由如此之一連串之處理，性能評估/控制部750係不會受到半導體裝置製造之影響，或不會受到半導體裝置的經年劣化之影響，而可保證 輸出滿足所期望之性能(資訊量或錯誤率)之短時脈衝波形干擾，且可因應需要而重新進行初始設定。
如上述，依據實施形態1，係搭載複數個短時脈衝波形干擾產生電路，且可對該等電路進行資訊量評估。因此，可自複數個短時脈衝波形干擾產生電路中選擇所使用之短時脈衝波形干擾產生電路，藉此可提高滿足所期望之性能之可能性。並且，藉由具備性能評估/控制部，在實際上係可選擇滿足所期望之性能之短時脈衝波形干擾產生電路。
再者，藉由具有該等特徵，在半導體裝置製造時或半導體裝置的經年劣化後，亦可保證短時脈衝波形干擾PUF滿足所期望之資訊量。結果，可保證利用短時脈衝波形干擾之製品機器的功能正常運作，或可更加延長功能的保障期限等。
再者，搭載複數個短時脈衝波形干擾產生電路，尤其，搭載容易產生短時脈衝波形干擾而每次的位元產生之再現性較低之短時脈衝波形干擾產生電路，且可對所產生之位元的0/1等進行頻率性評估，藉此亦可作為短時脈衝波形干擾PUF的亂數產生器予以使用。
(實施形態2)
就前述實施形態1而言，係說明了關於進行最適當之短時脈衝波形干擾產生電路的選擇之初始設定、及在短時脈衝波形干擾產生電路的特性發生變化時之再設定。相對於此，就本實施形態2而言，係針對使用短時脈衝波形干 擾產生電路之具體的應用例進行說明。
使用短時脈衝波形干擾PUF之位元列產生，係可進行為了在加密演算法上使用之鑰產生。第10圖係本發明實施形態2之進行鑰產生時之性能評估/控制部的構成圖。本實施形態2之性能評估/控制部1050係具備：錯誤訂正電路1051；OWHF電路1052；比較/判定電路1053；性能評估電路1054；控制電路1055；以及HF電路1056。再者，就本實施形態2之第10圖之構成而言，係包含有加密電路1090。
若與前述實施形態1之第7圖之構成進行比較，則本實施形態2之第10圖之性能評估/控制部1050之不同點在於，復具備有以將位元列予以隨機化為目的之散列函數(HF電路1056)。藉由該HF電路1056之運作，係可將短時脈衝波形干擾PUF 1001所產生之位元列作為加密演算法之鑰而予以使用。
接著，使用流程圖，針對具備第10圖所示之構成之短時脈衝波形干擾PUF 1001的動作進行詳細說明。第11圖係為本發明實施形態2之第10圖所示之短時脈衝波形干擾PUF 1001的初始設定之流程圖。再者，第12圖係為本發明實施形態2之第10圖所示之短時脈衝波形干擾PUF 1001的再設定之流程圖。
首先，使用第11圖，針對初始設定的一連串處理分別按每個步驟進行說明。並且，該第11圖之流程圖係在前述實施形態1之第8圖的流程圖上追加關於鑰產生之處理 者。具體而言，步驟S1102至S1105係與步驟S801至S804相同，而步驟S1101、S1105至S1108係相當於作為關於鑰產生之處理而新追加之步驟。
步驟S1101：係加密電路1090自I/O 1082輸入主鑰(master key)mk，並保持於內部暫存器之步驟。
步驟S1102：係控制電路1055取得位元b(1，1，1)至位元b(N，M，2n-1)之步驟。
步驟S1103：係性能評估電路1054評估位元b(1，1，1)，…，b(N，M，2n-1)的性能之步驟。性能評估電路1054係依據該評估結果來選擇滿足所期望之性能之附標字I(i=1，…，N)，並將附標字i予以保持於記憶體1082。
步驟S1104：係訂正電路1051在j=1時，對於滿足所期望之性能之附標字i所對應之位元列w(i)=(b(i，1，1)，…，b(i，1，2n-1))產生錯誤訂正所需之校驗子s，並保持於記憶體之步驟。
步驟S1105：係OWHF電路1052計算位元列w(i)之散列值h，並保持於記憶體1082之步驟。
步驟S1106：係HF電路1056計算位元列w(i)之散列值k，並保持於加密電路1090內部之暫存器之步驟。該k係相當於使用短時脈衝波形干擾PUF1001所產生之加密鑰。
步驟S1107：係加密電路1090使用以步驟S1106所產生之加密鑰k對主鑰mk進行加密，而取得加密資料x之步驟。加密電路1090係將加密資料x保持於記憶體1082。
步驟S1108：係加密電路1090將保持於內部之暫存器之主鑰mk及加密鑰k刪除之步驟。
於上述第11圖之流程圖中雖存在有二個加密鑰mk及k，惟主鑰mk實際上係用以對資料進行加密之鑰，而短時脈衝波形干擾PUF所產生之加密鑰k係用以對主鑰mk進行加密之鑰。在此，不將加密鑰k使用於資料的加密之理由，係在於短時脈衝波形干擾PUF1001之輸出係由於裝置的經年劣化而變化，而變得無法再產生與初始設定相同之加密鑰k。
上述係初始設定之流程圖。依據如此之一連串處理，性能評估/控制部1050係可對滿足所期望之性能之附標字i，位元列w(i)的錯誤訂正所需要之校驗子s，以及位元列w(i)之散列值h進行初始設定。並且，性能評估/控制部1050係可進行主鑰mk之取得、加密鑰k之產生、以及加密資料x之產生。
接著，使用第12圖，針對再設定的一連串處理分別按每個步驟進行說明。並且，該第12圖之流程係於前述實施形態1之第9圖之流程圖上追加關於鑰管理之處理者。具體而言，步驟S1201至S1208係與步驟S901至S908相同，而步驟S1211係與步驟S909相同，步驟S1209、S1210、S1212係相當於作為關於鑰管理而新追加之步驟。
步驟S1201：係控制電路1055以0對計數值cnt之值進行初始化之步驟。
步驟S1202：係控制電路1055藉由對位元產生部1010 進行控制，而產生前述初始設定所決定之附標字i所對應之位元列w(i)’之步驟。
步驟S1203：係錯誤訂正電路1051對位元列w(i)’進行錯誤訂正，而取得位元列w(i)”之步驟。
步驟S1204：係OWHF電路1052計算位元列w(i)”的散列值h”之步驟。
步驟S1205：係比較/判定電路1053將散列值h”與在初始設定所產生之散列值h進行比較，且依據比較結果使處理分歧之步驟。
步驟S1206：係控制電路1055在步驟S1205成為h≠h”時，將顯示錯誤訂正失敗次數之計數值cnt之值增加1，並推進至下一個步驟S1207之步驟。
步驟S1207：係控制電路1055判定計數值cnt之值是否超過某預定之臨限值U之步驟。在計數值cnt未超過U時，則回到步驟S1202，控制電路1055係再度進行位元列產生與錯誤訂正。
步驟S1208：係於步驟S1207中，在cnt>U時，控制電路1055進行失敗通知之步驟。
步驟S1209：係HF電路1056計算位元列w(i)”之散列值k之步驟。於S1205中，由於h=h”，而w(i)”=w(i)，故在此所求出之散列值k係與w(i)的散列值k一致。此係意味著成功完成初始設定所產生之鑰之再產生。OWHF電路1052係將所計算出之散列值k保持於加密電路1090內部之暫存器作為再產生之鑰k。
步驟S1210：係加密電路1090使用所再產生之鑰k對資料x進行解碼，而取得主鑰mk之步驟。加密電路1090係將主鑰mk保持於內部之暫存器。
步驟S1211：係控制電路1055判定計數值cnt之值是否超過某臨限值V之步驟。控制電路1055係於cnt未超過V時，推進至S1212。
步驟S1212：係加密電路1090使用主鑰mk進行加密處理之步驟。
步驟S1213：係於步驟S1211中，在成為cnt>V時，性能評估/控制部1050進行初始設定之處理並選擇新的附標字i’，以及進行該者所對應之新的鑰k’之mk的加密之步驟。此係意味著由於位元列w(i)的再產生已失敗數次，性能評估/控制部1050係判斷為電路特性已大幅改變，而在無法再產生位元列w(i)(因此，k係無法再產生)之前，藉由重新進行初始設定來重新選擇新的i’。
上述係再設定之流程圖。藉由如此之一連串之處理，性能評估/控制部1050係不會受到半導體裝置製造之影響，或不會受到半導體裝置的經年劣化之影響，而可保證輸出滿足所期望之性能(資訊量或錯誤率)之短時脈衝波形干擾，且可因應需要而重新進行初始設定。再者，亦可應用於關於鑰管理之處理。
如上述，依據實施形態2，係使用具有前述實施形態1的功效之短時脈衝波形干擾PUF之位元列產生，而可進行為了在加密演算法上使用之鑰產生，而可應用於加密處理。
130、230‧‧‧短時脈衝波形干擾產生電路
131(1)至(4)‧‧‧邏輯電路
301、401、601、701‧‧‧短時脈衝波形干擾PUF
310、410、710‧‧‧位元產生部
320、420、620、720‧‧‧資料暫存器群
330、430‧‧‧上位短時脈衝波形干擾產生電路
331(1)至331(N)‧‧‧邏輯電路A
332、432、632、732‧‧‧選擇器
340、440、540‧‧‧位元變換電路
350、450、650、750‧‧‧性能評估/控制部
431(1)至431(N)‧‧‧短時脈衝波形干擾產生電路(1)至(N)
560‧‧‧錯誤率評估電路
561、563、672、673‧‧‧暫存器
562、671‧‧‧比較器
630(1)至630(M)‧‧‧上位短時脈衝波形干擾產生電路(1)至(M)
632‧‧‧選擇器
640、740‧‧‧位元變換電路
670‧‧‧資訊量評估電路
730(1)至730(M)‧‧‧上位短時脈衝波形干擾產生電路(1)至(M)
751、1051‧‧‧錯誤訂正電路
752、1052‧‧‧OWHF電路
753、1053‧‧‧比較/判定電路
754、1054‧‧‧性能評估電路
755、1055‧‧‧控制電路
780、1080‧‧‧系統匯流排
781、1081‧‧‧CPU
782、1082‧‧‧記憶體
783、1082‧‧‧I/O
1056‧‧‧HF電路
1090‧‧‧加密電路
1001、1301‧‧‧短時脈衝波形干擾PUF
1010‧‧‧位元產生部
1050‧‧‧性能評估/控制部
1311‧‧‧輸入訊號
1312‧‧‧輸出訊號
1320‧‧‧資料暫存器群
1330‧‧‧上位短時脈衝波形干擾產生電路
1340‧‧‧位元變換電路
1430‧‧‧短時脈衝波形干擾產生電路
S801至S804‧‧‧步驟
S901至S910‧‧‧步驟
S1101至S1108‧‧‧步驟
S1201至S1212‧‧‧步驟
第1圖係為用以說明本發明實施形態1之半導體裝置固有資訊產生裝置內的短時脈衝波形干擾產生電路的基本概念之示意圖。
第2圖係為關於本發明實施形態1之短時脈衝波形干擾的穩定性之說明圖。
第3圖係為顯示本發明實施形態1之半導體裝置固有資訊產生裝置的第一構成例之示意圖。
第4圖係為顯示本發明實施形態1之半導體裝置固有資訊產生裝置的第二構成例之示意圖。
第5圖係為顯示本發明實施形態1之性能評估/控制部所包含之錯誤率評估電路的構成例之示意圖。
第6圖(a)及(b)係為顯示本發明實施形態1之用以評估資訊量之半導體裝置固有資訊生成裝置的構成例、以及性能評估/控制部所包含之資訊量評估電路的構成例之示意圖。
第7圖係為顯示本發明實施形態1之包含有半導體裝置固有資訊產生裝置之系統構成例之示意圖。
第8圖係為本發明實施形態1之第7圖所示之短時脈衝波形干擾PUF的初始設定之流程圖。
第9圖係為本發明實施形態1之第7圖所示之短時脈衝波形干擾PUF的再設定之流程圖。
第10圖係為本發明實施形態2之進行鑰產生時之性能評估/控制部之構成圖。
第11圖係為本發明實施形態2之第10圖所示之短時脈衝波形干擾PUF的初始設定之流程圖。
第12圖係為本發明實施形態2之第10圖所示之短時脈衝波形干擾PUF的再設定之流程圖。
第13圖係為專利文獻1所示之PUF的基本構成圖、以及具體的訊號處理之說明圖。
第14圖係為顯示以往的短時脈衝波形干擾PEF之短時脈衝波形干擾產生電路的經年變化的狀態之說明圖。
301‧‧‧短時脈衝波形干擾PUF
310‧‧‧位元產生部
320‧‧‧資料暫存器群
330‧‧‧上位短時脈衝波形干擾產生電路
331(1)至331(N)‧‧‧邏輯電路A
332‧‧‧選擇器
340‧‧‧位元變換電路
350‧‧‧性能評估/控制部

Claims (10)

  1. 一種半導體裝置固有資訊產生裝置，係具有位元產生部，該位元產生部係包括輸出產生於組合電路的輸出訊號之短時脈衝波形干擾之短時脈衝波形干擾產生電路，以及將前述短時脈衝波形干擾的形狀變換為資訊位元之位元變換電路，藉由該位元產生部而於半導體裝置內產生前述半導體裝置的固有資訊者，其特徵在於：前述短時脈衝波形干擾產生電路係藉由搭載複數個組合電路，而構成作為輸出複數個不同短時脈衝波形干擾之上位短時脈衝波形干擾產生電路；前述位元產生部復具有：選擇器，藉由自外部接收選擇訊號，而從由前述短時脈衝波形干擾產生電路所輸出之前述複數個不同之短時脈衝波形干擾中依序選擇一個短時脈衝波形干擾，並對前述位元變換電路輸出；且該半導體裝置固有資訊產生裝置復具備：性能評估/控制部，以從前述複數個不同之短時脈衝波形干擾中依序選擇一個之方式輸出前述選擇訊號，藉此取得對應於前述複數個不同之短時脈衝波形干擾之各者而由前述位元變換電路所變換之各自的位元資訊，而依據前述各自的位元資訊來特定滿足所期望之性能之短時脈衝波形干擾，並以輸出所特定之短時脈衝波形干擾作為前述半導體裝置的前述固有資訊之方式來特定前述選擇訊號。
  2. 如申請專利範圍第1項所述之半導體裝置固有資訊產生裝置，其中，構成前述短時脈衝波形干擾產生電路之前述上位短時脈衝波形干擾產生電路，係藉由將相同邏輯電路予以串聯連接之多段構成，且將各段之輸出訊號作為前述複數個不同之短時脈衝波形干擾而輸出。
  3. 如申請專利範圍第1項所述之半導體裝置固有資訊產生裝置，其中，構成前述短時脈衝波形干擾產生電路之前述上位短時脈衝波形干擾產生電路，係由電路構成不同之複數個短時脈衝波形干擾產生電路所構成，且將前述複數個短時脈衝波形干擾產生電路之各者的輸出訊號作為前述複數個不同之短時脈衝波形干擾而輸出。
  4. 如申請專利範圍第1項至第3項中任一項所述之半導體裝置固有資訊產生裝置，其中，前述性能評估/控制部包含：錯誤率評估電路，以自前述複數個不同之短時脈衝波形干擾中依序選擇一個之方式來輸出前述選擇訊號，藉此對應於前述複數個不同之短時脈衝波形干擾之各者，而反覆執行取得以前述位元變換電路所變換之各個位元資訊，並依據相對於反覆執行的次數之前述位元資訊的一致度，來進行前述複數個不同之短時脈衝波形干擾之各者的錯誤率評估。
  5. 如申請專利範圍第1項至第3項中任一項所述之半導體裝置固有資訊產生裝置，其中，前述短時脈衝波形干擾產生電路係構成為在一個前述半導體裝置上搭載複數 個前述上位短時脈衝波形干擾產生電路；前述位元產生部復具有：第二選擇器，係自外部接收第二選擇訊號，藉此自複數個上位短時脈衝波形干擾產生電路之各者的輸出中選擇一個輸出，並對前述位元變換電路進行輸出；前述性能評估/控制部復包含：資訊量評估電路，以自前述複數個上位短時脈衝波形干擾產生電路之各者的輸出中依序選擇一個之方式，來輸出前述第二選擇訊號，並藉由使相對於各個上位短時脈衝波形干擾產生電路之n位元(n為2以上之整數)的輸入訊號依序變化，藉此執行對應於前述複數個上位短時脈衝波形干擾產生電路之各者而取得以前述位元變換電路所變換之各個位元資訊，以作為2n-1位元之位元列之操作，且藉由對位元列所包含之位元值為1之位元數進行計數，來對前述複數個上位短時脈衝波形干擾之各者的資訊量進行資訊量評估。
  6. 如申請專利範圍第4項所述之半導體裝置固有資訊產生裝置，其中，前述性能評估/控制部復具備：錯誤訂正電路，係用以對經由前述位元產生部內的前述位元變換電路而併入之位元列所包含之錯誤進行訂正；OWHF電路，產生由前述錯誤訂正電路進行錯誤訂正後之位元列的散列值；比較/判定電路，將前述OWHF電路所產生之前述 散列值與在此之前所產生之散列值進行比較；性能評估電路，進行前述錯誤率評估或前述資訊量評估以作為前述位元列的性能；以及控制電路，依據來自前述比較/判定部之判定結果、以及性能評估電路之評估結果，控制前述位元產生部，俾使前述位元產生部所輸出之前述資訊位元由滿足所期望之性能之短時脈衝波形干擾產生。
  7. 如申請專利範圍第5項所述之半導體裝置固有資訊產生裝置，其中，前述性能評估/控制部復具備：錯誤訂正電路，係用以對經由前述位元產生部內的前述位元變換電路而併入之位元列所包含之錯誤進行訂正；OWHF電路，產生由前述錯誤訂正電路進行錯誤訂正後之位元列的散列值(hash)；比較/判定電路，將前述OWHF電路所產生之前述散列值與在此之前所產生之散列值進行比較；性能評估電路，進行前述錯誤率評估或前述資訊量評估以作為前述位元列的性能；以及控制電路，依據來自前述比較/判定部之判定結果、以及性能評估電路之評估結果，控制前述位元產生部，俾使前述位元產生部所輸出之前述資訊位元由滿足所期望之性能之短時脈衝波形干擾產生。
  8. 如申請專利範圍第6項所述之半導體裝置固有資訊產生裝置，其中，前述性能評估/控制部復具備： HF電路，對由前述錯誤訂正電路進行錯誤訂正後之位元列進行隨機化並求取散列值，藉此產生加密鑰。
  9. 如申請專利範圍第7項所述之半導體裝置固有資訊產生裝置，其中，前述性能評估/控制部復具備：HF電路，對由前述錯誤訂正電路進行錯誤訂正後之位元列進行隨機化並求取散列值，藉此產生加密鑰。
  10. 一種半導體裝置固有資訊產生方法，係適用於半導體裝置固有資訊產生裝置，而用以在半導體裝置內產生前述半導體裝置固有資訊者，該固有資訊產生裝置係具有輸出產生於組合電路的輸出訊號之短時脈衝波形干擾之短時脈衝波形干擾產生電路，以及將該短時脈衝波形干擾的形狀變換為資訊位元之位元變換電路者，該方法之特徵在於包含：從經由前述短時脈衝波形干擾產生電路所搭載之複數個組合電路所輸出之前述複數個不同短時脈衝波形干擾中，選擇一個短時脈衝波形干擾而對前述位元變換電路輸出之輸出選擇訊號之步驟；以從前述複數個不同之短時脈衝波形干擾中依序選擇一個之方式輸出前述選擇訊號，藉此取得對應於複數個不同之短時脈衝波形干擾之各者而由前述位元變換電路所變換之各個位元資訊，且依據前述各個位元資訊來特定滿足所期望之性能之短時脈衝波形干擾之步驟；以及將所特定之短時脈衝波形干擾作為前述半導體裝 置的固有資訊之方式來特定前述選擇訊號之步驟。
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