WO2013094056A1 - デバイス固有情報生成装置およびデバイス固有情報生成方法 - Google Patents

デバイス固有情報生成装置およびデバイス固有情報生成方法 Download PDF

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孝一 清水
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三菱電機株式会社
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    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]

Definitions

  • the present invention relates to security such as authentication and encryption, and more specifically, an object is to generate a device-specific identifier required for authentication, a secret key required for encryption, and the like.
  • the present invention relates to a device specific information generation apparatus and a device specific information generation method.
  • PUF Physical Unclonable Function
  • FIG. 13 is a basic configuration diagram of a PUF (hereinafter referred to as a glitch PUF) disclosed in Patent Document 1, and an explanatory diagram of specific signal processing.
  • the glitch PUF 1301 illustrated in FIG. 13A includes a data register group 1320, a glitch generation circuit 1330, and a bit conversion circuit 1340.
  • the glitch is a phenomenon that is seen in a transient state when the value of the signal changes, and is a phenomenon in which the value changes violently between 0 and 1.
  • the peaks generated in the signal waveform are also referred to as glitches here.
  • a glitch signal when the value of the input signal 1311 to the glitch generation circuit 1330 configured by the combinational circuit is changed, the value of the output signal 1312 changes accordingly.
  • a glitch occurs in a transient state until the change is completed.
  • a signal including a glitch is referred to as a glitch signal.
  • the glitch varies depending on the characteristics of the individual device on which the glitch generation circuit 1330 is mounted. That is, even in the same glitch generation circuit 1330, a different glitch is generated for each device. Therefore, it is possible to generate different bits for each device by determining a value of 0 or 1 according to the shape of the glitch.
  • determining the value for example, there is a method in which 0 is set if the number of peaks included in the glitch is an even number, and 1 is set if the number is odd.
  • FIG. 13C shows an implementation example of processing in the bit conversion circuit 1340 that converts the glitch shape into bits.
  • FIG. 13C shows a bit conversion circuit 1340 using a toggle flip-flop (hereinafter referred to as toggle FF) and a timing chart of its operation.
  • toggle FF toggle flip-flop
  • the toggle FF is a circuit in which the output value is inverted (changes to 1 if 0, changes to 0 if 1) for each input of the rising signal. Based on this principle, whether the number of peaks included in the glitch is even or odd corresponds one-to-one to the even or odd number of output inversions, resulting in a one-to-one correspondence to the 0 or 1 bit value. To do.
  • One bit is generated corresponding to the input signal 1311 by a series of processes as shown in FIG. By performing this process a plurality of times while changing the input signal 1311, it is possible to generate a bit string composed of a plurality of bits. That is, assuming that the input signal to the glitch generation circuit 1330 is n bits, for example, by performing 2 n ⁇ 1 changes such as 0 ⁇ 1, 0 ⁇ 2,..., 0 ⁇ 2 n ⁇ 1, A bit sequence of 2 n ⁇ 1 bits can be generated.
  • the configuration of the glitch PUF 1301 shown in Patent Document 1 has the following problems.
  • the performance when the glitch PUF 1301 is mounted on a device such as an FPGA or ASIC is unknown until the device is actually manufactured. For this reason, there is a possibility that the desired performance is not satisfied when the device is actually manufactured.
  • the performance is, for example, an information amount or an error rate.
  • the glitch is generated based on the delay characteristics of the gates constituting the glitch generation circuit 1330. Since this delay characteristic changes with aging of the device, the appearance of glitches also changes with aging of the device.
  • FIG. 14 is an explanatory diagram showing a state of aging of the glitch generation circuit in the conventional glitch PEF.
  • the glitch generation circuit 1430 changes with time, a situation occurs in which it becomes difficult for the glitch to occur or no glitch occurs. As a result, the amount of information generated is reduced. This is because, for example, in the method of determining bits depending on whether the number of glitch peaks is even or odd as described above, if the glitch does not appear in the first place (the number of peaks is 0), the bit is always 0. It is.
  • the present invention has been made to solve the above-described problems, and can output a glitch that satisfies a desired performance without being affected by device manufacturing or device aging. It is an object to obtain a device specific information generation apparatus and a device specific information generation method.
  • the device specific information generation apparatus includes a bit generation unit that includes a glitch generation circuit that outputs a glitch generated in the output signal of the combinational circuit, and a bit conversion circuit that converts the shape of the glitch into information bits.
  • a device-specific information generating apparatus that generates unique information of a semiconductor device in a semiconductor device, and the glitch generation circuit is equipped with a plurality of combinational circuits, and as a glitch generation circuit top that outputs a plurality of different glitches
  • the bit generation unit further includes a selector that receives a selection signal from outside and selects one glitch from a plurality of different glitches output from the glitch generation circuit and outputs the selected glitch to the bit conversion circuit. A selection signal to sequentially select one of a plurality of different glitches.
  • a performance evaluation / control unit for specifying a selection signal is further provided so that the specified glitch is output as unique information of the semiconductor device.
  • the device specific information generation method includes a glitch generation circuit that outputs a glitch generated in the output signal of the combinational circuit, and a bit conversion circuit that converts the shape of the glitch into information bits.
  • a device specific information generation method for generating specific information of a semiconductor device within a semiconductor device, wherein a plurality of different glitches output via a plurality of combinational circuits mounted on the glitch generation circuit A step of outputting a selection signal for selecting one glitch from the plurality of different glitches, and outputting a selection signal so as to sequentially select one of the plurality of different glitches.
  • Each bit information converted by the bit conversion circuit corresponding to each of the glitches is acquired, and it Based on the bit information of Les, identifying glitches that meet the desired performance, so as to output the identified glitches as unique information of the semiconductor device, those comprising identifying a selection signal.
  • a plurality of glitch generation circuits are mounted, and a glitch generation circuit close to a desired performance can be selected from among them. It is possible to obtain a device specific information generation apparatus and a device specific information generation method that can output a glitch that satisfies a desired performance without being influenced by the influence or aging of the device.
  • FIG. 11 is a flowchart for resetting the glitch PUF shown in FIG. 10 in Embodiment 2 of the present invention. It is the basic block diagram of PUF shown by patent document 1, and explanatory drawing of concrete signal processing. It is explanatory drawing which shows the state of the secular change of the glitch generation circuit in the conventional glitch PEF.
  • Embodiment 1 FIG.
  • the basic idea of the present invention is to mount a plurality of glitch generating circuits having different characteristics. Focusing on the number of occurrences of glitches as a characteristic, a large number of glitch generation circuits that generate a large amount of glitches are mounted. For that purpose, in particular, a simple and small logic circuit is connected in series to increase the complexity of the logic step by step and increase the occurrence of glitches.
  • FIG. 1 is a diagram for explaining a basic idea of a glitch generation circuit in a device specific information generation apparatus according to Embodiment 1 of the present invention.
  • the glitch generation circuit 130 shown in FIG. 1 is configured by connecting four identical logic circuits A (corresponding to logic circuits 131 (1) to 131 (4)) in series.
  • the logic circuit A may be a linear circuit or a non-linear circuit.
  • the output of the logic circuit 131 (1) at the first stage has a small glitch and a small amount of information.
  • the outputs of the third-stage logic circuit 131 (3) and the fourth-stage logic circuit 131 (4) have many glitches and are unstable.
  • a situation occurs in which the output of the logic circuit 131 (2) at the second stage has a good balance between glitch and stability.
  • FIG. 2 is an explanatory diagram regarding glitch stability in the first embodiment of the present invention.
  • a glitch having a different pattern for each operation is generated, and a bit generated each time. Represents a different situation.
  • Such a state is called unstable.
  • In an unstable state there is no reproducibility of bits for each operation, so that the generated bits cannot be used as information. That is, the amount of information that can be used as a PUF is reduced.
  • the amount of information increases when more glitches are generated (corresponding to the output of the third-stage logic circuit 131 (3) or the output of the fourth-stage logic circuit 131 (4)).
  • the state where many glitches are generated is unstable. Therefore, when the number of stages of the logic circuit A is increased to increase the glitch, the amount of information that can be used as a PUF initially increases, but starts to decrease at some point. That is the boundary between the second and third stages. Therefore, considering both the number of glitches and stability, in the example shown in FIG. 1, it can be said that the output of the logic circuit 131 (2) at the second stage is optimal for use as a PUF.
  • the output of the third-stage logic circuit 131 (3) may be optimized as a PUF after aging. That is, at the present time, there are many glitches and they are unstable, but when the glitches are difficult to occur due to aging, the output of the logic circuit 131 (3) at the third stage can be optimized as a PUF.
  • the output of the fourth-stage logic circuit 131 (4) can be used not as a PUF but as a random number generator. That is, the output of the logic circuit 131 (4) at the fourth stage is unstable due to an extremely large amount of glitches, so that the output is not stable every time as shown in FIG. Therefore, the output of the logic circuit 131 (4) at the fourth stage cannot be used as a PUF, but can be used as a random number.
  • FIG. 3 is a diagram illustrating a first configuration example of the device specific information generation apparatus according to Embodiment 1 of the present invention.
  • the glitch PUF 301 corresponding to the device specific information generation apparatus shown in FIG. 3 includes a bit generation unit 310 and a performance evaluation / control unit 350.
  • the bit generation unit 310 has a function of generating bits, and includes a data register group 320, a glitch generation circuit top 330, and a bit conversion circuit 340.
  • the performance evaluation / control unit 350 has a function of performing performance evaluation of bits generated by the bit generation unit 310 and controlling the bit control unit 310 so that a glitch close to a desired performance is generated. Yes.
  • the data register group 320 in the bit generation unit 310 is a register group that holds data input to the glitch generation circuit top 330.
  • the glitch generating circuit top 330 includes logic circuits 331 (1) to 331 (N) formed by connecting the same logic circuit A in N stages in series, and a selector 332.
  • the operations of the logic circuits 331 (1) to 331 (N) are the same as those of the glitch generation circuit 130 having the four-stage logic circuit in FIG.
  • the selector 320 selects which stage of the logic circuits 331 (1) to 331 (N) to select based on the selection signal output from the performance evaluation / control unit 350, and applies it to the bit conversion circuit 340. Select and switch.
  • the glitch generation circuit top 330 has a configuration for increasing the number of occurrences of glitches in stages, and N glitch signals are generated by a selection signal output from the performance evaluation / control unit 350. One of them can be selected.
  • the logic circuit A may be a linear circuit or a non-linear circuit as described in FIG.
  • the design policy for the purpose of reducing the mounting size, there is a configuration in which the logic complexity is increased by using a simple and small logic circuit and increasing the number N of stages.
  • FIG. 4 is a diagram illustrating a second configuration example of the device specific information generation apparatus according to Embodiment 1 of the present invention.
  • the glitch PUF 401 corresponding to the device specific information generation apparatus shown in FIG. 4 includes a bit generation unit 410 and a performance evaluation / control unit 450.
  • the bit generation unit 410 includes a data register group 420, a glitch generation circuit top 430, and a bit conversion circuit 440.
  • the glitch generating circuit top 330 in the first configuration example shown in FIG. 3 generates N glitch signals in total by connecting N stages of logic circuits A and selecting outputs from the respective stages. It was.
  • the glitch generation circuit top 430 in the second configuration example shown in FIG. 4 includes N glitch generation circuits 431 (1) to 431 (N) and a selector 432. That is, the glitch generating circuit top 430 generates N glitch signals by mounting N completely different glitch generating circuits.
  • An example of the glitch generation circuits 431 (1) to 431 (N) in the configuration of FIG. 4 is an encryption algorithm S-box.
  • S-boxes of various cryptographic algorithms such as DES, AES, MISTY, and Camellia, different glitch generation circuits can be implemented.
  • the performance evaluation / control unit 350 controls the selector 332 to select N glitch signals one by one. Thereby, the bit conversion circuit 340 can generate a bit corresponding to each stage by converting the glitch signal corresponding to each stage into a bit.
  • the performance evaluation / control unit 350 controls the selector 332 so that the bit generation for a certain stage is repeated (for example, 100 times), and at this time, as the output of the bit conversion circuit 340, it is obtained for the first time.
  • the error rate can be evaluated by comparing the value with the value obtained after the second time.
  • FIG. 5 is a diagram illustrating a configuration example of an error rate evaluation circuit included in the performance evaluation / control unit according to the first embodiment of the present invention.
  • the error rate evaluation circuit 560 counts and holds the register 561 that holds the first bit value, the comparator 562 that compares the first bit value with the second and subsequent bit values, and the number of times the comparison results do not match.
  • a register 563 is provided.
  • the comparator 562 generates an enable signal for the register 563 when the comparison result does not match.
  • the register 563 can count the number of mismatches by incrementing the register value by 1 according to the enable signal. For example, if the value of the register 563 after 100 comparisons is 10, the error rate evaluation circuit 560 determines that the error rate is 10%.
  • the error rate can be evaluated using the bit values in the same device, for example, by repeating 100 times, for example, 100 times.
  • 100 bit values generated for a plurality of, for example, 100 different devices are required. Therefore, it is necessary to create a situation in which a plurality of devices exist in the same device in a pseudo manner.
  • FIG. 6 is a diagram illustrating a configuration example of a device specific information generation apparatus for evaluating the information amount according to Embodiment 1 of the present invention, and a configuration example of an information amount evaluation circuit included in the performance evaluation / control unit.
  • a glitch PUF 601 corresponding to the device specific information generation apparatus shown in FIG. 6A includes a data register group 620, M glitch generation circuit tops 630 (1) to 630 (M), a selector 632, a bit conversion circuit 640, And a performance evaluation / control unit 650.
  • the data register group 620, the selector 632, the bit conversion circuit 640, and the performance evaluation / control unit 650 are respectively the data register group 320, the selector 332, the bit conversion circuit 340, and the performance evaluation / control in FIG. This has the same function as the unit 350.
  • the M glitch generation circuit tops 630 (1) to 630 (M) are the glitch generation circuit top 330 corresponding to the glitch generation circuit top 330 in FIG. 3 or the glitch generation circuit top 430 in FIG. That is, in order to generate N glitch signals, M having N glitch generation circuits) are mounted on the device in the same layout.
  • the performance evaluation / control unit 650 controls the selector 632 to select any one output from among the M glitch generation circuit tops 630 (1) to 630 (M).
  • the glitch PUF 601 configures a glitch PUF for M devices in a pseudo manner, and generates bits for the M devices in a pseudo manner.
  • the glitch PUF 601 can evaluate the amount of information by performing statistical processing on the M bit values generated in a pseudo manner in the performance evaluation / control unit 650.
  • Shannon's entropy is when the probability of a bit being 0 is p (the probability of 1 being 1-p) -P * log2 (p)-(1-p) * log2 (1-p) (1) Is defined.
  • Log2 is a logarithmic function with 2 as the base.
  • the logarithmic function is realized as a circuit, the mounting size becomes large. Therefore, it is desirable to evaluate the amount of information only from the value of p.
  • the information amount evaluation circuit 670 shown in FIG. 6B includes a comparator 671 and two registers 672 and 673.
  • the comparator 671 determines whether or not the bit value generated by the bit conversion circuit 640 is 0, and generates an enable signal for the register 672 and the register 673 from the result.
  • the enable signals of the two registers 672 and 673 are inverted from each other.
  • the register 672 functions as a counter whose value increases when the bit value is 0, and the register 673 has a bit value of 1. It functions as a counter that sometimes increases in value.
  • This circuit can also be used for the purpose of evaluating the 0/1 equality of bits in the random number test defined by NIST SP 800-22 in the United States.
  • FIG. 7 is a diagram showing a system configuration example including the device specific information generation apparatus according to Embodiment 1 of the present invention.
  • a glitch PUF 701 corresponding to the device specific information generation apparatus shown in FIG. 7 includes a bit generation unit 710 and a performance evaluation / control unit 750.
  • the bit generation unit 710 includes a data register group 720, M glitch generation circuit tops 730 (1) to 730 (M), a selector 732, and a bit conversion circuit 740, and is the same as FIG. In addition, M glitch generation circuit tops 730 (1) to 730 (M) are mounted on the device in the same layout.
  • the bit string generated by the bit generation unit 710 is input to the performance evaluation / control unit 750.
  • the performance evaluation / control unit 750 includes an error correction circuit 751, an OWHF circuit 752, a comparison / determination circuit 753, a performance evaluation circuit 754, and a control circuit 755.
  • the error correction circuit 751 is a circuit for correcting an error included in the bit string input to the performance evaluation / control unit 750.
  • the OWHF circuit 752 is a circuit that takes a hash value of a bit string after error correction.
  • the comparison / determination circuit 753 is a circuit that compares the generated hash value with the previously generated hash value.
  • the performance evaluation circuit 754 is a circuit that evaluates the performance of the bit string input to the performance evaluation / control unit 750.
  • the control circuit 755 is a circuit that controls the bit generation unit 710 based on the determination result by the comparison / determination circuit 753 and the evaluation result by the performance evaluation circuit 754.
  • the glitch PUF 701 shown in FIG. 7 is connected to the CPU 781, the memory 782, and the I / O 783 via the system bus 780.
  • FIG. 8 is a flowchart of initial setting of glitch PUF 701 shown in FIG. 7 according to Embodiment 1 of the present invention.
  • FIG. 9 is a flowchart for resetting the glitch PUF 701 shown in FIG. 7 according to Embodiment 1 of the present invention.
  • Step S801 The control circuit 755 obtains bit b (1, 1, 1) to bit b (N, M, 2 n ⁇ 1).
  • the glitch generation circuits 431 (1) to 431 (N) This corresponds to a number for selecting one of the following.
  • the third subscript k is a number representing an input change pattern to the glitch generation circuit, and corresponds to a bit string of 2 n ⁇ 1 bits when the input signal is n bits.
  • subscript j is a subscript representing a pseudo-mount of M devices for evaluating the amount of information, and therefore, one of these is actually used after the evaluation. Good.
  • j 1 is used.
  • Step S804 The OWHF circuit 752 calculates a hash value h of the bit string w (i) and stores it in the memory 782.
  • the performance evaluation / control unit 750 obtains the subscript i satisfying the desired performance, the syndrome s necessary for error correction of the bit string w (i), and the hash value h of the bit string w (i). Can be initialized.
  • Step S901 The control circuit 755 initializes the value of the counter cnt with 0.
  • the counter cnt represents the number of times that the error correction in step S903 has failed.
  • Step S902 The control circuit 755 controls the bit generation unit 710 to generate a bit string w (i) 'corresponding to the subscript i determined in the previous initial setting.
  • the control circuit 755 reads the subscript i from the memory 782.
  • the bit string w (i) ′ can be generated. Since the bit string w (i) ′ usually includes an error, the bit string w (i) ′ has a value different from w (i) generated by the initial setting and is attached with “′”.
  • Step S903 The error correction circuit 751 performs error correction processing on the bit string w (i) 'to obtain the bit string w (i) ".
  • the error correction circuit 751 reads the error correction syndrome s generated by the initial setting from the memory 782, and performs error correction processing on the bit string w (i) '.
  • the bit string w (i) '' after error correction is expected to match the bit string w (i) generated by the initial setting.
  • Step S904 The OWHF circuit 752 calculates a hash value h ′′ of the bit string w (i) ′′.
  • Step S905 The comparison / determination circuit 753 compares the hash value h ′′ with the hash value h generated by the initial setting, and branches the process depending on the comparison result.
  • h ⁇ h ′′ it means that the error correction in step S903 failed and the bit string w (i) generated by the initial setting could not be regenerated.
  • Step S906 This is a step in which the control circuit 755 increments the value of the counter cnt indicating the number of error correction failures by 1 and proceeds to the next step S907 when h ⁇ h ′′ in step S905.
  • Step S907 This is a step in which the control circuit 755 determines whether or not the value of the counter cnt exceeds a predetermined threshold value U. If the counter cnt does not exceed U, the process returns to step S902, and the control circuit 755 again performs bit string generation and error correction.
  • Step S908 When cnt> U in step S907, the control circuit 755 performs a failure notification. This means that the control circuit 755 determines that the bit string w (i) cannot be regenerated even if the bit string generation and error correction are continued.
  • the relationship between U and V is U> V.
  • Step S910 When cnt> V in step S909, the performance evaluation / control unit 750 performs initial setting processing and selects a new subscript i ′. This is because the performance evaluation / control unit 750 determines that the circuit characteristics have changed significantly because the regeneration of the bit string w (i) has failed many times, and before the bit string w (i) cannot be regenerated, It means that a new i ′ has been selected again by re-initializing.
  • the performance evaluation / control unit 750 outputs a glitch that satisfies the desired performance (information amount and error rate) without being affected by device manufacturing or device aging. It can be guaranteed, and initial settings can be redone if necessary.
  • the first embodiment it is possible to mount a plurality of glitch generation circuits and evaluate the information amount thereof. Therefore, by making it possible to select a glitch generation circuit to be used from among a plurality of glitch generation circuits, the possibility of satisfying desired performance can be increased. Furthermore, by providing a performance evaluation / control unit, it is possible to actually select a glitch generation circuit that satisfies the desired performance.
  • the glitch PUF can be used as a random number generator.
  • Embodiment 2 the initial setting for selecting the optimum glitch generating circuit and the resetting when the characteristics of the glitch generating circuit are changed have been described.
  • the second embodiment a specific application example using a glitch generation circuit will be described.
  • FIG. 10 is a configuration diagram of the performance evaluation / control unit when performing key generation in Embodiment 2 of the present invention.
  • the performance evaluation / control unit 1050 according to the second embodiment includes an error correction circuit 1051, an OWHF circuit 1052, a comparison / determination circuit 1053, a performance evaluation circuit 1054, a control circuit 1055, and an HF circuit 1056. Further, the configuration of FIG. 10 in the second embodiment includes an encryption circuit 1090.
  • the performance evaluation / control unit 1050 of FIG. 10 in the second embodiment uses a hash function (HF circuit 1056) for the purpose of randomizing a bit string. Furthermore, it is different. By the operation of the HF circuit 1056, the bit string generated by the glitch PUF 1001 can be used as a key for the encryption algorithm.
  • HF circuit 1056 hash function
  • FIG. 11 is a flowchart of initial setting of glitch PUF 1001 shown in FIG. 10 according to Embodiment 2 of the present invention.
  • FIG. 12 is a flowchart for resetting glitch PUF 1001 shown in FIG. 10 according to Embodiment 2 of the present invention.
  • steps S1102 to S1105 are the same as steps S801 to S804, and steps S1101 and S1105 to S1108 correspond to steps newly added as processing relating to key generation.
  • Step S1101 In this step, the encryption circuit 1090 receives the master key mk from the I / O 1082 and holds it in an internal register.
  • Step S1102 The control circuit 1055 obtains bit b (1, 1, 1) to bit b (N, M, 2 n ⁇ 1).
  • Step S1105 The OWHF circuit 1052 calculates a hash value h of the bit string w (i) and stores it in the memory 1082.
  • Step S1106 The HF circuit 1056 calculates the hash value k of the bit string w (i) and stores it in the internal register of the encryption circuit 1090. This k corresponds to the encryption key generated using the glitch PUF 1001.
  • Step S1107 This is a step in which the encryption circuit 1090 encrypts the master key mk using the encryption key k generated in step S1106 to obtain encrypted data x.
  • the encryption circuit 1090 holds the encrypted data x in the memory 1082.
  • Step S1108 This is a step in which the encryption circuit 1090 erases the master key mk and the encryption key k held in the internal register.
  • the master key mk is a key for actually encrypting data
  • the encryption key k generated by the glitch PUF is the master key. This is a key for encrypting mk.
  • the reason why the encryption key k is not used for data encryption is that the output of the glitch PUF 1001 changes due to the aging of the device, and it will eventually be impossible to regenerate the same encryption key k as the initial setting. Because.
  • the performance evaluation / control unit 1050 obtains the subscript i that satisfies the desired performance, the syndrome s necessary for error correction of the bit string w (i), and the hash value h of the bit string w (i). Can be initialized. Further, the performance evaluation / control unit 1050 can obtain the master key mk, generate the encryption key k, and generate the encrypted data x.
  • steps S1201 to S1208 are the same as steps S901 to S908
  • step S1211 is the same as step S909
  • steps S1209, S1210, and S1212 are newly added as processing related to key management. It corresponds to.
  • Step S1201 The control circuit 1055 initializes the value of the counter cnt with 0.
  • Step S1202 In this step, the control circuit 1055 controls the bit generation unit 1010 to generate a bit string w (i) 'corresponding to the suffix i determined in the previous initial setting.
  • Step S1203 This is a step in which the error correction circuit 1051 performs an error correction process on the bit string w (i) 'to obtain the bit string w (i) ".
  • Step S1204 The OWHF circuit 1052 calculates a hash value h ′′ of the bit string w (i) ′′.
  • Step S1205 The comparison / determination circuit 1053 compares the hash value h ′′ with the hash value h generated by the initial setting, and branches the process depending on the comparison result.
  • Step S1206 When the control circuit 1055 becomes h ⁇ h ′′ in step S1205, the value of the counter cnt indicating the number of error correction failures is incremented by 1, and the process proceeds to the next step S1207.
  • Step S1207 This is a step in which the control circuit 1055 determines whether or not the value of the counter cnt exceeds a predetermined threshold value U. If the counter cnt does not exceed U, the process returns to step S1202, and the control circuit 1055 performs bit string generation and error correction again.
  • Step S1208 When cnt> U in step S1207, the control circuit 1055 performs a failure notification.
  • the OWHF circuit 1052 holds the calculated hash value k as a regenerated key k in a register inside the encryption circuit 1090.
  • Step S1210 This is a step in which the encryption circuit 1090 decrypts the data x using the regenerated key k to obtain the master key mk.
  • the encryption circuit 1090 holds the master key mk in an internal register.
  • Step S1211 This is a step in which the control circuit 1055 determines whether or not the value of the counter cnt exceeds a certain threshold value V. If cnt does not exceed V, the control circuit 1055 proceeds to S1212.
  • Step S1212 The cryptographic circuit 1090 performs cryptographic processing using the master key mk.
  • Step S1213 If cnt> V in step S1211, the performance evaluation / control unit 1050 performs initial setting processing, selects a new subscript i ′, and uses a new key k ′ corresponding thereto. This is a step of performing encryption of mk. This is because the performance evaluation / control unit 1050 determines that the circuit characteristics have changed greatly because the regeneration of the bit string w (i) has failed many times, and the bit string w (i) cannot be regenerated (therefore, This means that a new i ′ has been selected again by initializing again before k cannot be regenerated.
  • the performance evaluation / control unit 1050 outputs a glitch that satisfies the desired performance (information amount and error rate) without being affected by device manufacturing or device aging. It can be guaranteed, and initial settings can be redone if necessary. Furthermore, it can be applied to processing related to key management.
  • the key generation for use in the encryption algorithm can be performed using the bit string generation by the glitch PUF having the effect of the first embodiment, and the encryption process can be performed. Can be applied.

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Abstract

　デバイス製造時の影響、あるいはデバイスの経年劣化の影響を受けずに、所望の性能を満たすグリッチを出力する装置を得る。グリッチ発生回路（３３０）と、グリッチの形状を情報ビットに変換するビット変換回路（３４０）とを有するビット生成部（３１０）を備え、グリッチ発生回路は、複数の組み合わせ回路（３３１）が搭載されることで、複数の異なるグリッチを出力し、ビット生成部は、選択信号に応じて、複数の異なるグリッチの中から１つのグリッチを選択してビット変換回路に対して出力するセレクタ（３３２）をさらに有し、選択信号を出力することで、複数の異なるグリッチのそれぞれに対応するビット情報を取得し、それぞれのビット情報に基づいて、所望の性能を満たしているグリッチを特定する性能評価・制御部（３５０）をさらに備える。

Description

デバイス固有情報生成装置およびデバイス固有情報生成方法
　本発明は、認証や暗号化などのセキュリティに関するものであり、より具体的には、認証で必要となるデバイス固有の識別子や、暗号化で必要となる秘密鍵などを生成することを目的としたデバイス固有情報生成装置およびデバイス固有情報生成方法に関するものである。
　ＡＳＩＣやＦＰＧＡ等の半導体デバイスにおいて、同一種類のデバイス上に同一の回路を実装した場合でも、ゲート遅延等のデバイス特性がデバイス個体毎に異なることによって、デバイス個体毎に異なる出力が得られる現象が存在する。このような現象を生む回路もしくはその技術は、Ｐｈｙｓｉｃａｌ　Ｕｎｃｌｏｎａｂｌｅ　ＦｕｎｃｔｉｏｎやＰｈｙｓｉｃａｌ　Ｕｎｃｌｏｎｉｎｇ技術などと呼ばれ（以下の説明では、この技術をＰＵＦと称する）、認証や暗号化といった用途への応用が期待されている。
　ＰＵＦの例として、組み合わせ回路の出力信号に発生するグリッチを利用した従来技術がある（例えば、特許文献１参照）。図１３は、特許文献１に示されているＰＵＦ（以下、グリッチＰＵＦと称する）の基本構成図、および具体的な信号処理の説明図である。図１３（ａ）に示したグリッチＰＵＦ１３０１は、データレジスタ群１３２０、グリッチ発生回路１３３０、およびビット変換回路１３４０を備えて構成されている。
　ここで、グリッチとは、信号の値が変化する際の過渡状態に見られる、値が０と１とで激しく変化を繰り返す現象のことである。そのとき、信号波形に発生する山のことも、ここでは、グリッチと呼ぶ。
　図１３（ａ）では、組み合わせ回路で構成されたグリッチ発生回路１３３０への入力信号１３１１の値を変化させると、それに応じて出力信号１３１２の値が変化する。その変化が完了するまでの過渡状態において、グリッチが発生する。以後、グリッチを含む信号を、グリッチ信号と呼ぶ。
　グリッチは、グリッチ発生回路１３３０が実装されたデバイス個体の特性によって変化する。つまり、同じグリッチ発生回路１３３０であっても、各デバイス毎に異なるグリッチが発生する。そこで、グリッチの形状に従って、０または１の値を決定することにより、各デバイス毎に異なるビットを生成することが可能となる。値の決定の仕方として、例えば、グリッチに含まれる山の数が偶数であれば０、奇数であれば１とする方法がある。
　以上の、グリッチＰＵＦ１３０１によるビット生成処理の流れが、図１３（ｂ）に示されている。また、グリッチ形状をビットに変換するビット変換回路１３４０での処理の実装例が、図１３（ｃ）に示されている。図１３（ｃ）では、トグルフリップフロップ（以下、トグルＦＦと称す）を利用したビット変換回路１３４０、およびその動作のタイミングチャートが示されている。
　トグルＦＦは、１回の立ち上がり信号の入力につき、出力の値が反転（０であれば１に、１であれば０に変化）する回路である。この原理により、グリッチに含まれる山の数が偶数、奇数のいずれであるかが、出力の反転回数の偶数、奇数に１対１対応し、結果、０、１のビット値に１対１対応する。
　図１３に示したような一連の処理で、入力信号１３１１に対応して１ビットが生成されることとなる。この処理を、入力信号１３１１の変化のさせ方を変えて複数回行うことで、複数のビットからなるビット列を生成することができる。つまり、グリッチ発生回路１３３０への入力信号をｎビットとすると、例えば、０→１、０→２、…、０→２n－１という２n－１個の変化のさせ方を行うことで、２n－１ビットのビット列を生成することができる。
国際公開第１１／０８６６８８号パンフレット
　しかしながら、特許文献１に示されるグリッチＰＵＦ１３０１の構成には、次に述べる課題があった。グリッチＰＵＦ１３０１をＦＰＧＡやＡＳＩＣ等のデバイスに実装した際の性能は、実際にデバイスを製造するまで不明である。このため、実際にデバイスを製造した際に所望の性能を満たしていない可能性がある。ここで、性能とは、例えば、情報量やエラーレートである。
　また、デバイスの製造当初は、所望の性能を満たしていても、デバイスの経年劣化によって所望の性能を満たさなくなる可能性がある。そこで、デバイスの経年劣化によって情報量が減る理由を次に説明する。グリッチは、グリッチ発生回路１３３０を構成するゲートの遅延特性に基づいて発生する。この遅延特性は、デバイスの経年劣化によって変化するので、グリッチの出方もデバイスの経年劣化によって変化することとなる。
　図１４は、従来のグリッチＰＥＦにおけるグリッチ発生回路の経年変化の状態を示す説明図である。図１４に示すように、グリッチ発生回路１４３０が経年変化すると、グリッチが出にくくなる、あるいはグリッチが出なくなるといった状況が発生する。その結果、生成される情報量が減ることとなる。なぜなら、例えば、上述のようにグリッチの山の数が偶数か奇数かによってビットを決定する方法においては、グリッチがそもそも出ない（山の個数が０）と、ビットが必ず０になってしまうためである。
　所望の情報量やエラーレートを満たさない結果として、所望のビット長の識別子や暗号鍵の生成が行えず、製品機器が機能しない不具合が発生することとなる。
　本発明は、前記のような課題を解決するためになされたものであり、デバイス製造時の影響、あるいはデバイスの経年劣化の影響を受けずに、所望の性能を満たすグリッチを出力することのできるデバイス固有情報生成装置およびデバイス固有情報生成方法を得ることを目的とする。
　本発明に係るデバイス固有情報生成装置は、組み合わせ回路の出力信号に発生するグリッチを出力するグリッチ発生回路と、グリッチの形状を情報ビットに変換するビット変換回路とを有するビット生成部を備えることにより、半導体デバイス内で半導体デバイスの固有情報を生成するデバイス固有情報生成装置であって、グリッチ発生回路は、複数の組み合わせ回路が搭載されることで、複数の異なるグリッチを出力するグリッチ発生回路トップとして構成され、ビット生成部は、外部から選択信号を受信することで、グリッチ発生回路から出力される複数の異なるグリッチの中から１つのグリッチを選択してビット変換回路に対して出力するセレクタをさらに有し、複数の異なるグリッチの中から１つを順次選択するように選択信号を出力することで、複数の異なるグリッチのそれぞれに対応してビット変換回路で変換されたそれぞれのビット情報を取得し、それぞれのビット情報に基づいて、所望の性能を満たしているグリッチを特定し、特定したグリッチを半導体デバイスの固有情報として出力するように、選択信号を特定する性能評価・制御部をさらに備えるものである。
　また、本発明に係るデバイス固有情報生成方法は、組み合わせ回路の出力信号に発生するグリッチを出力するグリッチ発生回路と、グリッチの形状を情報ビットに変換するビット変換回路とを有するデバイス固有情報生成装置に適用され、半導体デバイス内で半導体デバイスの固有情報を生成するためのデバイス固有情報生成方法であって、グリッチ発生回路に搭載された複数の組み合わせ回路を介して出力される複数の異なるグリッチの中から１つのグリッチを選択してビット変換回路に対して出力させる選択信号を出力するステップと、複数の異なるグリッチの中から１つを順次選択するように選択信号を出力することで、複数の異なるグリッチのそれぞれに対応してビット変換回路で変換されたそれぞれのビット情報を取得し、それぞれのビット情報に基づいて、所望の性能を満たしているグリッチを特定するステップと、特定したグリッチを半導体デバイスの固有情報として出力するように、選択信号を特定するステップとを備えるものである。
　本発明に係るデバイス固有情報生成装置およびデバイス固有情報生成方法によれば、グリッチ発生回路を複数搭載し、その中から所望の性能に近いグリッチ発生回路を選択可能とすることにより、デバイス製造時の影響、あるいはデバイスの経年劣化の影響を受けずに、所望の性能を満たすグリッチを出力することのできるデバイス固有情報生成装置およびデバイス固有情報生成方法を得ることができる。
本発明の実施の形態１におけるデバイス固有情報生成装置内のグリッチ発生回路の基本アイデアを説明するための図である。 本発明の実施の形態１におけるグリッチの安定性に関する説明図である。 本発明の実施の形態１におけるデバイス固有情報生成装置の第１の構成例を示す図である。 本発明の実施の形態１におけるデバイス固有情報生成装置の第２の構成例を示す図である。 本発明の実施の形態１における性能評価・制御部に含まれるエラーレート評価回路の構成例を示す図である。 本発明の実施の形態１における情報量を評価するためのデバイス固有情報生成装置の構成例、および性能評価・制御部に含まれる情報量評価回路の構成例を示す図である。 本発明の実施の形態１におけるデバイス固有情報生成装置を含むシステム構成例を示す図である。 本発明の実施の形態１における図７に示すグリッチＰＵＦの初期設定のフローチャートである。 本発明の実施の形態１における図７に示すグリッチＰＵＦの再設定のフローチャートである。 本発明の実施の形態２における鍵生成を行う場合の性能評価・制御部の構成図である。 本発明の実施の形態２における図１０に示すグリッチＰＵＦの初期設定のフローチャートである。 本発明の実施の形態２における図１０に示すグリッチＰＵＦの再設定のフローチャートである。 特許文献１に示されているＰＵＦの基本構成図、および具体的な信号処理の説明図である。 従来のグリッチＰＥＦにおけるグリッチ発生回路の経年変化の状態を示す説明図である。
　以下、本発明のデバイス固有情報生成装置およびデバイス固有情報生成方法の好適な実施の形態につき図面を用いて説明する。
　実施の形態１．
　本発明の基本アイデアは、グリッチ発生回路として、特性の異なるものを複数個搭載することである。特性として、グリッチの発生個数に着目し、あまりグリッチが発生しないグリッチ発生回路から、グリッチが大量に発生するグリッチ発生回路までを、多数搭載する。その目的から、特に、単純で小さな論理回路を直列に接続していくことで、段階的に論理の複雑さを増し、グリッチの発生を増加させていく構成を基本とする。
　図１は、本発明の実施の形態１におけるデバイス固有情報生成装置内のグリッチ発生回路の基本アイデアを説明するための図である。図１に示したグリッチ発生回路１３０は、同一の論理回路Ａを４個（論理回路１３１（１）～１３１（４）に相当）、直列に接続して構成されている。ここで、論理回路Ａは、線形回路であってもよいし、非線形回路であってもよい。
　グリッチ発生回路１３０への入力信号を変化させると、各論理回路１３１（１）～１３１（４）の出力にグリッチが発生する。これらの出力は、同じ論理回路Ａを直列に接続した１段目・２段目・３段目・４段目の出力であり、段数が進むに従って、グリッチがより多く発生することとなる。
　これにより、たとえば、図１の例では、１段目の論理回路１３１（１）の出力は、グリッチが少なく情報量が少ない。一方、３段目の論理回路１３１（３）および４段目の論理回路１３１（４）の出力は、グリッチが多く不安定である。これに対して、２段目の論理回路１３１（２）の出力は、グリッチと安定性のバランスがよい、といった状況が起こる。
　ここで、安定性について、図２を用いて説明する。図２は、本発明の実施の形態１におけるグリッチの安定性に関する説明図であり、具体的には、同じ入力信号に対して、動作毎に異なるパターンのグリッチが発生し、毎回生成されるビットが異なる状況を表している。このような状態を不安定と呼ぶ。不安定な状態では、動作毎のビットの再現性がないため、生成されたビットを情報として使うことができない。つまり、ＰＵＦとして使用可能な情報量が減ることを意味する。
　先の図１において、グリッチが多く発生（３段目の論理回路１３１（３）の出力、あるいは４段目の論理回路１３１（４）の出力に相当）した方が、情報量は高くなるが、同時に、グリッチが多く発生する状態は、不安定である。従って、論理回路Ａの段数を増やしてグリッチを増やすと、初めはＰＵＦとして使用可能な情報量が増加するが、どこかの時点で減少に転じる。それが２段目と３段目の境界である。このことから、グリッチの数と安定性の両立を考慮すると、図１に示した例では、２段目の論理回路１３１（２）の出力が、ＰＵＦとしての利用に最適と言える。
　また、３段目の論理回路１３１（３）の出力は、経年劣化後にＰＵＦとして最適となる可能性がある。つまり、現時点ではグリッチが多くて不安定であるが、経年劣化によってグリッチが出にくくなった際には、この３段目の論理回路１３１（３）の出力が、ＰＵＦとして最適になり得る。
　さらに、４段目の論理回路１３１（４）の出力は、ＰＵＦとしてではなく、乱数発生器としての利用が可能である。すなわち、４段目の論理回路１３１（４）の出力は、グリッチが非常に多くて不安定であるため、図２に示したように、毎回の出力が安定しない。従って、この４段目の論理回路１３１（４）の出力は、ＰＵＦとしては使えないが、逆に、乱数として使えるようになるのである。
　以上の原理を踏まえ、本実施の形態１におけるデバイス固有情報生成装置の内部構成について、いくつかの具体例を図示しながら、次に説明する。図３は、本発明の実施の形態１におけるデバイス固有情報生成装置の第１の構成例を示す図である。図３に示したデバイス固有情報生成装置に相当するグリッチＰＵＦ３０１は、ビット生成部３１０と性能評価・制御部３５０とを備えて構成されている。
　ここで、ビット生成部３１０は、ビット生成を行う機能を有し、データレジスタ群３２０，グリッチ発生回路トップ３３０、およびビット変換回路３４０を備えている。一方、性能評価・制御部３５０は、ビット生成部３１０で生成されるビットの性能評価を行うとともに、所望の性能に近いグリッチが発生するように、ビット制御部３１０を制御する機能を有している。
　次に、ビット生成部３１０の内部構成について、詳細に説明する。ビット生成部３１０内のデータレジスタ群３２０は、グリッチ発生回路トップ３３０に入力されるデータを保持するレジスタ群である。
　そして、グリッチ発生回路トップ３３０は、同じ論理回路ＡをＮ段直列に接続してなる論理回路３３１（１）～３３１（Ｎ）、およびセレクタ３３２を備えている。ここで、論理回路３３１（１）～３３１（Ｎ）の動作は、先の図１における４段の論理回路を有するグリッチ発生回路１３０と同様である。
　また、セレクタ３２０は、性能評価・制御部３５０から出力される選択信号に基づいて、論理回路３３１（１）～３３１（Ｎ）のいずれの段の出力を選択してビット変換回路３４０に与えるかを選択切換する。このような構成を備えることで、グリッチ発生回路トップ３３０は、グリッチの発生数を段階的に増加させる構成を備えるとともに、性能評価・制御部３５０から出力される選択信号により、Ｎ個のグリッチ信号の中から、いずれか１つを選択することを可能としている。
　なお、論理回路Ａに関しては、先の図１で説明したように、線形回路であっても、非線形回路であってもよい。設計方針の一例としては、実装サイズを抑える目的のために、単独では単純で小さな論理回路を用い、その段数Ｎを増やすことで、論理の複雑度を増していく構成が挙げられる。
　次に、図４は、本発明の実施の形態１におけるデバイス固有情報生成装置の第２の構成例を示す図である。図４に示したデバイス固有情報生成装置に相当するグリッチＰＵＦ４０１は、ビット生成部４１０と性能評価・制御部４５０とを備えて構成されている。また、ビット生成部４１０は、データレジスタ群４２０，グリッチ発生回路トップ４３０、およびビット変換回路４４０を備えている。
　図４に示した第２の構成例と、先の図３で示した第１の構成例とを比較すると、基本的な構成は同じであるが、グリッチ発生回路トップの内部構成が異なっている。そこで、この相違点を中心に、以下に説明する。先の図３で示した第１の構成例におけるグリッチ発生回路トップ３３０は、論理回路ＡをＮ段接続し、その各段からの出力を選択することで、合計Ｎ個のグリッチ信号を生成していた。
　一方、図４に示した第２の構成例におけるグリッチ発生回路トップ４３０は、全く別々のＮ個のグリッチ発生回路４３１（１）～４３１（Ｎ）、およびセレクタ４３２を備えている。すなわち、グリッチ発生回路トップ４３０は、全く別々のグリッチ発生回路をＮ個実装することで、Ｎ個のグリッチ信号を生成している。
　この図４の構成におけるグリッチ発生回路４３１（１）～４３１（Ｎ）の例としては、暗号アルゴリズムのＳ－ｂｏｘが挙げられる。ＤＥＳ、ＡＥＳ、ＭＩＳＴＹ、Ｃａｍｅｌｌｉａといった、様々な暗号アルゴリズムのＳ－ｂｏｘを利用することで、異なるグリッチ発生回路を実装することが可能である。
　次に、図３における性能評価・制御部３５０、および図４における性能評価・制御部４５０について、説明する。両者の機能は同一であり、ここでは、図３を用いて、性能評価・制御部３５０の機能について、具体的に説明する。
　性能評価・制御部３５０は、セレクタ３３２を制御し、Ｎ個のグリッチ信号を１個ずつ選択する。これにより、ビット変換回路３４０は、各段に対応するグリッチ信号をビットに変換することで、各段に対応するビットを生成できる。ここで、性能評価・制御部３５０は、ある段に対するビット生成を繰り返し（例えば１００回）行わせるようにセレクタ３３２を制御し、その際に、ビット変換回路３４０の出力として、初回に得られた値と、２回目以降に得られた値とを比較することで、エラーレートの評価を行うことができる。
　図５は、本発明の実施の形態１における性能評価・制御部に含まれるエラーレート評価回路の構成例を示す図である。エラーレート評価回路５６０は、初回のビット値を保持するレジスタ５６１、初回のビット値と２回目以降のビット値とを比較する比較器５６２、およびその比較結果が不一致だった回数を数えて保持するレジスタ５６３を備えている。
　比較器５６２は、比較結果が不一致であった場合には、レジスタ５６３のイネーブル信号を生成する。そして、レジスタ５６３は、イネーブル信号に応じてレジスタの値を１増やすことで、不一致回数を数えることができる。例えば、１００回の比較を行った後のレジスタ５６３の値が１０であれば、エラーレート評価回路５６０は、エラーレートが１０％であると判定する。
　このように、エラーレートは、同一のデバイス内でのビット生成を、例えば１００回繰り返し、その１００個のビット値を用いて評価することができる。一方、情報量を評価するためには、複数の、例えば１００個の異なるデバイスに対して生成された１００個のビット値が必要である。したがって、同一のデバイス内に、疑似的に複数デバイスが存在する状況を作る必要がある。
　図６は、本発明の実施の形態１における情報量を評価するためのデバイス固有情報生成装置の構成例、および性能評価・制御部に含まれる情報量評価回路の構成例を示す図である。図６（ａ）に示したデバイス固有情報生成装置に相当するグリッチＰＵＦ６０１は、データレジスタ群６２０、Ｍ個のグリッチ発生回路トップ６３０（１）～６３０（Ｍ）、セレクタ６３２、ビット変換回路６４０、および性能評価・制御部６５０を備えて構成されている。
　ここで、データレジスタ群６２０、セレクタ６３２、ビット変換回路６４０、および性能評価・制御部６５０のそれぞれは、先の図３におけるデータレジスタ群３２０、セレクタ３３２、ビット変換回路３４０、および性能評価・制御部３５０と同一の機能を有するものである。
　また、Ｍ個のグリッチ発生回路トップ６３０（１）～６３０（Ｍ）は、先の図３におけるグリッチ発生回路トップ３３０、あるいは先の図４におけるグリッチ発生回路トップ４３０に相当するグリッチ発生回路トップ（すなわち、Ｎ個のグリッチ信号を生成するために、グリッチ発生回路をＮ個有するもの）を、同一のレイアウトでＭ個、デバイス上に実装したものである。
　そして、性能評価・制御部６５０は、セレクタ６３２を制御することで、Ｍ個のグリッチ発生回路トップ６３０（１）～６３０（Ｍ）の中のいずれか１つの出力を選択可能としている。これにより、グリッチＰＵＦ６０１は、疑似的にＭ個のデバイスに対するグリッチＰＵＦを構成し、疑似的にＭ個のデバイスに対するビットを生成している。さらに、グリッチＰＵＦ６０１は、擬似的に生成したＭ個のビット値に対する統計処理を性能評価・制御部６５０で行うことにより、情報量を評価することが可能となる。
　あるビットが持つ情報量は、例えば、シャノンのエントロピーによって測られる。シャノンのエントロピーは、ビットが０となる確率がｐ（１となる確率が１－ｐ）のとき、
　　－ｐ×ｌｏｇ２（ｐ）－（１－ｐ）×ｌｏｇ２（１－ｐ）　　　　　　　　　（１）
と定義される。なお、ｌｏｇ２は、２を底とする対数関数である。
　対数関数を回路として実現すると、実装サイズが大きくなるため、ｐの値のみから情報量に関する評価を行うことが望ましい。ここで、上式（１）は、ｐ＝０．５で最大値を取る左右対称の凸関数であるため、情報量のおおよその大小は、ｐの値から判定できる。そこで、図６（ｂ）を用いて、性能評価・制御部６５０に含まれる情報量評価回路６７０の機能について説明する。
　図６（ｂ）に示した情報量評価回路６７０は、比較器６７１、および２つのレジスタ６７２、６７３を備えて構成されている。比較器６７１は、ビット変換回路６４０で生成されたビット値が０であるか否かを判定し、その結果からレジスタ６７２およびレジスタ６７３のイネーブル信号を生成する。
　２つのレジスタ６７２、６７３のイネーブル信号は、互いの反転となっており、レジスタ６７２は、ビット値が０であるときに値が増加するカウンタとして機能し、レジスタ６７３は、ビット値が１であるときに値が増加するカウンタとして機能する。上述した、グリッチＰＵＦ６０１で生成されるＭ個のビット値に対し、性能評価・制御部６５０として、この情報量評価回路６７０を用いることで、Ｍ個中の０と１の個数を数えることが可能となり、その結果、情報量の評価が可能となる。
　この回路は、また、米国のＮＩＳＴ　ＳＰ８００－２２が定める乱数検定の、ビットの０／１等頻度性評価の目的にも使用可能である。
　次に、ここまでで説明したビット生成部、および、性能評価・制御部を、ＣＰＵやメモリも含むシステムとして構成する例について説明する。図７は、本発明の実施の形態１におけるデバイス固有情報生成装置を含むシステム構成例を示す図である。図７に示したデバイス固有情報生成装置に相当するグリッチＰＵＦ７０１は、ビット生成部７１０と性能評価・制御部７５０とを備えて構成されている。
　ビット生成部７１０は、データレジスタ群７２０、Ｍ個のグリッチ発生回路トップ７３０（１）～７３０（Ｍ）、セレクタ７３２、およびビット変換回路７４０を備えており、先の図６（ａ）と同様に、同一のレイアウトでＭ個、デバイス上に実装されたグリッチ発生回路トップ７３０（１）～７３０（Ｍ）を有している。そして、ビット生成部７１０で生成されたビット列は、性能評価・制御部７５０に入力される。
　性能評価・制御部７５０は、誤り訂正回路７５１、ＯＷＨＦ回路７５２、比較・判定回路７５３、性能評価回路７５４、および制御回路７５５を備えている。誤り訂正回路７５１は、性能評価・制御部７５０に入力されたビット列が含む誤りを訂正するための回路である。ＯＷＨＦ回路７５２は、誤り訂正後のビット列のハッシュ値を取る回路である。
　比較・判定回路７５３は、生成したハッシュ値を以前生成したハッシュ値と比較する回路である。性能評価回路７５４は、性能評価・制御部７５０に入力されたビット列の性能を評価する回路である。さらに、制御回路７５５は、比較・判定回路７５３による判定結果、および性能評価回路７５４による評価結果に基づいて、ビット生成部７１０を制御する回路である。
　さらに、図７に示すグリッチＰＵＦ７０１は、システムバス７８０を介して、ＣＰＵ７８１、メモリ７８２、Ｉ／Ｏ７８３と接続されている。
　次に、フローチャートを用いて、図７に示した構成を備えるグリッチＰＵＦ７０１の動作について、詳細に説明する。図８は、本発明の実施の形態１における図７に示すグリッチＰＵＦ７０１の初期設定のフローチャートである。また、図９は、本発明の実施の形態１における図７に示すグリッチＰＵＦ７０１の再設定のフローチャートである。
　まず始めに、図８を用いて、初期設定の一連処理について、それぞれのステップ毎に説明する。
　ステップＳ８０１：制御回路７５５が、ビットｂ（１、１、１）～ビットｂ（Ｎ、Ｍ、２n－１）を得るステップである。ここで、ｂ（ｉ、ｊ、ｋ）の１つ目の添え字ｉは、グリッチ発生回路の番号である（ｉ＝１、…、Ｎ）。すなわち、先の図３においては、論理回路３３１（１）～３３１（Ｎ）のいずれかを選択する番号に相当し、先の図４においては、グリッチ発生回路４３１（１）～４３１（Ｎ）のいずれかを選択する番号に相当する。
　また、２つ目の添え字ｊは、同一レイアウトでＭ個実装したグリッチ発生回路トップ７３０（１）～７３０（Ｍ）のいずれかを選択する番号に相当する（ｊ＝１、…、Ｍ）。さらに、３つ目の添え字ｋは、グリッチ発生回路への入力変化パターンを表す番号であり、入力信号をｎビットとすると、２n－１ビットのビット列に相当する。
　ステップＳ８０２：性能評価回路７５４が、ビットｂ（１、１、１）、…、ｂ（Ｎ、Ｍ、２n－１）の性能を評価するステップである。性能評価回路７５４は、その評価結果から、所望の性能を満たす添え字ｉ（ｉ＝１、…、Ｎ）を選び、添え字ｉをメモリ７８２に保持する。
　なお、添え字ｊに関しては、情報量を評価するためにＭ個のデバイスを疑似的に実装したものを表す添え字であるので、評価後、実際に使用するのは、この中の１つでよい。以降、ｊ＝１を使用するとして説明する。
　ステップＳ８０３：誤り訂正回路７５１が、ｊ＝１とした場合の、所望の性能を満たす添え字ｉに対応するビット列ｗ（ｉ）＝（ｂ（ｉ、１、１）、…、ｂ（ｉ、１、２n－１））に対し、誤り訂正に必要なシンドロームｓを生成し、メモリ７８２に保持するステップである。
　ステップＳ８０４：ＯＷＨＦ回路７５２が、ビット列ｗ（ｉ）のハッシュ値ｈを計算し、メモリ７８２に保持するステップである。
　以上が、初期設定のフローチャートである。このような一連処理により、性能評価・制御部７５０は、所望の性能を満たす添え字ｉ、ビット列ｗ（ｉ）の誤り訂正に必要なシンドロームｓ、およびビット列ｗ（ｉ）のハッシュ値ｈを、初期設定することができる。
　次に、図９を用いて、再設定の一連処理について、それぞれのステップ毎に説明する。
　ステップＳ９０１：制御回路７５５が、カウンタｃｎｔの値を０で初期化するステップである。このカウンタｃｎｔは、ステップＳ９０３の誤り訂正が失敗した回数を表している。
　ステップＳ９０２：制御回路７５５が、ビット生成部７１０を制御することで、先の初期設定で決定した添え字ｉに対応するビット列ｗ（ｉ）’を生成するステップである。制御回路７５５は、添え字ｉをメモリ７８２から読み出す。そして、制御回路７５５は、グリッチ発生回路ｉを選択するための選択信号を生成し、この選択信号は、１台目（ｊ＝１に相当）のグリッチ発生回路トップ７３０（１）内のセレクタに入力される。これにより、ビット列ｗ（ｉ）’の生成が可能となる。なお、ビット列ｗ（ｉ）’は、通常、誤りを含むため、初期設定で生成したｗ（ｉ）とは異なる値となり、「’」を付している。
　ステップＳ９０３：誤り訂正回路７５１が、ビット列ｗ（ｉ）’に対して誤り訂正処理を行い、ビット列ｗ（ｉ）’’を得るステップである。誤り訂正回路７５１は、初期設定で生成した誤り訂正用のシンドロームｓをメモリ７８２から読み出し、ビット列ｗ（ｉ）’に対して誤り訂正処理を行う。誤り訂正後のビット列ｗ（ｉ）’’は、初期設定で生成したビット列ｗ（ｉ）と一致することが期待される。
　ステップＳ９０４：ＯＷＨＦ回路７５２が、ビット列ｗ（ｉ）’’のハッシュ値ｈ’’を計算するステップである。
　ステップＳ９０５：比較・判定回路７５３が、ハッシュ値ｈ’’を、初期設定で生成したハッシュ値ｈと比較し、比較結果により処理を分岐させるステップである。ｈ＝ｈ’’となった場合は、ステップＳ９０３における誤り訂正が成功し、初期設定で生成したビット列ｗ（ｉ）を再生成できたことを意味する。逆に、ｈ≠ｈ’’となった場合は、ステップＳ９０３における誤り訂正に失敗し、初期設定で生成したビット列ｗ（ｉ）の再生成ができなかったことを意味する。
　ステップＳ９０６：制御回路７５５が、ステップＳ９０５でｈ≠ｈ’’となった場合に、誤り訂正の失敗回数を表すカウンタｃｎｔの値を１増やし、次のステップＳ９０７に進むステップである。
　ステップＳ９０７：カウンタｃｎｔの値が、ある所定のしきい値Ｕを超えているか否かを、制御回路７５５が判定するステップである。カウンタｃｎｔがＵを超えていない場合、ステップＳ９０２に戻り、制御回路７５５は、再びビット列生成と誤り訂正を行う。
　ステップＳ９０８：ステップＳ９０７において、ｃｎｔ＞Ｕとなった場合、制御回路７５５が、失敗通知を行うステップである。これは、制御回路７５５が、これ以上ビット列生成と誤り訂正を続けても、ビット列ｗ（ｉ）を再生成できないと判定したことを意味する。
　ステップＳ９０９：ステップＳ９０５において、ハッシュ値がｈ＝ｈ’’となり、ビット列ｗ（ｉ）の再生成に成功したとき、カウンタｃｎｔの値が、あるしきい値Ｖを超えているか否かを制御回路７５５が判定するステップである。制御回路７５５は、ｃｎｔがＶを超えていない場合には、再設定処理を終了する。なお、ＵとＶの関係は、Ｕ＞Ｖである。
　ステップＳ９１０：ステップＳ９０９において、ｃｎｔ＞Ｖとなった場合、性能評価・制御部７５０が、初期設定の処理を行って新たな添え字ｉ’を選択するステップである。これは、ビット列ｗ（ｉ）の再生成に何度も失敗したため、性能評価・制御部７５０が、回路特性が大幅に変わったと判断し、ビット列ｗ（ｉ）の再生成ができなくなる前に、初期設定をやり直すことで、新たなｉ’を選び直したことを意味する。
　以上が、再設定のフローチャートである。このような一連処理により、性能評価・制御部７５０は、デバイス製造の影響、あるいはデバイスの経年劣化の影響を受けずに、所望の性能（情報量やエラーレート）を満たすグリッチを出力することを保証でき、必要に応じて初期設定をやり直すことができる。
　以上のように、実施の形態１によれば、グリッチ発生回路を複数搭載し、それらの情報量評価が可能である。従って、複数のグリッチ発生回路の中から使用するグリッチ発生回路を選択可能とすることで、所望の性能を満たす可能性を高めることができる。さらに、性能評価・制御部を備えることで、実際に、所望の性能を満たしているグリッチ発生回路の選択が可能となる。
　さらに、これらの特徴を持つことにより、デバイス製造時やデバイスの経年劣化後に、グリッチＰＵＦが所望の情報量を満たすことを保証できる。この結果、グリッチＰＵＦを利用した製品機器の機能が正常に動作することを保証する、あるいは機能の保証期間をより長くすることなどが可能となる。
　さらに、複数のグリッチ発生回路を搭載し、特に、グリッチが発生しやすく毎回のビット生成の再現性が低いグリッチ発生回路を搭載し、生成したビットの０／１等頻度性評価を行えることから、グリッチＰＵＦの乱数発生器としての使用も可能となる。
　実施の形態２．
　先の実施の形態１では、最適なグリッチ発生回路の選択を行う初期設定、およびグリッチ発生回路の特性が変化したときの再設定に関して説明した。これに対して、本実施の形態２では、グリッチ発生回路を用いた具体的な応用例について説明する。
　グリッチＰＵＦによるビット列生成を用いて、暗号アルゴリズムで使用するための鍵生成を行うことができる。図１０は、本発明の実施の形態２における鍵生成を行う場合の性能評価・制御部の構成図である。本実施の形態２における性能評価・制御部１０５０は、誤り訂正回路１０５１、ＯＷＨＦ回路１０５２、比較・判定回路１０５３、性能評価回路１０５４、制御回路１０５５、およびＨＦ回路１０５６を備えている。また、本実施の形態２における図１０の構成では、暗号回路１０９０が含まれている。
　先の実施の形態１における図７の構成と比較すると、本実施の形態２における図１０の性能評価・制御部１０５０は、ビット列をランダム化することを目的としたハッシュ関数（ＨＦ回路１０５６）をさらに備えている点が異なっている。このＨＦ回路１０５６の働きにより、グリッチＰＵＦ１００１で生成したビット列を、暗号アルゴリズムの鍵として使用することが可能となる。
　次に、フローチャートを用いて、図１０に示した構成を備えるグリッチＰＵＦ１００１の動作について、詳細に説明する。図１１は、本発明の実施の形態２における図１０に示すグリッチＰＵＦ１００１の初期設定のフローチャートである。また、図１２は、本発明の実施の形態２における図１０に示すグリッチＰＵＦ１００１の再設定のフローチャートである。
　まず始めに、図１１を用いて、初期設定の一連処理について、それぞれのステップ毎に説明する。なお、この図１１のフローチャートは、先の実施の形態１における図８のフローチャートに、鍵生成に関する処理を追加したものとなっている。具体的には、ステップＳ１１０２～Ｓ１１０５は、ステップＳ８０１～Ｓ８０４と同一であり、ステップＳ１１０１、Ｓ１１０５～Ｓ１１０８が、鍵生成に関する処理として新たに追加されたステップに相当する。
　ステップＳ１１０１：暗号回路１０９０が、Ｉ／Ｏ１０８２からマスター鍵ｍｋを入力し、内部のレジスタに保持するステップである。
　ステップＳ１１０２：制御回路１０５５が、ビットｂ（１、１、１）～ビットｂ（Ｎ、Ｍ、２n－１）を得るステップである。
　ステップＳ１１０３：性能評価回路１０５４が、ビットｂ（１、１、１）、…、ｂ（Ｎ、Ｍ、２n－１）の性能を評価するステップである。性能評価回路１０５４は、その評価結果から、所望の性能を満たす添え字ｉ（ｉ＝１、…、Ｎ）を選び、添え字ｉをメモリ１０８２に保持する。
　ステップＳ１１０４：誤り訂正回路１０５１が、ｊ＝１とした場合の、所望の性能を満たす添え字ｉに対応するビット列ｗ（ｉ）＝（ｂ（ｉ、１、１）、…、ｂ（ｉ、１、２n－１））に対し、誤り訂正に必要なシンドロームｓを生成し、メモリに保持するステップである。
　ステップＳ１１０５：ＯＷＨＦ回路１０５２が、ビット列ｗ（ｉ）のハッシュ値ｈを計算し、メモリ１０８２に保持するステップである。
　ステップＳ１１０６：ＨＦ回路１０５６が、ビット列ｗ（ｉ）のハッシュ値ｋを計算し、暗号回路１０９０の内部レジスタに保持するステップである。このｋが、グリッチＰＵＦ１００１を用いて生成した暗号鍵に相当する。
　ステップＳ１１０７：暗号回路１０９０が、ステップＳ１１０６で生成した暗号鍵ｋを用いてマスター鍵ｍｋを暗号化し、暗号化データｘを得るステップである。暗号回路１０９０は、暗号化データｘをメモリ１０８２に保持する。
　ステップＳ１１０８：暗号回路１０９０が、内部のレジスタに保持していたマスター鍵ｍｋと暗号鍵ｋを消去するステップである。
　上述した図１１におけるフローチャートには、２つの暗号鍵ｍｋとｋが存在するが、マスター鍵ｍｋが実際にデータを暗号化するための鍵であり、グリッチＰＵＦで生成した暗号鍵ｋは、マスター鍵ｍｋを暗号化するための鍵である。ここで、暗号鍵ｋをデータの暗号化に使わない理由は、グリッチＰＵＦ１００１の出力は、デバイスの経年劣化によって変化し、初期設定と同じ暗号鍵ｋを再生成することが、いずれ不可能になるためである。
　以上が、初期設定のフローチャートである。このような一連処理により、性能評価・制御部１０５０は、所望の性能を満たす添え字ｉ、ビット列ｗ（ｉ）の誤り訂正に必要なシンドロームｓ、およびビット列ｗ（ｉ）のハッシュ値ｈを、初期設定することができる。さらに、性能評価・制御部１０５０は、マスター鍵ｍｋの入手、暗号鍵ｋの生成、および暗号化データｘの生成を行うことができる。
　次に、図１２を用いて、再設定の一連処理について、それぞれのステップ毎に説明する。なお、この図１２のフローチャートは、先の実施の形態１における図９のフローチャートに、鍵管理に関する処理を追加したものとなっている。具体的には、ステップＳ１２０１～Ｓ１２０８は、ステップＳ９０１～Ｓ９０８と同一であり、ステップＳ１２１１は、ステップＳ９０９と同一であり、ステップＳ１２０９、Ｓ１２１０、Ｓ１２１２が、鍵管理に関する処理として新たに追加されたステップに相当する。
　ステップＳ１２０１：制御回路１０５５が、カウンタｃｎｔの値を０で初期化するステップである。
　ステップＳ１２０２：制御回路１０５５が、ビット生成部１０１０を制御することで、先の初期設定で決定した添え字ｉに対応するビット列ｗ（ｉ）’を生成するステップである。
　ステップＳ１２０３：誤り訂正回路１０５１が、ビット列ｗ（ｉ）’に対して誤り訂正処理を行い、ビット列ｗ（ｉ）’’を得るステップである。
　ステップＳ１２０４：ＯＷＨＦ回路１０５２が、ビット列ｗ（ｉ）’’のハッシュ値ｈ’’を計算するステップである。
　ステップＳ１２０５：比較・判定回路１０５３が、ハッシュ値ｈ’’を、初期設定で生成したハッシュ値ｈと比較し、比較結果により処理を分岐させるステップである。
　ステップＳ１２０６：制御回路１０５５が、ステップＳ１２０５でｈ≠ｈ’’となった場合に、誤り訂正の失敗回数を表すカウンタｃｎｔの値を１増やし、次のステップＳ１２０７に進むステップである。
　ステップＳ１２０７：カウンタｃｎｔの値が、ある所定のしきい値Ｕを超えているか否かを、制御回路１０５５が判定するステップである。カウンタｃｎｔがＵを超えていない場合、ステップＳ１２０２に戻り、制御回路１０５５は、再びビット列生成と誤り訂正を行う。
　ステップＳ１２０８：ステップＳ１２０７において、ｃｎｔ＞Ｕとなった場合、制御回路１０５５が、失敗通知を行うステップである。
　ステップＳ１２０９：ＨＦ回路１０５６が、ビット列ｗ（ｉ）’’のハッシュ値ｋを計算するステップである。Ｓ１２０５において、ｈ＝ｈ’’であったことから、ｗ（ｉ）’’＝ｗ（ｉ）であるので、ここで求めたハッシュ値ｋは、ｗ（ｉ）のハッシュ値ｋと一致する。これは、初期設定で生成した鍵の再生成に成功したことを意味する。ＯＷＨＦ回路１０５２は、計算したハッシュ値ｋを、再生成した鍵ｋとして、暗号回路１０９０の内部のレジスタに保持する。
　ステップＳ１２１０：暗号回路１０９０が、再生成した鍵ｋを用いてデータｘを復号し、マスター鍵ｍｋを得るステップである。暗号回路１０９０は、マスター鍵ｍｋを内部のレジスタに保持する。
　ステップＳ１２１１：カウンタｃｎｔの値が、あるしきい値Ｖを超えているか否かを、制御回路１０５５が判定するステップである。制御回路１０５５は、ｃｎｔがＶを超えていない場合には、Ｓ１２１２に進む。
　ステップＳ１２１２：暗号回路１０９０が、マスター鍵ｍｋを用いて暗号処理を行うステップである。
　ステップＳ１２１３：ステップＳ１２１１において、ｃｎｔ＞Ｖとなった場合、性能評価・制御部１０５０が、初期設定の処理を行って新たな添え字ｉ’の選択、および、それに対応する新たな鍵ｋ’によるｍｋの暗号化を行うステップである。これは、ビット列ｗ（ｉ）の再生成に何度も失敗したため、性能評価・制御部１０５０が、回路特性が大幅に変わったと判断し、ビット列ｗ（ｉ）の再生成ができなくなる（従って、ｋが再生成できなくなる）前に、初期設定をやり直すことで、新たなｉ’を選び直したことを意味する。
　以上が、再設定のフローチャートである。このような一連処理により、性能評価・制御部１０５０は、デバイス製造の影響、あるいはデバイスの経年劣化の影響を受けずに、所望の性能（情報量やエラーレート）を満たすグリッチを出力することを保証でき、必要に応じて初期設定をやり直すことができる。さらに、鍵管理に関する処理に応用することができる。
　以上のように、実施の形態２によれば、先の実施の形態１の効果を有するグリッチＰＵＦによるビット列生成を用いて、暗号アルゴリズムで使用するための鍵生成を行うことができ、暗号処理への応用が可能となる。

Claims (8)

  1. 　組み合わせ回路の出力信号に発生するグリッチを出力するグリッチ発生回路と、
    　前記グリッチの形状を情報ビットに変換するビット変換回路と
    　を有するビット生成部を備えることにより、半導体デバイス内で前記半導体デバイスの固有情報を生成するデバイス固有情報生成装置であって、
    　前記グリッチ発生回路は、複数の組み合わせ回路が搭載されることで、複数の異なるグリッチを出力するグリッチ発生回路トップとして構成され、
    　前記ビット生成部は、外部から選択信号を受信することで、前記グリッチ発生回路から出力される前記複数の異なるグリッチの中から１つのグリッチを選択して前記ビット変換回路に対して出力するセレクタをさらに有し、
    　前記複数の異なるグリッチの中から１つを順次選択するように前記選択信号を出力することで、前記複数の異なるグリッチのそれぞれに対応して前記ビット変換回路で変換されたそれぞれのビット情報を取得し、前記それぞれのビット情報に基づいて、所望の性能を満たしているグリッチを特定し、特定したグリッチを前記半導体デバイスの前記固有情報として出力するように、前記選択信号を特定する性能評価・制御部
    　をさらに備えるデバイス固有情報生成装置。
  2. 　請求項１に記載のデバイス固有情報生成装置において、
    　前記グリッチ発生回路を構成する前記グリッチ発生回路トップは、同一の論理回路を直列に接続することで多段構成され、各段の出力信号を前記複数の異なるグリッチとして出力する
    　デバイス固有情報生成装置。
  3. 　請求項１に記載のデバイス固有情報生成装置において、
    　前記グリッチ発生回路を構成する前記グリッチ発生回路トップは、回路構成が異なる複数のグリッジ発生回路で構成され、前記複数のグリッジ発生回路のそれぞれの出力信号を前記複数の異なるグリッチとして出力する
    　デバイス固有情報生成装置。
  4. 　請求項１ないし３のいずれか１項に記載のデバイス固有情報生成装置において、
    　前記性能評価・制御部は、前記複数の異なるグリッチの中から１つを順次選択するように前記選択信号を出力することで、前記複数の異なるグリッチのそれぞれに対応して前記ビット変換回路で変換されたそれぞれのビット情報を取得する操作を繰り返し実行し、繰り返し回数に対する前記ビット情報の一致度から、前記複数の異なるグリッチのそれぞれのエラーレートの評価を行うエレーレート評価回路を含む
    　デバイス固有情報生成装置。
  5. 　請求項１ないし４のいずれか１項に記載のデバイス固有情報生成装置において、
    　前記グリッチ発生回路は、１つの前記半導体デバイス上に、前記グリッチ発生回路トップを複数個搭載して構成され、
    　前記ビット生成部は、外部から第２の選択信号を受信することで、複数のグリッチ発生回路トップのそれぞれの出力の中から１つを選択して前記ビット変換回路に対して出力する第２のセレクタをさらに有し、
    　前記性能評価・制御部は、前記複数のグリッチ発生回路トップのそれぞれの出力の中から１つを順次選択するように前記第２の選択信号を出力するとともに、それぞれのグリッチ発生回路トップに対するｎビット（ｎは２以上の整数）の入力信号を順次変化させることで、前記複数のグリッチ発生回路トップのそれぞれに対応して前記ビット変換回路で変換されたそれぞれのビット情報を２n－１ビットのビット列として取得する操作を実行し、ビット列に含まれるビット値が１のビット数をカウントすることで前記複数のグリッチ発生回路トップのそれぞれの情報量評価を行う情報量評価回路を含む
    　デバイス固有情報生成装置。
  6. 　請求項４または５に記載のデバイス固有情報生成装置において、
    　前記性能評価・制御部は、
    　　前記ビット生成部内の前記ビット変換回路を介して取り込んだビット列に含まれる誤りを訂正するための誤り訂正回路と、
    　　前記誤り訂正回路による誤り訂正後のビット列のハッシュ値を生成するＯＷＨＦ回路と、
    　　前記ＯＷＨＦ回路で生成された前記ハッシュ値を、それ以前に生成したハッシュ値と比較する比較・判定回路と、
    　　前記ビット列の性能として、前記エラーレート評価あるいは前記情報量評価を行う性能評価回路と、
    　　前記比較・判定回路による判定結果、および性能評価回路による評価結果に基づいて、前記ビット生成部から出力される前記情報ビットが、所望の性能を満たしているグリッチから生成されるように制御する制御回路と
    　を有するデバイス固有情報生成装置。
  7. 　請求項６に記載のデバイス固有情報生成装置において、
    　前記性能評価・制御部は、
    　　前記誤り訂正回路による誤り訂正後のビット列をランダム化してハッシュ値を求めることで、暗号鍵を生成するＨＦ回路
    　をさらに有するデバイス固有情報生成装置。
  8. 　組み合わせ回路の出力信号に発生するグリッチを出力するグリッチ発生回路と、
    　前記グリッチの形状を情報ビットに変換するビット変換回路と
    　を有するデバイス固有情報生成装置に適用され、半導体デバイス内で前記半導体デバイスの固有情報を生成するためのデバイス固有情報生成方法であって、
    　前記グリッチ発生回路に搭載された複数の組み合わせ回路を介して出力される前記複数の異なるグリッチの中から１つのグリッチを選択して前記ビット変換回路に対して出力させる選択信号を出力するステップと、
    　前記複数の異なるグリッチの中から１つを順次選択するように前記選択信号を出力することで、前記複数の異なるグリッチのそれぞれに対応して前記ビット変換回路で変換されたそれぞれのビット情報を取得し、前記それぞれのビット情報に基づいて、所望の性能を満たしているグリッチを特定するステップと、
    　特定したグリッチを前記半導体デバイスの前記固有情報として出力するように、前記選択信号を特定するステップと
    　を備えるデバイス固有情報生成方法。
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