TW201317783A - 記憶體系統 - Google Patents

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Jeong-Woo Lee
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Abstract

一種記憶體系統包括：一控制器，其配置成提供一隱藏自動刷新命令；及一記憶體，其配置成回應該隱藏自動刷新命令以執行一刷新作業。該控制器與該記憶體彼此溝通，以便該控制器與該記憶體之每一刷新位址具有彼此相同的數值。

Description

記憶體系統
本發明一般係關於一種半導體記憶體，且更具體而言係指指一種記憶體系統。
一半導體記憶體(以下稱為記憶體)儲存資料在一胞電容器。也就是說，該胞電容器可被充電或放電，藉以儲存資料在該胞電容器中。但是，因為該電容器會洩漏電荷，即需要一刷新作業來感測及放大該資料與重寫該放大的資料。
請參考第1圖，一種已知的記憶體回應由一控制器所提供用於控制該記憶體之作業的一命令以執行一刷新作業，例如一中央處理器(CPU,Central processing unit)或繪圖處理器(GPU,Graphic processing unit)。該命令可包括一自動刷新進入命令、一自我刷新進入命令與一自我刷新退出命令。
該已知的記憶體於一自動刷新作業時段以及一自我刷新作業時段期間不能被存取。因此，即會降低該記憶體的有效頻寬。
此處說明一種能夠增加有效頻寬的記憶體系統。
在本發明之一具體實施例中，一種記憶體系統包括：一控制器，其配置成提供一隱藏自動刷新命令；及一記憶體，其配置成回應該隱藏自動刷新命令以執行一刷新作業。該控制器與該記憶體彼此溝通藉以更新其刷新位址成為相同數值。
在本發明之另一具體實施例中，一記憶體系統包括：一控制器，其配置成產生一命令信號，該命令信號係藉由解碼包括一隱藏自動刷新命令、一自我刷新命令及一位址同步命令之信號所取得，且更新一第一刷新位址以成為與從外部提供的一第二刷新位址相同的數值；一記憶體，其配置成回應該隱藏自動刷新命令以根據該第一刷新位址來執行自動刷新，回應該自我刷新命令以根據該內部計數的第二刷新位址來執行自我刷新，且更新該第二刷新位址以成為與該第一刷新位址相同的數值；及一通訊通道，其耦合在該控制器與該記憶體之間，且配置成傳送該命令信號、該第一刷新位址與該第二刷新位址。
在本發明之另一具體實施例中，一記憶體系統包括：一記憶體，其包括複數個單元記憶體區塊並一對一分配給複數個刷新位址計數器，且該記憶體配置成回應一隱藏自動刷新命令以對該等複數個單元記憶體區塊執行一刷新作業；及一控制器，其配置成計數對應該等複數個刷新位址計數器的複數個刷新位址，並提供該等刷新位址與該隱藏自動刷新命令至該記憶體。該記憶體與該控制器彼此溝通藉以更新其刷新位址成為相同數值。
在本發明之另一具體實施例中，一記憶體系統包括：一記憶體，其包括共用一刷新位址計數器的複數個單元記憶體區塊，且配置成回應一自動刷新命令或一自我刷新命令以對該等複數個單元記憶體區塊執行一刷新作業；及一控制器，其配置成提供該隱藏自動刷新命令或該自我刷新命令至該記憶體，且當提供該隱藏自動刷新命令時，調整對應該等個別單元記憶體區塊的刷新位址成為相同數值。該記憶體與該控制器彼此溝通藉以更新其刷新位址成為相同數值。
以下將透過示例性具體實施例並參考附屬圖式說明根據本發明之一半導體系統。
請參考第2圖，將說明根據本發明一具體實施例的一種刷新方法。
在本發明之一具體實施例中，隱藏自動刷新Hide Aref係用來增加一記憶體的有效頻寬。
另外，該記憶體與用於控制該記憶體的作業之一控制器(例如CPU或GPU)可同步其刷新位址以改善一刷新作業的穩定性。舉例來說，該記憶體與一控制器管理其刷新，使得該記憶體與該控制器之每一者具有相同的刷新位址，藉以改善一刷新作業的穩定性。
請參考第2圖，將說明該隱藏自動刷新。在該隱藏自動刷新期間，該控制器不提供一獨立的自動刷新命令至該記憶體，但在一正常作業期間藉由命令一列主動預先充電作業以啟動一自動刷新作業。
該隱藏自動刷新並不提供一獨立自動刷新命令，該獨立自動刷新命令具有與一正常作業時段有區別的作業時段，而是在該正常作業時段內命令一列主動預先充電作業。因此，可增加正常作業的存取時間。
此外，作為該隱藏自動刷新的列主動預先充電作業使用一「列提前於行定位方法(CBR,CAS before RAS method)」，其中在啟動一列存取選通脈衝(RAS,Row access strobe)信號之前，啟動一行存取選通脈衝(CAS,Column access strobe)信號，使得該記憶體可區別該隱藏自動刷新作業與一正常主動預先充電作業。
該記憶體回應一列主動預先充電命令與一刷新位址以執行一刷新作業。該列主動預先充電命令被當作用於該隱藏自動刷新的一命令來使用，且該刷新位址可與該列主動預先充電命令一起傳送。該隱藏自動刷新作業可在每一記憶庫上執行。
同時，該控制器於一預定時序上提供一自我刷新進入命令與一自我刷新退出命令至該記憶體。
當該控制器提供一自我刷新進入命令至該記憶體時，該控制器亦提供儲存在其刷新位址計數器中的一刷新位址至該記憶體。
因此，該記憶體根據由該控制器提供的刷新位址執行一自我刷新作業。在此，該自我刷新作業可在每一記憶庫上執行。
另外，該記憶體回應該自我刷新退出命令以提供儲存在其刷新位址計數器中的一刷新位址至該控制器。
根據前述方法，該隱藏自動刷新與該自我刷新以一預定順序執行。
根據已知的刷新作業，該記憶體在該自動刷新作業期間，不管從該控制器提供的一位址，根據所產生的一刷新位址執行一自我刷新作業。不管該由該記憶體執行的刷新位址之自我更新，該控制器亦提供其本身的刷新位址至該記憶體，藉以執行該自動刷新。
但是，在本發明之一具體實施例中，根據由該控制器提供的刷新位址，該記憶體可辨識已存取用於該隱藏自動刷新的是哪一位址。根據由該記憶體提供的刷新位址，該控制器亦可辨識已存取用於該自我刷新的是哪一位址。
請參考第3圖，當假設該記憶體包括四個列位址時，該控制器從該記憶體接收對應一列位址row#3的一刷新位址，然後提供對應一列位址row#4的一隱藏自動刷新命令至該記憶體。
因此，在執行該先前自我刷新作業之後，該記憶體可在該下一列位址row#4上執行一隱藏刷新作業。
在相同狀況下根據該相關技術，因為該控制器已在該先前步驟命令該隱藏自動刷新達到該列位址row#4，所以該控制器將在該下一步驟提供對應一列位址row#1的一隱藏自動刷新命令至該記憶體。在此例中，該列位址row#4的一刷新執行時段可能超過該刷新規範(tREF_spec=4 ms)，且相對的記憶胞資料可能消失。
但是，在本發明之一具體實施例中，該自我刷新與該隱藏自動刷新是在最後執行刷新的一列位址的下一列位址上執行。因此，可以降低記憶胞資料消失的機率。
在該前述刷新方法中，刷新位址計數器與預定的單元記憶體區塊(例如記憶庫)為一對一對應之案例將作為一示例。
以下，將參考第4圖說明根據本發明一具體實施例之配置成執行刷新的一記憶體系統100。
請參考第4圖，根據本發明一具體實施例的記憶體系統100包括：一控制器200，其配置成提供一隱藏自動刷新命令；及一記憶體300，其配置成回應一隱藏自動刷新命令以執行一刷新作業。該控制器200該與記憶體300彼此溝通以同步其刷新位址。舉例來說，該控制器200與該記憶體300彼此溝通，藉以管理其刷新位址，使得該記憶體與該控制器之每一者具有相同的刷新位址。
該記憶體系統100更包括一通訊通道，其中該控制器200與該記憶體300經由該通訊通道傳送多個命令與該等刷新位址。
該控制器200配置成產生一命令信號CMD與一第一刷新位址CRA<0:N>，且提供所產生的信號至記憶體300。該命令信號CMD可包括藉由解碼一隱藏自動刷新命令、一自我刷新命令或一位址同步命令所取得的一信號。
在此，該自我刷新命令可包括一自我刷新進入命令與一自我刷新退出命令。
該控制器200配置成經由通訊通道110傳送該命令信號CMD至該記憶體300。
該控制器200配置成同步從外部提供的一第二刷新位址MRA<0:N>與該第一刷新位址CRA<0:N>。舉例來說，該控制器200配置成管理從外部提供的一第二刷新位址MRA<0:N>，使得該第二刷新位址MRA<0:N>與該第一刷新位址CRA<0:N>相同。舉例來說，該第一刷新位址CRA<0:N>的數值調整成為與該第二刷新位址MRA<0:N>相同的數值。
該隱藏自動刷新命令藉由在一正常作業時段內命令一列主動預先充電作業而執行。根據該隱藏自動刷新，該列主動預先充電可藉由該CBR方法加以定義，也就是說，藉由在啟動一RAS信號之前，啟動一CAS信號以完成定義。
該控制器200包括配置成計數該第一刷新位址CRA<0:N>的一刷新位址計數器210。
該記憶體300配置成回應該隱藏自動刷新命令以執行對應該第一刷新位址CRA<0:N>的一隱藏自動刷新作業，並回應該自我刷新進入命令以執行對應該內部計數第二刷新位址MRA<0:N>的一自我刷新作業。
該記憶體300配置成同步該第二刷新位址MRA<0:N>與從外部提供的第一刷新位址CRA<0:N>。舉例來說，該記憶體300配置成管理該第二刷新位址MRA<0:N>，使得該第二刷新位址MRA<0:N>與從外部提供該第一刷新位址CRA<0:N>相同。舉例來說，該第二刷新位址MRA<0：N>調整成為與該第一刷新位址CRA<0:N>相同的數值。
該記憶體300配置成回應該自我刷新退出命令以提供該第二刷新位址MRA<0:N>至該控制器200。
該記憶體300包括一單元記憶體區塊，也就是一記憶庫330、一刷新位址計數器320與一控制單元310。
在此，該記憶庫330僅為多種儲存單元之一示例，也就是可包括一或多個多種儲存單元。
該刷新位址計數器320配置成回應一內部命令信號CMDi以計數該第二刷新位址MRA<0:N>，及同步該第二刷新位址MRA<0:N>與從外部提供的第一刷新位址CRA<0:N>。舉例來說，該刷新位址計數器320配置成管理該第二刷新位址MRA<0:N>，使得該第二刷新位址MRA<0:N>與從外部提供的第一刷新位址CRA<0:N>相同。
該控制單元310配置成藉由解碼從控制器200提供的命令信號CMD以產生該內部命令信號CMDi，且提供該第一刷新位址CRA<0:N>至刷新位址計數器320，及執行多種控制作業，其中該等多種控制作業包括傳送該第二刷新位址MRA<0:N>至該控制器200的一作業。
在此，該內部命令信號CMDi可包括該隱藏自動刷新命令、該自我刷新進入命令、該自我刷新退出命令與一位址同步命令ADDSYNC。
該通訊通道110包括一資料線、一位址線、一命令信號線與一資料遮罩信號線。另外，該通訊通道110可更包括一刷新位址專用線或/及一位址同步命令專用線。
此外，該控制器200的刷新位址計數器210與該記憶體300的刷新位址計數器320可用相同方式配置。
請參考第5圖，該刷新位址計數器320配置成處理多種計數方法。
該等計數方法可區分成一增量式、一減量式與一複合式。該複合式可包括兩或多個類型(例如該增量式+反射碼式)。在本發明之一具體實施例中，該刷新位址計數器320包括一增量式計數器420、一減量式計數器430與一複合式計數器440。另外，該刷新位址計數器320可包括一解多工器410與一多工器450以從該等計數器中選擇一者。
該解多工器410配置成回應一選擇信號SEL以提供一刷新命令(也就是一隱藏自動刷新命令或自我刷新進入命令)至該增量式計數器420、該減量式計數器430與該複合式計數器440之任一者。
在此，該選擇信號SEL的數值可藉由使用一測試模式、一熔絲組或一模式暫存器組(MRS,Mode register set)進行設定。
該多工器450配置成回應該選擇信號SEL以從複數個信號中選擇任一信號，即該增量式計數器420、該減量式計數器430與該複合式計數器440之輸出信號，且輸出所選擇的信號作為該第二刷新位址MRA<0:N>。
該增量式計數器420、該減量式計數器430與該複合式計數器440配置成回應該刷新命令以根據其本身的計數方法執行一計數作業，且分別產生預先位址信號aADD<0:N>、bADD<0:N>與cADD<0:N>。
該增量式計數器420、該減量式計數器430與該複合式計數器440接收該第一刷新位址CRA<0:N>，且回應該位址同步命令ADDSYNC以輸出該第二刷新位址MRA<0:N>。
該增量式計數器420、該減量式計數器430與該複合式計數器440回應一重置信號RST以分別重置該等預先位址信號aADD<0:N>、bADD<0:N>與cADD<0:N>。
請參考第6圖，該增量式計數器420包括一計數邏輯421、一位址同步區段422與一閂鎖器陣列423。
該計數邏輯421包括複數個單元計數器UCNT，其配置成接收該刷新命令與該重置信號RST，並產生複數個單元計數信號CNT<0:N>。
該位址同步區段422包括複數個開關SW，其配置成回應該位址同步命令ADDSYNC以提供該等單元計數信號CNT<0:N>或該第一刷新位址CRA<0:N>至該計數邏輯421，且亦輸出該等單元計數信號CNT<0:N>或該第一刷新位址CRA<0:N>作為該預先位址信號aADD<0:N>。
該閂鎖器陣列423包括複數個閂鎖器LT，其配置成閂鎖該第一刷新位址CRA<0:N>，且提供所閂鎖位址至該位址同步區段422。
除了該計數邏輯421的配置之外，該減量式計數器430與該複合式計數器440可用與該增量式計數器420相同的方式所配置。
請參考第7圖，該等複數個開關SW當中的一開關501包括一反相器IV1與通道閘PG1、PG2。
當該位址同步命令ADDSYNC被啟動至一邏輯高位準時，該開關501的通道閘PG1接收該第一刷新位址CRA<0>，且傳送該第一刷新位址CRA<0>至該下一個單元計數器UCNT。同時，該通道閘PG1輸出該第一刷新位址CRA<0>作為該預先位址信號aADD<0>。
當該位址同步命令ADDSYNC被停止至一邏輯低位準時，該開關501的通道閘PG2接收該單元計數信號CNT<0>，且傳送該單元計數信號CNT<0>至該下一個單元計數器UCNT。同時，該通道閘PG2輸出該單元計數信號CNT<0>作為該預先位址信號aADD<0>。
第5圖的增量式計數器420可依第8圖例示的型式所配置。
該增量式計數器420’包括一或閘OR11、一計數邏輯431與一位址同步區段432。
該或閘OR11配置成當一反重置信號RSTB與一反位址同步命令ADDSYNCB之任一者被啟動至一邏輯低位準時，啟動該重置信號RST。
該計數邏輯431包括複數個單元計數器UCNT，其配置成回應該重置信號RST以接收反初始值資訊INITB<0:N>，且回應該刷新命令以藉由計數該反初始值資訊INITB<0:N>而產生該預先位址信號aADD<0:N>。
該位址同步區段432包括複數個多工器701，其配置成回應該位址同步命令ADDSYNC以反相初始值資訊INIT<0:N>與該第一刷新位址CRA<0:N>之一者，且輸出該反相信號作為該反初始值資訊INITB<0:N>。
當該位址同步命令ADDSYNC被啟動時，該位址同步區段432反相該第一刷新位址CRA<0:N>，且輸出所反相的信號作為該反初始值資訊INITB<0:N>。
當該位址同步命令ADDSYNC被停止時，該位址同步區段432反相該初始值資訊INIT<0:N>，且輸出所反相的信號作為該反初始值資訊INITB<0:N>。
簡單來說，該增量式計數器420’於一正常重置作業期間，也就是當該反重置信號RSTB被啟動時，使用該初始值資訊INIT<0:N>以重置該預先位址信號aADD<0:N>。
另外，該增量式計數器420’於該位址同步作業期間，也就是當該位址同步命令ADDSYNC被啟動時，重置該預先位址信號aADD<0:N>至該第一刷新位址CRA<0:N>，而不是該初始值資訊INIT<0:N>。
請參考第9圖，該單元計數器601包括一初始值設定區段602與一正反器603。
該初始值設定區段602包括一反相器IV11與複數個電晶體M11至M14。
當該重置信號RST被啟動時，該初始值設定區段602配置成反相該反初始值資訊INITB<0:N>，並儲存所反相的信號在正反器603中。
該正反器603包括複數個反向器IV12至IV18，與複數個通道閘PG11、PG12。
在根據本發明一具體實施例的記憶體系統100中，該刷新位址計數器與每一單元記憶體區塊(例如，記憶庫)為一對一的對應之案例作為一示例。
在前述具體實施例中，當該記憶體與該控制器使用專用的信號線來傳送其刷新位址時，即不需要一獨立的位址同步命令。
根據本發明一具體實施例的一刷新方法允許複數個單元記憶體區塊(例如，記憶庫)共用一刷新位址計數器。
在根據本發明一具體實施例的刷新方法中，使用一隱藏自動刷新作業，且一控制器與一記憶體可用與參考第2圖至第9圖所述之具體實施例相同的方式同步其刷新位址。
在根據本發明一具體實施例的刷新方法中，該控制器與該相同的列位址同步所有記憶庫的自動刷新位址，然後傳送該對應位址至該記憶體。
因此，該記憶體根據從該控制器傳送的刷新位址執行一隱藏自動刷新作業與一自我刷新作業，且當該自我刷新作業結束時，傳送該刷新位址至該控制器。
以下，將參考第10圖說明並根據本發明一具體實施例配置成執行該刷新的一記憶體系統101。
請參考第10圖，根據本發明一具體實施例的記憶體系統101包括一控制器201、一記憶體301與一通訊通道110。
除了該控制器201與相同的列位址同步複數個記憶庫331的自動刷新位址之外，該控制器201可用與第4圖的控制器200相同的方式所配置，然後傳送該對應位址至記憶體301。
該記憶體301包括一控制單元311、一刷新位址計數器320與複數個記憶庫331。從該刷新位址計數器320輸出的一第二刷新位址MRA<0:N>共同輸入該等記憶庫331。
也就是說，該等複數個記憶庫331共用一刷新位址計數器320。
此外，將參考第11圖說明根據本發明一具體實施例的一種記憶體系統，其使用該隱藏自動刷新方法而不使用刷新位址同步。
根據本發明一具體實施例的記憶體系統實施成增加一記憶體的有效頻寬。為了實施該記憶體系統，已參考第2圖至第10圖說明多種具體實施例。
但是，根據該等前述具體實施例的等記憶體系統，其係包括額外的硬體與軟體組件，但根據本發明一具體實施例的記憶體系統，其被實施成最少化額外硬體與軟體組件之數目。
該記憶體系統的基本作業原理為其刷新時段被設定成小於該規範的刷新時間tREF_spec。舉例來說，該刷新時段可被設定為(tREF_spec)/(2*列位址數-1)。
當使用此種方法時，該控制器與該記憶體並不同步該等刷新位址。因此，該自我刷新與該隱藏自動刷新於獨立的刷新位址上被執行。
該自我刷新與該隱藏自動刷新之任一者於該刷新時段內在所有列位址上被執行，也就是(tREF_spec)/(2*列位址數-1)。
因此，該記憶體的頻寬可以增加，且同時穩定執行該刷新。為了此種作業，可能需要改變用於產生該刷新時段的電路組塊之設計。
根據本發明之具體實施例，有可能增加一有效頻寬，並執行穩定的刷新。
雖然以上已說明某些具體實施例，但本技術專業人士應瞭解，所述的具體實施例僅為示例。因此，此處所述的記憶體系統並不受限於所述的具體實施例。而是此處所述的記憶體系統必須僅受限於配合以上說明及附屬圖式所依據的申請專利範圍。
100．．．記憶體系統
101．．．記憶體系統
110．．．通訊通道
200．．．控制器
201．．．控制器
210．．．刷新位址計數器
211．．．刷新位址計數器
300．．．記憶體
301．．．記憶體
310．．．控制單元
311．．．控制單元
320．．．刷新位址計數器
330．．．記憶庫
331．．．記憶庫
410．．．解多工器
420．．．增量式計數器
420’．．．增量式計數器
421．．．計數邏輯
422．．．位址同步區段
423．．．閂鎖器陣列
430．．．減量式計數器
431．．．計數邏輯
432．．．位址同步區段
440．．．複合式計數器
450．．．多工器
501．．．開關
601．．．單元計數器
602．．．初始值設定區段
603．．．正反器
701．．．多工器
ADDSYNC．．．位址同步命令
ADDSYNCB．．．反位址同步命令
BK0-BKn．．．記憶庫
CMD．．．命令信號
CMDi．．．內部命令信號
CNT<0:N>．．．單元計數信號
CRA<0:N>．．．第一刷新位址
Hide Aref．．．隱藏自動刷新
INIT<0:N>．．．初始值資訊
INITB<0:N>．．．反初始值資訊
IV1．．．反相器
IV11-IV18．．．反相器
LT．．．閂鎖器
MRA<0:N>．．．第二刷新位址
M11-M14．．．電晶體
OR11．．．或閘
PG1．．．通道閘
PG11．．．通道閘
PG12．．．通道閘
PG2．．．通道閘
RST．．．重置信號
RSTB．．．反重置信號
SEL．．．選擇信號
Sref．．．自我刷新
SW．．．開關
UCNT．．．單元計數器
aADD<0:N>．．．預先位址信號
bADD<0:N>．．．預先位址信號
cADD<0:N>．．．預先位址信號
row#1．．．列位址
row#2．．．列位址
row#3．．．列位址
row#4．．．列位址
tREF_spec．．．規範的刷新時間
特徵、態樣及具體實施例係配合附屬圖式說明，其中：第1圖　為顯示一習知刷新方法的流程圖。
第2圖　為顯示根據本發明一具體實施例的一刷新方法之流程圖。
第3圖　為基於第2圖的一刷新時序圖。
第4圖　為根據本發明一具體實施例的一記憶體系統之方塊圖。
第5圖　為例示第4圖之一刷新位址計數器的內部配置之方塊圖。
第6圖　為第5圖之一增量式計數器的方塊圖。
第7圖　為第6圖之一開關的電路圖。
第8圖　為第5圖之增量式計數器的另一示例之方塊圖。
第9圖　為第8圖之一單元計數器的電路圖。
第10圖為根據本發明一具體實施例的記憶體系統之方塊圖。
第11圖為根據本發明一具體實施例的一刷新時序圖。
100．．．記憶體系統
110．．．通訊通道
200．．．控制器
210．．．刷新位址計數器
300．．．記憶體
310．．．控制單元
320．．．刷新位址計數器
330．．．記憶庫
CMD．．．命令信號
CMDi．．．內部命令信號
CRA<0:N>．．．第一刷新位址
MRA<0:N>．．．第二刷新位址

Claims (27)

  1. 一種記憶體系統，其包括：一控制器，其配置成提供一隱藏自動刷新命令；及一記憶體，其配置成回應該隱藏自動刷新命令以執行一刷新作業，其中該控制器與該記憶體彼此溝通，以便該控制器與該記憶體之每一刷新位址具有彼此相同的數值。
  2. 如申請專利範圍第1項所述之記憶體系統，其中該隱藏自動刷新命令藉由命令一列主動預先充電作業來執行。
  3. 如申請專利範圍第1項所述之記憶體系統，其中該控制器與該記憶體包括以相同方式配置成的刷新位址計數邏輯。
  4. 如申請專利範圍第1項所述之記憶體系統，其中該記憶體包括一刷新位址計數器，其配置成回應一刷新命令以計數該記憶體之刷新位址，且更新該刷新位址，以便該刷新位址具有與由該控制器提供的刷新位址相同之數值。
  5. 如申請專利範圍第4項所述之記憶體系統，其中該刷新位址計數器包括具有不同型式的計數邏輯之複數個計數器，且配置成選擇性操作該等計數器之任一者。
  6. 一種記憶體系統，其包括：一控制器，其配置成產生一命令信號，該命令信號係藉由解碼包括一隱藏自動刷新命令、一自我刷新命令與一位址同步命令之信號所取得，且更新一第一刷新位址，以便該第一刷新位址具有與從外部所提供的一第二刷新位址相同之數值；一記憶體，其配置成回應該隱藏自動刷新命令以根據該第一刷新位址來執行自動刷新，回應該自我刷新命令以根據該內部計數的第二刷新位址來執行自我刷新，及更新該第二刷新位址，以便該第二刷新位址具有與該第一刷新位址相同的數值；及一通訊通道，其耦合在該控制器與該記憶體之間，且配置成傳送該命令信號、該第一刷新位址與該第二刷新位址。
  7. 如申請專利範圍第6項所述之記憶體系統，其中該隱藏自動刷新命令藉由命令一列主動預先充電作業來執行。
  8. 如申請專利範圍第6項所述之記憶體系統，其中該控制器與該記憶體包括以相同方式配置成的刷新位址計數邏輯。
  9. 如申請專利範圍第6項所述之記憶體系統，其中該控制器於提供包括在該自我刷新命令中的一自我刷新進入命令之前提供該第一刷新位址至該記憶體。
  10. 如申請專利範圍第6項所述之記憶體系統，其中該記憶體回應包括在該自我刷新命令中的一自我刷新退出命令以提供該第二刷新位址至該控制器。
  11. 如申請專利範圍第6項所述之記憶體系統，其中該控制器提供該位址同步命令與該第一刷新位址至該記憶體。
  12. 如申請專利範圍第6項所述之記憶體系統，其中該記憶體包括：一單元記憶體區塊；一刷新位址計數器，其配置成回應一內部命令信號以計數該第二刷新位址，且更新該第二刷新位址，以便該刷新位址具有與該第一刷新位址相同的數值；及一控制單元，其配置成藉由解碼該命令信號以產生該內部命令信號，並提供該第一刷新位址至該刷新位址計數器，及提供該第二刷新位址至該控制器。
  13. 如申請專利範圍第12項所述之記憶體系統，其中該刷新位址計數器包括：複數個計數器，其配置成根據不同的計數方法操作，且產生複數個預先位址信號；一解多工器，其配置成回應一選擇信號以提供該刷新命令至該等計數器之任一者；及一多工器，其配置成回應該選擇信號以選擇該等預先位址信號之一者，及輸出所選擇的信號以作為該第二刷新位址，其中該刷新命令包括該隱藏自動刷新命令與該自我刷新命令之一或多者。
  14. 如申請專利範圍第13項所述之記憶體系統，其中該等計數器之每一者包括：一計數邏輯，其配置成接收該刷新命令與一重置信號，並產生複數個單元計數信號；及一位址同步區段，其配置成提供該等單元計數信號或該第一刷新位址至該計數邏輯，及回應該位址同步命令以同時輸出該等單元計數信號或該第一刷新位址以作為該等預先位址信號之一者。
  15. 如申請專利範圍第13項所述之記憶體系統，其中該等計數器之每一者包括：一邏輯閘，其配置成回應一反重置信號與一反位址同步命令以產生一重置信號；一計數邏輯，其配置成回應該重置信號以接收反初始值資訊，且回應該刷新命令以藉由計數該反初始值資訊來產生該預先位址信號；及一位址同步區段，其配置成回應該位址同步命令以反相初始值資訊與該第一刷新位址之一者，及輸出該反相的信號以作為該反初始值資訊。
  16. 一種記憶體系統，其包括：一記憶體，其包括複數個單元記憶體區塊並分配給複數個刷新位址計數器藉以成為一對一的對應，且配置成回應一隱藏自動刷新命令以在該等複數個單元記憶體區塊上執行一刷新作業；及一控制器，其配置成計數對應該等複數個刷新位址計數器的複數個刷新位址，及提供該等刷新位址與該隱藏自動刷新命令至該記憶體，其中該記憶體與該控制器彼此溝通，以便該控制器與該記憶體之每一刷新位址具有彼此相同的數值。
  17. 如申請專利範圍第16項所述之記憶體系統，其中該隱藏自動刷新命令藉由命令一列主動預先充電命令來執行。
  18. 如申請專利範圍第16項所述之記憶體系統，其中該控制器配置成於提供一自我刷新進入命令之前，提供該控制器的刷新位址至該記憶體。
  19. 如申請專利範圍第16項所述之記憶體系統，其中該記憶體配置成回應由該控制器所提供的一自我刷新退出命令以提供該記憶體的刷新位址至該控制器。
  20. 如申請專利範圍第16項所述之記憶體系統，其中該等刷新位址計數器之每一者包括：複數個計數器，其配置成根據不同的計數方法操作，及產生複數個預先位址信號；一解多工器，其配置成回應一選擇信號以提供該刷新命令至該等計數器之任一者；及一多工器，其配置成回應該選擇信號以選擇該等預先位址信號之一者，及輸出所選擇的信號以作為一刷新位址，其中該刷新命令包括該隱藏自動刷新命令與該自我刷新命令之一或多者。
  21. 如申請專利範圍第20項所述之記憶體系統，其中該等計數器之每一者包括：一計數邏輯，其配置成接收該刷新命令與一重置信號，並產生複數個單元計數信號；及一位址同步區段，其配置成提供由該控制器所提供的單元計數信號或刷新位址至該計數邏輯，及回應該位址同步命令以同時輸出該等單元計數信號或該刷新位址以作為該等預先位址信號之一者。
  22. 如申請專利範圍第20項所述之記憶體系統，其中該等計數器之每一者包括：一邏輯閘，其配置成回應一反重置信號與一反位址同步命令以產生一重置信號；一計數邏輯，其配置成回應該重置信號以接收反初始值資訊，且回應該刷新命令以藉由計數該反初始值資訊來產生該預先位址信號；及一位址同步區段，其配置成回應該位址同步命令以反相由該控制器所提供的初始值資訊與該刷新位址之一者，且輸出該反相的信號以作為該反初始值資訊。
  23. 一種記憶體系統，其包括：一記憶體，其包括共用一刷新位址計數器的複數個單元記憶體區塊，且配置成回應一自動刷新命令或一自我刷新命令以在該等複數個單元記憶體區塊上執行一刷新作業；及一控制器，其配置成提供該隱藏自動刷新命令或該自我刷新命令至該記憶體，且當提供該隱藏自我刷新命令時，調整對應該等個別的單元記憶體區塊之刷新位址成為相同數值，其中該記憶體與該控制器彼此溝通，以便該控制器與該記憶體之每一刷新位址具有彼此相同的數值。
  24. 如申請專利範圍第23項所述之記憶體系統，其中該隱藏自動刷新命令藉由命令一列主動預先充電作業來執行。
  25. 如申請專利範圍第23項所述之記憶體系統，其中該控制器配置成於提供該自我刷新命令之前，提供該等被調整成相同數值的刷新位址至該記憶體。
  26. 如申請專利範圍第23項所述之記憶體系統，其中該記憶體配置成回應該自我刷新命令以提供藉由執行一刷新作業而改變的刷新位址至該控制器。
  27. 如申請專利範圍第23項所述之記憶體系統，其中該刷新位址計數器包括：複數個計數器，其配置成根據不同的計數方法操作，及產生複數個預先位址信號；一解多工器，其配置成回應一選擇信號以提供一刷新命令至該等計數器之任一者；及一多工器，其配置成回應該選擇信號以選擇該等預先位址信號之一者，且輸出所選擇的信號以作為該刷新位址，及該刷新命令包括該隱藏自動刷新命令與該自我刷新命令之一或多者。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9928895B2 (en) 2016-02-03 2018-03-27 Samsung Electronics Co., Ltd. Volatile memory device and electronic device comprising refresh information generator, information providing method thereof, and refresh control method thereof
CN107678977B (zh) * 2017-09-30 2021-01-05 北京智芯微电子科技有限公司 一种计数器的读写方法及装置
KR102112396B1 (ko) * 2018-04-10 2020-05-19 윈본드 일렉트로닉스 코포레이션 의사 sram 및 그 제어 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064376B2 (en) * 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
WO1999046775A2 (en) * 1998-03-10 1999-09-16 Rambus, Inc. Performing concurrent refresh and current control operations in a memory subsystem
US6356485B1 (en) * 1999-02-13 2002-03-12 Integrated Device Technology, Inc. Merging write cycles by comparing at least a portion of the respective write cycle addresses
US6445636B1 (en) * 2000-08-17 2002-09-03 Micron Technology, Inc. Method and system for hiding refreshes in a dynamic random access memory
KR100412131B1 (ko) * 2001-05-25 2003-12-31 주식회사 하이닉스반도체 반도체 메모리 장치의 셀 데이타 보호회로
US7068559B2 (en) * 2002-07-12 2006-06-27 Samsung Electronics Co. Ltd. Word line enable timing determination circuit of a memory device and methods of determining word line enable timing in the memory device
US20050108460A1 (en) * 2003-11-14 2005-05-19 Intel Corporation Partial bank DRAM refresh
US6914841B1 (en) * 2004-01-30 2005-07-05 Infineon Technologies Ag System and method for refreshing a dynamic memory device
US7486574B2 (en) * 2004-04-13 2009-02-03 Hynix Semiconductor Inc. Row active control circuit of pseudo static ranom access memory
US7088632B2 (en) * 2004-05-26 2006-08-08 Freescale Semiconductor, Inc. Automatic hidden refresh in a dram and method therefor
KR100682174B1 (ko) * 2005-05-18 2007-02-13 주식회사 하이닉스반도체 반도체 메모리 장치의 페이지 액세스 회로
US7313047B2 (en) * 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
US7894290B2 (en) * 2008-10-22 2011-02-22 Qimonda Ag Method and apparatus for performing internal hidden refreshes while latching read/write commands, address and data information for later operation

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