TW201312946A - 可降低能量耗損之逐次逼近暫存式類比數位轉換器 - Google Patents

可降低能量耗損之逐次逼近暫存式類比數位轉換器 Download PDF

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Abstract

一種可降低能量耗損之逐次逼近暫存式類比數位轉換器，其具有一電壓選擇電路，用以規劃一電容電路以形成電容量為(2m-1)C之一第一等效電容、電容量為(2n-2m+1)C之一第二等效電容、電容量為(2m-1)C之一第四等效電容，及電容量為(2n-2m+1)C之一第五等效電容，其中，該第一等效電容之一端耦接一參考電壓或一接地電壓，另一端耦接一比較器之正輸入端；該第二等效電容之二端分別耦接一共模電壓及所述正輸入端；該第四等效電容之一端耦接該接地電壓或該參考電壓，另一端耦接該比較器之負輸入端；及該第五等效電容之二端分別耦接該共模電壓及所述負輸入端。

Description

可降低能量耗損之逐次逼近暫存式類比數位轉換器
本發明係有關於逐次逼近暫存式類比數位轉換器，特別是一種可使能量耗損極小化之逐次逼近暫存式類比數位轉換器。
隨著可攜式電子產品之蓬勃發展，低功耗─其可延長電池的供電時間─已成為電子產品之趨勢。在眾多類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter,SAR ADC)由於具有省電的優勢─其類比數位轉換僅需用到一個比較器，架構簡單，元件數目少，故已被廣泛應用於電子產品中。
請參照圖1，其繪示一習知N位元SAR ADC之方塊圖。如圖1所示，該SAR ADC包含一位元值決定單元100、以及一逐次逼近暫存器140，其中所述的位元值決定單元100包含一取樣保持電路110、一數位類比轉換電路120、及一比較器130。
取樣保持電路110係用以在一取樣階段對一類比輸入信號VA進行取樣並保持之操作以產生一取樣信號VA1。
數位類比轉換電路120係用以在一參考電壓VREF及一接地電壓VGND之偏壓下，依複數個開關控制信號SWN~SW1產生一量化電壓VA2。
比較器130係用以對取樣信號VA1與量化電壓VA2進行電壓比較以產生一位元輸出值B。
逐次逼近暫存器140係用以在一電壓比較階段逐次變更開關控制信號SWN~SW1之內容以改變量化電壓VA2，以及逐次讀取位元輸出值B以產生一數位輸出碼DOUT。
當處於所述電壓比較階段時，首先，逐次逼近暫存器140會透過開關控制信號SWN~SW1輸出一組預測數碼，通常是令最大位元(MSB)為1，以對數位類比轉換電路120進行充、放電，從而使量化電壓VA2產生一對應之準位。接著，比較器130會對取樣信號VA1與量化電壓VA2進行電壓比較，以決定位元輸出值B之內容─其為0或1。然後，逐次逼近暫存器140會將位元輸出值B儲存於一暫存器中，且會依位元輸出值B之內容輸出下一組預測數碼以決定下一位元的內容。依此方式反覆進行N次，即可產生取樣信號VA1之N位元數位輸出碼DOUT。
在產生數位輸出碼DOUT的過程中，由數位類比轉換電路120所產生之量化電壓VA2會以二位元權重(binary-weighted)的方式，逐漸往取樣信號VA1逼近。亦即，N位元的SAR ADC會產生N次不同的量化電壓VA2，若分別以VA2(1),VA2(2),VA2(3),…,VA2(N)代表其值，則VA2(K)與VA2(K-1)之電壓差會等於VA2(K-1)與VA2(K-2)之電壓差的一半，其中k=3~N。
由於數位類比轉換電路120會透過開關的切換，對不同權重的電容進行充、放電，因此大部份的能量損耗會發生在切換的過程中。
有關一般數位類比轉換電路之電路架構，請參照圖2，其繪示包含一數位類比轉換電路之一習知位元值決定單元之方塊圖。如圖2所示，該習知位元值決定單元包含一開關單元210、一數位類比轉換電路220、以及一比較器230，其中數位類比轉換電路220具有一第一電容陣列221、一第二電容陣列222、一電壓選擇電路223、以及一電壓選擇電路224。
開關單元210具有一對取樣開關，其一側具有一第一接點及一第二接點，分別耦接至一參考電壓VREF，另一側具有一第三接點及一第四接點，分別耦接第一電容陣列221及第二電容陣列222。
第一電容陣列221及第二電容陣列222各具有N+1個電容，其電容值分別為C,C,2C,4C,8C,…,2N-1C。第一電容陣列221之所述N+1個電容具有一共同接點以耦接開關單元210之所述第三接點，及N+1個偏壓接點以耦接電壓選擇電路223。第二電容陣列222之所述N+1個電容具有一共同接點以耦接開關單元210之所述第四接點，及N+1個偏壓接點以耦接電壓選擇電路224。
電壓選擇電路223係用以依開關控制信號SWN~SW1輸出N+1個偏壓電壓給第一電容陣列221之所述N+1個偏壓接點，其中，電壓選擇電路223所輸出的各所述偏壓電壓均來自一負類比輸入電壓VAN，所述的參考電壓VREF，或一接地電壓VGND。選擇電路224係用以依開關控制信號SWN~SW1輸出N+1個偏壓電壓給第二電容陣列222之所述N+1個偏壓接點，其中，電壓選擇電路224所輸出的各所述偏壓電壓均來自一正類比輸入電壓VAP，所述的參考電壓VREF，或一接地電壓VGND。
比較器230具有一正輸入端、一負輸入端、以及一輸出端，其中所述正輸入端係與開關單元210之所述第三接點耦接，所述負輸入端係與開關單元210之所述第四接點耦接。比較器230係用以依所述正輸入端及所述負輸入端間的電壓差─其值可表為VAP-VAN-γVREF,0≦γ<1─產生一位元輸出值B。當VAP-VAN-γVREF>0,B=1；當VAP-VAN-γVREF<0,B=0。
請參照圖3，其繪示圖2習知位元值決定單元處於一取樣階段之電路組態。如圖3所示，當處於所述的取樣階段時，第一電容陣列221及第二電容陣列222之共同接點均耦接至VREF，第一電容陣列221之N+1個偏壓接點均耦接至負類比輸入電壓VAN，而第二電容陣列222之N+1個偏壓接點均耦接至正類比輸入電壓VAP。在所述取樣階段結束前，第一電容陣列221會儲存有(VREF-VAN)之電壓，而第二電容陣列222會儲存有(VREF-VAP)之電壓。
請參照圖4，其繪示圖2習知位元值決定單元處於一電壓比較階段之電路組態。如圖4所示，當處於所述的電壓比較階段時，開關單元210係呈斷開之狀態；第一電容陣列221具有電容量為KC之第一等效電容及電容量為(2N-K)C之第二等效電容；而第二電容陣列222具有電容量為KC之第三等效電容及電容量為(2N-K)C之第四等效電容，其中，K,N均為正整數，K=1~2N-1，且所述第一等效電容之偏壓接點係耦接至VREF，所述第二等效電容之偏壓接點係耦接至VGND，所述第三等效電容之偏壓接點係耦接至VGND，及所述第四等效電容之偏壓接點係耦接至VREF。
在所述電壓比較階段中，比較器230之正輸入端會呈現VREF-VAN+(K/2N)VREF之電壓，負輸入端會呈現VREF-VAP+(1-K/2N)VREF之電壓，亦即，比較器230之正輸入端與負輸入端間會有VAP-VAN-(1-K/2N-1)VREF之電壓差。以N=4為例，當K=1時，該電壓差等於VAP-VAN-(7/8)VREF；當K=2時，該電壓差等於VAP-VAN-(3/4)VREF；當K=3時，該電壓差等於VAP-VAN-(5/8)VREF；當K=4時，該電壓差等於VAP-VAN-(1/2)VREF；當K=5時，該電壓差等於VAP-VAN-(3/8)VREF；當K=6時，該電壓差等於VAP-VAN-(1/4)VREF；當K=7時，該電壓差等於VAP-VAN-(1/8)VREF；當K=8時，該電壓差等於VAP-VAN-0；當K=9時，該電壓差等於VAP-VAN-(-1/8)VREF；當K=10時，該電壓差等於VAP-VAN-(-1/4)VREF；當K=11時，該電壓差等於VAP-VAN-(-3/8)VREF；當K=12時，該電壓差等於VAP-VAN-(-1/2)VREF；當K=13時，該電壓差等於VAP-VAN-(-5/8)VREF；當K=14時，該電壓差等於VAP-VAN-(-3/4)VREF；當K=15時，該電壓差等於VAP-VAN-(-7/8)VREF。在所述電壓比較階段中，K值會先被設為8以使VAP-VAN與零伏特做比較，若VAP-VAN大於零伏特，則接下來K值會變為4以使VAP-VAN與(1/2)VREF做比較，若VAP-VAN小於(1/2)VREF，則接下來K值會變為6以使VAP-VAN與(1/4)VREF做比較，依此類推，其中，當K=8時，(第一等效電容，第二等效電容)會形成(8C,8C)之組合；當K=4時，(第一等效電容，第二等效電容)會形成(4C,12C)之組合；當K=6時，(第一等效電容，第二等效電容)會形成(6C,10C)之組合。
因此，假設VAP-VAN=(9/32)VREF，則一開始在K=8時，因(9/32)VREF-0大於零伏特，故比較器230輸出1，且接著K會被更改為4；在K=4時，因(9/32)VREF-(1/2)VREF小於零伏特，故比較器230輸出0，且接著K會被更改為6；在K=6時，因(9/32)VREF-(1/4)VREF大於零伏特，故比較器230輸出1，且接著K會被更改為5；在K=5時，因(9/32)VREF-(3/8)VREF小於零伏特，故比較器230輸出0。依此，即可產生(9/32)VREF之數位輸出(1010)。
另外，由於N位元SAR ADC在每一個N位元數碼的產生過程中都會有N次動態能量耗損，其中所述的動態能量耗損等於參考電壓VREF與自參考電壓VREF流出之電量的乘積，故在給定參考電壓VREF之情況下，如何降低自參考電壓VREF流出之電量已成為降低SAR類比數位轉換之動態能量耗損的關鍵。依前述習知SAR ADC之架構，要降低動態能量耗損只能減少其基本電容值C。然而，減少基本電容值C會劣化訊雜比(Signal to Noise Ratio─SNR)，從而影響SAR ADC之類比數位轉換精度。
有鑒於前述之問題，吾人亟需一種新穎的SAR類比數位轉換架構，以在不影響SNR之情形下降低動態能量耗損。
本發明之一目的在於提供一種可使能量耗損極小化之逐次逼近暫存式類比數位轉換器，其具有一新穎的電容陣列架構，其中該電容陣列之最大電容值為其最小電容值的2N-2倍，其中N為該類比數位轉換器之數位輸出位元數。
本發明之另一目的在於提供一種可使能量耗損極小化之逐次逼近暫存式類比數位轉換器，其採用一新穎的輸入電壓取樣模式及一新穎的電壓比較模式以降低動態能量耗損，其中該新穎的電壓比較模式可使二電容陣列所含的大部分電容具有浮接的選項。
本發明之又一目的在於提供一種可使能量耗損極小化之逐次逼近暫存式類比數位轉換器，其採用一新穎的輸入電壓取樣模式及一新穎的電壓比較模式以降低動態能量耗損，其中該新穎的輸入電壓取樣模式及新穎的電壓比較模式均有採用一共模電壓，該共模電壓係介於一參考電壓及一接地電壓之間。
為達成前述之目的，本發明乃提出一種可降低能量耗損之逐次逼近暫存式類比數位轉換器，其具有：一比較器，具有一正輸入端、一負輸入端、以及一比較輸出端；一電容電路，其具有一第一電容陣列及一第二電容陣列，該第一電容陣列及第二電容陣列各具有N組電容，在所述N組電容中：第一組及第二組均具有1個電容，其電容量為C；第三組具有1個電容，其電容量為2C；第K組具有K-2個電容，其電容量分別為2C、21C、22C、…2K3C，K=4~N，其中，該第一電容陣列所含之各電容均以一電極耦接至該比較器之所述正輸入端，該第二電容陣列所含之各電容均以一電極耦接至該比較器之所述負輸入端；一對取樣開關，其一側係耦接至一正輸入電壓及一負輸入電壓，而其另一側則耦接至該比較器之所述正輸入端及所述負輸入端；一邏輯電路，其具有一位元輸出值輸入端、N個位元輸出端、以及複數個開關控制輸出端，其中該位元輸出值輸入端係與該比較器之所述比較輸出端耦接，而所述的開關控制輸出端係用以輸出複數個開關控制信號；以及一電壓選擇電路，用以依所述開關控制信號使該電容電路所含各電容之另一電極呈浮接狀態或連接至一參考電壓、一共模電壓、或一接地電壓。
為使　貴審查委員能進一步瞭解本發明之結構、特徵及其目的，茲附以圖式及較佳具體實施例之詳細說明如后。
請參照圖5，其繪示本發明可降低能量耗損之逐次逼近暫存式類比數位轉換器其一較佳實施例之方塊圖。如圖5所示，該類比數位轉換器包含一開關單元510、一第一電容陣列521、一第二電容陣列522、一電壓選擇電路523、一比較器530、以及一邏輯電路540，其中開關單元510、第一電容陣列521、第二電容陣列522、電壓選擇電路523、以及比較器530係用以形成一位元值決定單元。
開關單元510具有一對取樣開關，其一側具有一第一接點及一第二接點，分別耦接至一正類比輸入電壓VAP及一負類比輸入電壓VAN，另一側具有一第三接點及一第四接點，分別耦接第一電容陣列521及第二電容陣列522。
第一電容陣列521及第二電容陣列522各具有N組電容，在所述N組電容中：第一組及第二組均具有1個電容，其電容量為C；第三組具有1個電容，其電容量為2C；第K組具有K-2個電容，其電容量分別為2C、21C、22C、…2K-3C，K=4~N，其中，該第一電容陣列521之各電容均以一電極耦接至該開關單元510之所述第三接點，而各電容之另一電極則為一偏壓接點，各所述偏壓接點分別耦接至偏壓信號VU(1)、VU(2)、VU(3)、VU(4,1)、VU(4,2)、VU(5,1)、VU(5,2)、VU(5,3)...、VU(N,1)、VU(N,2)、…VU(N,N-3)、VU(N,N-2)；該第二電容陣列之各電容均以一電極耦接至該開關單元510之所述第四接點，而各電容之另一電極則為一偏壓接點，各所述偏壓接點分別耦接至偏壓信號VD(1)、VD(2)、VD(3)、VD(4,1)、VD(4,2)、VD(5,1)、VD(5,2)、VD(5,3)…、VD(N,1)、VD(N,2)、…VD(N,N-3)、VD(N,N-2)。
電壓選擇電路523係用以依開關控制信號SWN~SW1輸出偏壓信號VU(1)、VU(2)、VU(3)、VU(4,1)、VU(4,2)、VU(5,1)、VU(5,2)、VU(5,3)…、VU(N,1)、VU(N,2)、…VU(N,N-3)、VU(N,N-2)給第一電容陣列521之所述偏壓接點，及輸出偏壓信號VD(1)、VD(2)、VD(3)、VD(4,1)、VD(4,2)、VD(5,1)、VD(5,2)、VD(5,3)…、VD(N,1)、VD(N,2)、…VD(N,N-3)、VD(N,N-2)給第二電容陣列522之所述偏壓接點，以使第一電容陣列521及第二電容陣列522之各所述偏壓接點呈浮接狀態或連接至一參考電壓VREF，一共模電壓VCM，或一接地電壓VGND。其中，共模電壓VCM低於參考電壓VREF且高於接地電壓VGND，其較佳之電壓值為VREF/2。
比較器530具有一正輸入端、一負輸入端、以及一輸出端，其中所述正輸入端係與開關單元510之所述第三接點耦接，所述負輸入端係與開關單元510之所述第四接點耦接。比較器530係用以依所述正輸入端及所述負輸入端間的電壓差產生一位元輸出值B。
邏輯電路540具有一位元輸出值輸入端、N個位元輸出端、以及複數個開關控制輸出端，其中該位元輸出值輸入端係與該比較器530之所述比較輸出端耦接，所述N個位元輸出端係用以輸出一數碼DOUT，而所述的開關控制輸出端係用以輸出開關控制信號SWN~SW1。其中，邏輯電路540內含一暫存器以暫存數碼DOUT。
請參照圖6，其繪示圖5之所述位元值決定單元處於一取樣階段之電路組態。如圖6所示，當處於所述的取樣階段時，第一電容陣列521及第二電容陣列522之共同接點分別耦接至VAP及VAN，第一電容陣列521及第二電容陣列522之複數個偏壓接點均耦接至共模電壓VCM。在所述取樣階段結束前，第一電容陣列521會儲存有(VAP-VCM)之電壓，第二電容陣列522會儲存有(VAN-VCM)之電壓，而比較器530之正輸入端與負輸入端間會有VAP-VAN-0之電壓差。
當圖5之所述位元值決定單元處於一電壓比較階段時，若VAP-VAN>0，則其係以一第一電路組態進行VAP-VAN與((2m-1)/2n)VREF之電壓比較；若VAP-VAN<0，則其係以一第二電路組態進行VAP-VAN與((1-2m)/2n)VREF之電壓比較，其中，m、n均為正整數，m≦2n-1，n≦N-1。
請參照圖7(a)，其為所述第一電路組態之示意圖。如圖7(a)所示，當所述位元值決定單元形成所述之第一電路組態時，開關單元510係呈斷開之狀態；第一電容陣列521具有電容量為(2m-1)C之第一等效電容、電容量為(2n-2m+1)C之第二等效電容、及電容量為(2N-1-2n)C之第三等效電容；而第二電容陣列522具有電容量為(2m-1)C之第四等效電容、電容量為(2n-2m+1)C之第五等效電容、及電容量為(2N-1-2n)C之第六等效電容。所述第一等效電容之偏壓接點係耦接至VGND，所述第二等效電容之偏壓接點係耦接至VCM，所述第三等效電容之偏壓接點係呈浮接狀態，所述第四等效電容之偏壓接點係耦接至VREF，所述第五等效電容之偏壓接點係耦接至VCM，及所述第六等效電容之偏壓接點係呈浮接狀態。
在所述之第一電路組態中，比較器530之正輸入端會呈現VAP-((2m-1)/2n)VCM之電壓，負輸入端會呈現VAN+((2m-1)/2n)(VREF-VCM)之電壓，亦即，比較器530之正輸入端與負輸入端間會有VAP-VAN-((2m-1)/2n)VREF之電壓差。以N=4為例，當(n,m)=(1,1)時，該電壓差等於VAP-VAN-(1/2)VREF；當(n,m)=(2,1)時，該電壓差等於VAP-VAN-(1/4)VREF；當(n,m)=(2,2)時，該電壓差等於VAP-VAN-(3/4)VREF；當(n,m)=(3,1)時，該電壓差等於VAP-VAN-(1/8)VREF；當(n,m)=(3,2)時，該電壓差等於VAP-VAN-(3/8)VREF；當(n,m)=(3,3)時，該電壓差等於VAP-VAN-(5/8)VREF；當(n,m)=(3,4)時，該電壓差等於VAP-VAN-(7/8)VREF。
請參照圖7(b)，其為所述第二電路組態之示意圖。如圖7(b)所示，當所述位元值決定單元形成所述之第二電路組態時，開關單元510係呈斷開之狀態；第一電容陣列521具有電容量為(2m-1)C之第一等效電容、電容量為(2n-2m+1)C之第二等效電容、及電容量為(2N-1-2n)C之第三等效電容；而第二電容陣列522具有電容量為(2m-1)C之第四等效電容、電容量為(2n-2m+1)C之第五等效電容、及電容量為(2N-1-2n)C之第六等效電容。所述第一等效電容之偏壓接點係耦接至VREF，所述第二等效電容之偏壓接點係耦接至VCM，所述第三等效電容之偏壓接點係呈浮接狀態，所述第四等效電容之偏壓接點係耦接至VGND，所述第五等效電容之偏壓接點係耦接至VCM，及所述第六等效電容之偏壓接點係呈浮接狀態。
在所述之第二電路組態中，比較器530之正輸入端會呈現VAP+((2m-1)/2n)(VREF-VCM)之電壓，負輸入端會呈現VAN-((2m-1)/2n)VCM之電壓，亦即，比較器530之正輸入端與負輸入端間會有VAP-VAN-((1-2m)/2n)VREF之電壓差。以N=4為例，當(n,m)=(1,1)時，該電壓差等於VAP-VAN-(-1/2)VREF；當(n,m)=(2,1)時，該電壓差等於VAP-VAN-(-1/4)VREF；當(n,m)=(2,2)時，該電壓差等於VAP-VAN-(-3/4)VREF；當(n,m)=(3,1)時，該電壓差等於VAP-VAN-(-1/8)VREF；當(n,m)=(3,2)時，該電壓差等於VAP-VAN-(-3/8)VREF；當(n,m)=(3,3)時，該電壓差等於VAP-VAN-(-5/8)VREF；當(n,m)=(3,4)時，該電壓差等於VAP-VAN-(-7/8)VREF。
在所述電壓比較階段中，若VAP-VAN>0，則(n,m)會被依序設定以使VAP-VAN先與(1/2)VREFF做比較，接著與(1/4)VREF或(3/4)VREF做比較，然後再與(1/8)VREF或(3/8)VREF或(5/8)VREF或(7/8)VREF做比較。若VAP-VAN<0，則(n,m)會被依序設定以使VAP-VAN先與(-1/2)VREFF做比較，接著與(-1/4)VREF或(-3/4)VREF做比較，然後再與(-1/8)VREF或(-3/8)VREF或(-5/8)VREF或(-7/8)VREF做比較。
因此，假設VAP-VAN=(9/32)VREF，因(9/32)VREF大於零伏特，故比較器530輸出1，且接著(n,m)會被設為(1,1)；在(n,m)=(1,1)時，因(9/32)VREF-(1/2)VREF小於零伏特，故比較器530輸出0，且接著(n,m)會被設為(2,1)；在(n,m)=(2,1)時，因(9/32)VREF-(1/4)VREF大於零伏特，故比較器530輸出1，且接著(n,m)會被設為(3,2)；在(n,m)=(3,2)時，因(9/32)VREF-(3/8)VREF小於零伏特，故比較器530輸出0，其中，當(n,m)=(1,1)時，(第一等效電容，第二等效電容)會形成(C,C)之組合；當(n,m)=(2,1)時，(第一等效電容，第二等效電容)會形成(C,3C)之組合；及當(n,m)=(3,2)時，(第一等效電容，第二等效電容)會形成(3C,8C)之組合。依此，即可產生(9/32)VREF之對應數位輸出(1010)。
至此，本發明已詳細揭露一可降低能量損耗之SAR ADC，其與習知之差異如下：
1.相較於習知SAR ADC其最大電容之電容值(2N-1C)，本發明最大電容之電容值(2N-3C)僅為習知的四分之一；又相較於習知SAR ADC之總電容值(2×2NC)，本發明之總電容值(2×2N-1C)僅為習知的二分之一，故本發明可大幅降低晶片面積。
2.習知之SAR ADC架構係先以其最大的電容進行一電壓比較操作，而本發明則先以其最小的電容進行所述的電壓比較操作。由於在SAR類比數位轉換過程之前幾次所述電壓比較操作(例如類比輸入電壓與±(1/2)VREF、±(1/4)VREF之比較)中會有較大的電壓變動幅度，故本發明先以最小電容進行所述電壓比較操作之作法可大幅降低流出參考電壓VREF之電量，從而大幅降低能量之耗損。
3.習知之SAR ADC架構在進行所述的電壓比較操作時會用到所有的電容，而本發明則可讓部分電容呈浮接狀態以進一步降低能量之耗損。
4.相較於習知SAR ADC利用一參考電壓VREF及一接地電壓以定義出-VREF至VREF之比較範圍的偏壓作法，本發明在所述參考電壓VREF及所述接地電壓之間增加一共模電壓以定義出-VREF至VREF之比較範圍的偏壓設計可降低對一電容電路之跨壓，有助於更進一步降低能量之耗損。
經推導得知習知N位元SAR ADC的平均消耗能量為：
，以N=10為例，其平均消耗能量為1363.33CVREF 2；而本發明的平均消耗能量為：
，以N=10為例，其平均消耗能量為31.88CVREF 2，與傳統架構比較，本發明可節省97.66%的能量。
本案所揭示者，乃較佳實施例，舉凡局部之變更或修飾而源於本案之技術思想而為熟習該項技藝之人所易於推知者，俱不脫本案之專利權範疇。
綜上所陳，本案無論就目的、手段與功效，在在顯示其迥異於習知之技術特徵，且其首先發明合於實用，亦在在符合發明之專利要件，懇請　貴審查委員明察，並祈早日賜予專利，俾嘉惠社會，實感德便。
100．．．位元值決定單元
110．．．取樣保持電路
120．．．數位類比轉換電路
130、230、530．．．比較器
140．．．逐次逼近暫存器
210、510．．．開關單元
220．．．數位類比轉換電路
221、521．．．第一電容陣列
222、522．．．第二電容陣列
223、224、523．．．電壓選擇電路
540．．．邏輯電路
圖1繪示一習知N位元SAR ADC之方塊圖。
圖2繪示包含一數位類比轉換電路之一習知位元值決定單元之方塊圖。
圖3繪示圖2習知位元值決定單元處於一取樣階段之電路組態。
圖4繪示圖2習知位元值決定單元處於一電壓比較階段之電路組態。
圖5繪示本發明可降低能量耗損之逐次逼近暫存式類比數位轉換器其一較佳實施例之方塊圖。
圖6繪示圖5所述位元值決定單元處於一取樣階段之電路組態。
圖7(a)繪示圖5所述位元值決定單元處於一電壓比較階段之一第一電路組態。
圖7(b)繪示圖5所述位元值決定單元處於一電壓比較階段之一第二電路組態。
530．．．比較器
510．．．開關單元
521．．．第一電容陣列
522．．．第二電容陣列
523．．．電壓選擇電路
540．．．邏輯電路

Claims (7)

  1. 一種可降低能量耗損之逐次逼近暫存式類比數位轉換器，其具有：一比較器，具有一正輸入端、一負輸入端、以及一比較輸出端；一電容電路，其具有一第一電容陣列及一第二電容陣列，該第一電容陣列及第二電容陣列各具有N組電容，在所述N組電容中：第一組及第二組均具有1個電容，其電容量為C；第三組具有1個電容，其電容量為2C；第K組具有K-2個電容，其電容量分別為2C、21C、22C、…2K-3C，K=4~N，其中，該第一電容陣列所含之各電容均以一電極耦接至該比較器之所述正輸入端，該第二電容陣列所含之各電容均以一電極耦接至該比較器之所述負輸入端；一對取樣開關，其一側係耦接至一正輸入電壓及一負輸入電壓，而其另一側則耦接至該比較器之所述正輸入端及所述負輸入端；一邏輯電路，其具有一位元輸出值輸入端、N個位元輸出端、以及複數個開關控制輸出端，其中該位元輸出值輸入端係與該比較器之所述比較輸出端耦接，而所述的開關控制輸出端係用以輸出複數個開關控制信號；以及一電壓選擇電路，用以依所述開關控制信號使該電容電路所含各電容之另一電極呈浮接狀態或連接至一參考電壓、一共模電壓、或一接地電壓。
  2. 如申請專利範圍第1項所述之可降低能量耗損之逐次逼近暫存式類比數位轉換器，其中該邏輯電路進一步具有一暫存器。
  3. 如申請專利範圍第1項所述之可降低能量耗損之逐次逼近暫存式類比數位轉換器，其中該共模電壓低於該參考電壓且高於該接地電壓。
  4. 一種可降低能量耗損之逐次逼近暫存式類比數位轉換器，其具有：一比較器，具有一正輸入端、一負輸入端、以及一比較輸出端；一電容電路，其具有一第一電容陣列及一第二電容陣列；一對取樣開關，其一側係耦接至一正輸入電壓及一負輸入電壓，而其另一側則耦接至該比較器之所述正輸入端及所述負輸入端；一邏輯電路，其具有一位元輸出值輸入端、N個位元輸出端、以及複數個開關控制輸出端，其中該位元輸出值輸入端係與該比較器之所述比較輸出端耦接，而所述的開關控制輸出端係用以輸出複數個開關控制信號；以及一電壓選擇電路，用以依所述開關控制信號執行以下操作：規劃所述第一電容陣列以提供電容量為(2m-1)C之一第一等效電容，及電容量為(2n-2m+1)C之一第二等效電容，其中該第一等效電容之一電極係與該比較器之所述正輸入端耦接，而其另一電極則耦接至一參考電壓或一接地電壓，及該第二等效電容之一電極係與該比較器之所述正輸入端耦接，而其另一電極則耦接至一共模電壓；以及規劃所述第二電容陣列以提供電容量為(2m-1)C之一第四等效電容，及電容量為(2n-2m+1)C之一第五等效電容，其中該第四等效電容之一電極係與該比較器之所述負輸入端耦接，而其另一電極則耦接至所述的接地電壓或所述的參考電壓，及該第五等效電容之一電極係與該比較器之所述負輸入端耦接，而其另一電極則耦接至所述的共模電壓，其中n、m均為正整數且m≦2n-1。
  5. 如申請專利範圍第4項所述之可降低能量耗損之逐次逼近暫存式類比數位轉換器，其中該邏輯電路進一步具有一暫存器。
  6. 如申請專利範圍第4項所述之可降低能量耗損之逐次逼近暫存式類比數位轉換器，其中該共模電壓低於該參考電壓且高於該接地電壓。
  7. 一種可降低能量耗損之逐次逼近暫存式類比數位轉換器，其具有：一比較器，具有一正輸入端、一負輸入端、以及一比較輸出端，其中該比較輸出端係用以提供一位元輸出值；以及一電壓選擇電路，用以依複數個開關控制信號執行以下操作：規劃一第一電容陣列以提供電容量為(2m-1)C之一第一等效電容，電容量為(2n-2m+1)C之一第二等效電容，及電容量為(2N-1-2n)C之一第三等效電容，其中該第一等效電容之一電極係與該比較器之所述正輸入端耦接，而其另一電極則耦接至一參考電壓或一接地電壓，該第二等效電容之一電極係與該比較器之所述正輸入端耦接，而其另一電極則耦接至一共模電壓，及該第三等效電容之一電極係與該比較器之所述正輸入端耦接，而其另一電極則呈浮接狀態；以及規劃一第二電容陣列以提供電容量為(2m-1)C之一第四等效電容，電容量為(2n-2m+1)C之一第五等效電容，及電容量為(2N-1-2n)C之一第六等效電容，其中該第四等效電容之一電極係與該比較器之所述負輸入端耦接，而其另一電極則耦接至所述的接地電壓或所述的參考電壓，該第五等效電容之一電極係與該比較器之所述負輸入端耦接，而其另一電極則耦接至所述的共模電壓，及該第三等效電容之一電極係與該比較器之所述正輸入端耦接，而其另一電極則呈浮接狀態，其中n、m均為正整數且m≦2n-1。
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* Cited by examiner, † Cited by third party
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