TW201308884A - 放大器電路與調變信號產生電路 - Google Patents

放大器電路與調變信號產生電路 Download PDF

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Abstract

一種放大器電路包括調變信號產生電路、驅動級電路以及輸出級電路。調變信號產生電路用以根據一對差動輸入信號與一對時脈信號產生一對調變信號，其中該對時脈信號包括一第一時脈與一第二時脈，第一時脈與第二時脈具有一相位差。驅動級電路用以分別根據該對調變信號產生一對驅動信號。輸出級電路用以分別根據該對驅動信號產生一對放大輸出信號。

Description

放大器電路與調變信號產生電路
本發明係關於一種放大器電路，特別關於一種高穩定低失真的二階放大器電路。
近年來，可攜式電子裝置(例如手機、個人數位助理(PDA)、平板電腦等)的技術快速地發展，使得可攜式電子裝置的相關產品越來越多元化，其中，多媒體影音服務更已成為各產品中關鍵且不可或缺的主要功能之一。因此，一個省電且高效率音頻功率放大器是必然需要的。由於D類放大器的電路面積小，並且可達到90%以上的放大效率，很適合應用於小型的電子產品，因此近年來D類放大器開始漸漸取代AB類功率放大器，而成為音頻功率放大器的主流。
D類放大器又可稱數位式功率放大器，其可將輸入的類比信號經調變且放大後，產生數位式的放大輸出。第1圖係顯示一基本的D類放大器電路圖，其中輸入訊號Vin經由脈波寬度調變器(Pulse Width Modulation)調變成數位信號後，由功率電晶體(Q1,Q2)放大輸出，再經由低通濾波器取出原輸入端的音頻訊號送至喇叭輸出。
由於功率電晶體的輸入為數位信號，功率電晶體Q1與Q2工作於飽和與截止兩個狀態，因此功率電晶體Q1與Q2本身所消耗功率將非常小，提高整個放大器的效率，且可更進一步使散熱裝置大幅減小，因此在元件的設計上可以大幅縮小D類放大器的體積。此外，一般而言，AB類功率放大器的放大效率僅約50%。然而，D類放大器可達到90%以上，甚至接近100%的放大效率。因此，D類放大器開始被廣泛應用於音頻功率放大的領域中。
由於在使用的過程中，可攜式電子裝置通常會非常貼近使用者的身體，因此由可攜式電子裝置所產生的電磁干擾(Electromagnetic Disturbance，EMI)必須符合法定標準，甚至越小越佳。
因此，極需要一種高穩定低失真的二階放大器電路，可同時達到降低電磁干擾並減少放大信號的失真。
根據本發明之一實施例，一種放大器電路包括調變信號產生電路、驅動級電路以及輸出級電路。調變信號產生電路用以根據一對差動輸入信號與一對時脈信號產生一對調變信號，其中該對時脈信號包括一第一時脈與一第二時脈，第一時脈與第二時脈具有一相位差。驅動級電路用以分別根據該對調變信號產生一對驅動信號。輸出級電路用以分別根據該對驅動信號產生一對放大輸出信號。
根據本發明之另一實施例，一種調變信號產生電路包括二階積分器電路、比較器電路以及邏輯電路。二階積分器電路用以根據一對差動輸入信號與一對時脈信號產生複數對積分信號，其中該對時脈信號包括一第一時脈與一第二時脈，第一時脈與第二時脈具有一相位差。比較器電路用以比較複數對積分信號以產生一對比較信號。邏輯電路用以根據該對比較信號之邏輯運算結果產生一對調變信號。
根據本發明之另一實施例，一種調變信號產生電路包括第一階積分器電路、第二階積分器電路、比較器電路以及邏輯電路。第一階積分器電路用以根據一對差動輸入信號產生第一對積分信號。第二階積分器電路用以根據第一對積分信號與一對時脈信號產生第二對積分信號與第三對積分信號。比較器電路用以比較第二對積分信號與第三對積分信號，以產生一對比較信號。邏輯電路用以根據該對比較信號之邏輯運算結果產生一對調變信號。
為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：
實施例：
第2圖係顯示根據本發明之一實施例所述之放大器電路。本發明所提出之放大器電路可以是一二階BD類放大器，兼具B類放大器與D類放大器的特性，並且可有效降低輸出信號的電磁干擾(EMI)以及減少輸出信號的失真。如圖所示，放大器電路200包括調變信號產生電路202、驅動級電路204與輸出級電路206。調變信號產生電路202用以根據一對差動輸入信號SInp與SInn與一對時脈信號CLK1/CLK1’與CLK2/CLK2’產生一對調變信號SMod1與SMod2。驅動級電路204用以分別根據調變信號SMod1與SMod2產生一對驅動信號SDri1與SDri2。輸出級電路206用以分別根據驅動信號SDri1與SDri2產生一對放大輸出信號SOut1與SOut2。
根據本發明之一實施例，時脈信號CLK1與時脈信號CLK2具有一相位差td。第3圖係顯示根據本發明之一實施例所述之時脈信號波形圖。時脈信號CLK1’為時脈信號CLK1的反相，時脈信號CLK2’為時脈信號CLK2的反相，而時脈信號CLK1與時脈信號CLK2具有一相位差td，時脈信號CLK1’與時脈信號CLK2’同樣具有一相位差td。根據本發明之一實施例，相位差td可選擇為任意數值，但至少大於放大器電路200之一整體傳播延遲(Propagation Delay)與輸出級電路204之一死區時間(deadtime)之一總合，其中整體傳播延遲係由放大器電路200中各電子元件的電子特性所決定，而死區時間則是由輸出級電路204內的功率電晶體(可參考至第4圖)之導通/關閉時間所決定。
參考回第2圖，根據本發明之一實施例，調變信號產生電路202包括二階積分器電路222、比較器電路224與邏輯電路226。二階積分器電路222用以根據差動輸入信號SInp與SInn以及時脈信號CLK1/CLK1’與CLK2/CLK2’產生複數對積分信號。比較器電路224用以比較該複數對積分信號以產生一對比較信號SCmp1與SCmp2。邏輯電路226用以根據比較信號SCmp1與SCmp2之邏輯運算結果產生調變信號SMod1與SMod2。
第4圖係顯示根據本發明之一實施例所述之放大器電路之詳細電路圖。放大器電路400包括調變信號產生電路402、驅動級電路404與輸出級電路406。調變信號產生電路402用以根據一對差動輸入信號SInp與SInn與一對時脈信號CLK1/CLK1’與CLK2/CLK2’產生一對調變信號SMod1與SMod2。驅動級電路404用以分別根據調變信號SMod1與SMod2產生一對驅動信號SDri1與SDri2。輸出級電路406用以分別根據驅動信號SDri1與SDri2產生一對放大輸出信號SOut1與SOut2。
如圖所示，調變信號產生電路402包括二階積分器電路422、比較器電路424與邏輯電路426。輸出級電路406包括複數功率電晶體。驅動級電路404包括閘極驅動器442與444，分別耦接至各功率電晶體之閘極，用以根據驅動信號SDri1與SDri2驅動各功率電晶體。
根據本發明之一實施例，二階積分器電路422包括至少一對回授電阻R2與R4，分別耦接於放大器電路400之一對輸出端與一對輸入端之間，用以將放大輸出信號SOut1與SOut2回授至放大器電路400之輸入端。二階積分器電路422更包括全差動錯誤放大器430、432與434。全差動錯誤放大器430、432與434分別與回授電阻R2與R4以及電容C1與C2、C3與C4以及C5與C6形成兩階的積分器電路，其中第一階積分器電路係包括由全差動錯誤放大器430與對應之電容與電阻所形成之第一積分器427，而第二階積分器電路係包括由全差動錯誤放大器432與434以及對應之電容與電阻所分別形成之第二積分器428與第三積分器429。
根據本發明之一實施例，第一積分器耦接至放大器電路400之輸入端，用以根據差動輸入信號SInp與SInn與回授之放大輸出信號SOut1與SOut2於一對差動輸出端Va與Vb產生第一對積分信號。第二積分器耦接至差動輸出端Va與Vb以及用以接收時脈信號CLK1/CLK1’之時脈輸入端，用以根據第一對積分信號與時脈信號CLK1/CLK1’於差動輸出端Ve與Vf產生第二對積分信號。第三積分器同樣耦接至第一積分器之差動輸出端Va與Vb以及用以接收時脈信號CLK2/CLK2’之時脈輸入端，用以根據第一對積分信號與時脈信號CLK2/CLK2’於差動輸出端Vg與Vh產生第三對積分信號。
比較器電路424包括比較器436與438，其中比較器436耦接至第二積分器之差動輸出端Ve與Vf，用以比較第二對積分信號以產生比較信號SCmp1，比較器438耦接至第三積分器之差動輸出端Vg與Vh，用以比較第三對積分信號以產生比較信號SCmp2。邏輯電路426包括非或(NOR)邏輯閘440與及(AND)邏輯閘441，分別用以根據比較信號SCmp1與SCmp2進行邏輯運算，以產生對應之調變信號SMod1與SMod2。值得注意的是，本發明並不限於使用非或(NOR)邏輯閘與及(AND)邏輯閘。第5a圖與第5b圖係顯示非或(NOR)邏輯閘與及(AND)邏輯閘之等效邏輯閘，其中在本發明的其它實施例中，如第4圖所示之非或(NOR)邏輯閘440與及(AND)邏輯閘441也可替換成如第5a圖與第5b圖所示之其它邏輯閘，因此本發明所提出之邏輯電路並不限定於使用如第4圖所示之非或(NOR)邏輯閘440與及(AND)邏輯閘441。
第6a圖係顯示根據本發明之一實施例所述之於差動輸出端Ve與Vf所產生之第二對積分信號SVe與SVf之波形圖。第6b圖係顯示根據本發明之一實施例所述之於差動輸出端Vg與Vh所產生之第三對積分信號SVg與SVh之波形圖。第二對積分信號SVe與SVf分別為差動輸出端Ve與Vf所輸出的積分信號，而第三對積分信號SVg與SVh分別為差動輸出端Vg與Vh所輸出的積分信號。比較器436與438分別比較積分信號SVe與SVf以及積分信號SVg與SVh之信號位準，產生如第7a圖所示之比較信號SCmp1以及如第7b圖所示之比較信號SCmp2。邏輯電路將比較信號SCmp1與SCmp2經過非或(NOR)與及(AND)的邏輯運算後，則可得到如第8a圖所示之調變信號SMod1以及如第8b圖所示之調變信號SMod2。
根據本發明之一實施例，第6-8圖係顯示出無交流信號輸入時各電路的輸出信號波形圖，其中無交流信號輸入係代表於差動輸出端Va與Vb的兩輸出信號之間的差異值為0。由第8a圖與第8b圖可看出，當無交流信號輸入時，調變信號SMod1與SMod2皆具有寬度非常窄的脈波。
第9a圖係顯示根據本發明之另一實施例所述之第二對積分信號SVe與SVf之波形圖。第9b圖係顯示根據本發明之另一實施例所述之第三對積分信號SVg與SVh之波形圖。在此實施例中，有交流信號輸入，並且於差動輸出端Va的輸出信號大於差動輸出端Vb的輸出信號(亦即，差動輸出端Va與Vb的兩輸出信號之間的差異值大於0)。第10a圖則顯示根據第9a圖所示之積分信號SVe與SVf所產生之比較信號SCmp1之波形圖。第10b圖則顯示根據第9a圖所示之積分信號SVg與SVh所產生之比較信號SCmp2之波形圖。最後，經邏輯電路將比較信號SCmp1與SCmp2執行非或(NOR)與及(AND)的邏輯運算後，則可得到如第11a圖所示之調變信號SMod1以及如第11b圖所示之調變信號SMod2。由第11a圖與第11b圖可看出，當差動輸出端Va與Vb的兩輸出信號之間的差異值大於0時，調變信號SMod1的輸出為0。
第12a圖係顯示根據本發明之又另一實施例所述之第二對積分信號SVe與SVf之波形圖。第12b圖係顯示根據本發明之又另一實施例所述之第三對積分信號SVg與SVh之波形圖。在此實施例中，有交流信號輸入，並且於差動輸出端Va的輸出信號小於差動輸出端Vb的輸出信號(亦即，差動輸出端Va與Vb的兩輸出信號之間的差異值小於0)。第13a圖則顯示根據第12a圖所示之積分信號SVe與SVf所產生之比較信號SCmp1之波形圖。第13b圖則顯示根據第12a圖所示之積分信號SVg與SVh所產生之比較信號SCmp2之波形圖。最後，經邏輯電路將比較信號SCmp1與SCmp2執行非或(NOR)與及(AND)的邏輯運算後，則可得到如第14a圖所示之調變信號SMod1以及如第14b圖所示之調變信號SMod2。由第14a圖與第14b圖可看出，當差動輸出端Va與Vb的兩輸出信號之間的差異值小於0時，調變信號SMod2的輸出為0。
由第8a圖與第8b圖、第11a圖與第11b圖以及第14a圖與第14b圖可看出，不同於傳統的D類放大器所輸出的脈波寬度調變(PWM)信號，本發明所提出之放大器電路所輸出的調變信號SMod1與SMod2在無交流信號輸入時可具有較窄的脈波寬度，而在有交流信號輸入時，調變信號SMod1與SMod2之其中一者的輸出為0。如此一來，在不改變調變信號之信號位準(強度)的情況下，因調變信號的脈波寬度變窄，甚至可能輸出為0，放大輸出信號的電磁干擾可有效被降低。
此外，如第1圖所示，傳統的D類放大器中的脈波寬度調變器需要額外的三角波產生電路用以提供定頻的三角波，三角波產生電路通常不易設計。然而，由第6a圖與第6b圖、第9a圖與第9b圖以及第12a圖與第12b圖可看出，三角波已在調變信號產生電路的調變過程中產生，並載於積分信號SVe、SVf、SVg與SVg上。因此，在本發明所提出的放大器電路中，不需要額外的三角波產生電路，僅需要輸入時脈信號CLK1/CLK2即可產生調變信號。
在以上所介紹的實施例中，第二階積分器電路(包含第二積分器與第三積分器)係根據一對時脈信號CLK1/CLK1’與CLK2/CLK2’產生積分信號SVe、SVf、SVg與SVg。根據本發明之另一實施例，第二階積分器電路也可將其中一個時脈信號以一參考電壓取代，而得到類似的調變結果。第15a圖係顯示根據本發明之一實施例所述之根據一對時脈信號所產生之積分信號波形圖，第15b圖係顯示根據本發明之另一實施例所述之根據一時脈信號與一參考電壓所產生之積分信號波形圖，其中參考電壓可設計為放大器電路之操作電壓Vdd的一半(即，Vdd/2)。比較第15a圖與第15b圖所示的積分信號波形，可以發現兩者的差異僅在於振幅大小，其中根據參考電壓所產生的積分信號的振幅較小。
值得注意的是，根據本發明之精神，在使用參考電壓VRef取代其中一個時脈信號的實施例中，只要將第二積分器與第三積分器設計為於一輸入端接收參考電壓VRef，另一輸入端接收時脈信號CLK1、CLK1’、CLK2與CLK2’之其中二者，並且確保第二積分器與第三積分器所接收的時脈信號具有相位差td，就可以得到類似的調變結果，其中相位差td可選擇為任意數值，但至少如上述大於放大器電路之一整體傳播延遲(Propagation Delay)與輸出級電路之一死區時間(deadtime)之一總合。因此以下第16-19圖係顯示本發明之部分實施例，並非用以限定本發明之範圍。
第16圖係顯示根據本發明之另一實施例所述之放大器電路之詳細電路圖。第16圖所示之放大器電路1600的大部分元件與第4圖所示之放大器電路400相同，因此相關介紹可參考至第4圖，並不再贅述。在此實施例中，二階積分器電路1622接收時脈信號CLK1、CLK2與參考電壓VRef，其中第二積分器係根據第一積分器的輸出信號、參考電壓VRef與時脈信號CLK1產生積分信號SVe與SVf，第三積分器係根據第一積分器的輸出信號、參考電壓VRef與時脈信號CLK2產生積分信號SVg與SVh。比較器436與438分別比較積分信號SVe與SVf以及積分信號SVg與SVh之信號位準，產生比較信號SCmp1與SCmp2。邏輯電路將比較信號SCmp1與SCmp2經過邏輯運算後，輸出調變信號SMod1與SMod2。
第17圖係顯示根據本發明之另一實施例所述之放大器電路之詳細電路圖。第17圖所示之放大器電路1700的大部分元件與第4圖所示之放大器電路400相同，因此相關介紹可參考至第4圖，並不再贅述。在此實施例中，二階積分器電路1722接收時脈信號CLK1、CLK2與參考電壓VRef，其中第二積分器係根據第一積分器的輸出信號、參考電壓VRef與時脈信號CLK2產生積分信號SVe與SVf，第三積分器係根據第一積分器的輸出信號、參考電壓VRef與時脈信號CLK1產生積分信號SVg與SVh。比較器436與438分別比較積分信號SVe與SVf以及積分信號SVg與SVh之信號位準，產生比較信號SCmp1與SCmp2。邏輯電路將比較信號SCmp1與SCmp2經過邏輯運算後，輸出調變信號SMod1與SMod2。
第18圖係顯示根據本發明之另一實施例所述之放大器電路之詳細電路圖。第18圖所示之放大器電路1800的大部分元件與第4圖所示之放大器電路400相同，因此相關介紹可參考至第4圖，並不再贅述。在此實施例中，二階積分器電路1822接收時脈信號CLK1、CLK2與參考電壓VRef，其中第二積分器係根據第一積分器的輸出信號、參考電壓VRef與時脈信號CLK1產生積分信號SVe與SVf，第三積分器係根據第一積分器的輸出信號、參考電壓VRef與時脈信號CLK2’產生積分信號SVg與SVh。比較器436與438分別比較積分信號SVe與SVf以及積分信號SVg與SVh之信號位準，產生比較信號SCmp1與SCmp2。邏輯電路將比較信號SCmp1與SCmp2經過邏輯運算後，輸出調變信號SMod1與SMod2。
第19圖係顯示根據本發明之另一實施例所述之放大器電路之詳細電路圖。第19圖所示之放大器電路1900的大部分元件與第4圖所示之放大器電路400相同，因此相關介紹可參考至第4圖，並不再贅述。在此實施例中，二階積分器電路1922接收時脈信號CLK1、CLK2與參考電壓VRef，其中第二積分器係根據第一積分器的輸出信號、參考電壓VRef與時脈信號CLK1’產生積分信號SVe與SVf，第三積分器係根據第一積分器的輸出信號、參考電壓VRef與時脈信號CLK2產生積分信號SVg與SVh。比較器436與438分別比較積分信號SVe與SVf以及積分信號SVg與SVh之信號位準，產生比較信號SCmp1與SCmp2。邏輯電路將比較信號SCmp1與SCmp2經過邏輯運算後，輸出調變信號SMod1與SMod2。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200、400、1600、1700、1800、1900．．．放大器電路
202、402．．．調變信號產生電路
204、404．．．驅動級電路
206、406．．．輸出級電路
222、422、1622、1722、1822、1922．．．二階積分器電路
224、424．．．比較器電路
226、426．．．邏輯電路
430、432、434．．．錯誤放大器
436、438．．．比較器
440、441．．．邏輯閘
442、444．．．閘極驅動器
C1、C2、C3、C4、C5、C6．．．電容
CLK1、CLK1’、CLK2、CLK2’、SCmp1、SCmp2、SDri1、SDri2、SInp、SInn、SMod1、SMod2、SOut1、SOut2、SVe、SVf、SVg、SVg．．．信號
R2、R4、R5、R6、R7、R8．．．電阻
Va、Vb、Ve、Vf、Vg、Vh．．．輸出端
Vdd、VRef．．．電壓
第1圖係顯示一基本的D類放大器電路圖。
第2圖係顯示根據本發明之一實施例所述之放大器電路。
第3圖係顯示根據本發明之一實施例所述之時脈信號波形圖。
第4圖係顯示根據本發明之一實施例所述之放大器電路之詳細電路圖。
第5a圖與第5b圖係顯示非或(NOR)邏輯閘與及(AND)邏輯閘之等效邏輯閘。
第6a圖係顯示根據本發明之一實施例所述之第二對積分信之波形圖。
第6b圖係顯示根據本發明之一實施例所述之第三對積分信號之波形圖。
第7a圖係顯示根據本發明之一實施例所述之第一比較信號之波形圖。
第7b圖係顯示根據本發明之一實施例所述之第二比較信號之波形圖。
第8a圖係顯示根據本發明之一實施例所述之第一調變信號之波形圖。
第8b圖係顯示根據本發明之一實施例所述之第二調變信號之波形圖。
第9a圖係顯示根據本發明之另一實施例所述之第二對積分信之波形圖。
第9b圖係顯示根據本發明之另一實施例所述之第三對積分信號之波形圖。
第10a圖係顯示根據本發明之另一實施例所述之第一比較信號之波形圖。
第10b圖係顯示根據本發明之另一實施例所述之第二比較信號之波形圖。
第11a圖係顯示根據本發明之另一實施例所述之第一調變信號之波形圖。
第11b圖係顯示根據本發明之另一實施例所述之第二調變信號之波形圖。
第12a圖係顯示根據本發明之又另一實施例所述之第二對積分信之波形圖。
第12b圖係顯示根據本發明之又另一實施例所述之第三對積分信號之波形圖。
第13a圖係顯示根據本發明之又另一實施例所述之第一比較信號之波形圖。
第13b圖係顯示根據本發明之又另一實施例所述之第二比較信號之波形圖。
第14a圖係顯示根據本發明之又另一實施例所述之第一調變信號之波形圖。
第14b圖係顯示根據本發明之又另一實施例所述之第二調變信號之波形圖。
第15a圖係顯示根據本發明之一實施例所述之根據一對時脈信號所產生之積分信號波形圖。
第15b圖係顯示根據本發明之另一實施例所述之根據一時脈信號與一參考電壓所產生之積分信號波形圖。
第16圖係顯示根據本發明之另一實施例所述之放大器電路之詳細電路圖。
第17圖係顯示根據本發明之又另一實施例所述之放大器電路之詳細電路圖。
第18圖係顯示根據本發明之又另一實施例所述之放大器電路之詳細電路圖。
第19圖係顯示根據本發明之又另一實施例所述之放大器電路之詳細電路圖。
200．．．放大器電路
202．．．調變信號產生電路
204．．．驅動級電路
206．．．輸出級電路
222．．．二階積分器電路
224．．．比較器電路
226．．．邏輯電路
CLK1、CLK1’、CLK2、CLK2’、SCmp1、SCmp2、SDri1、SDri2、SInp、SInn、SMod1、SMod2、SOut1、SOut2．．．信號

Claims (12)

  1. 一種放大器電路，包括：一調變信號產生電路，用以根據一對差動輸入信號與一對時脈信號產生一對調變信號，其中該對時脈信號包括一第一時脈與一第二時脈，該第一時脈與該第二時脈具有一相位差；一驅動級電路，用以分別根據該對調變信號產生一對驅動信號；以及一輸出級電路，用以分別根據該對驅動信號產生一對放大輸出信號。
  2. 如申請專利範圍第1項所述之放大器電路，其中該相位差大於該放大器電路之一整體傳播延遲(Propagation Delay)與該輸出級電路之一死區時間(deadtime)之一總合。
  3. 如申請專利範圍第1項所述之放大器電路，其中該調變信號產生電路包括：一二階積分器電路，用以根據該對差動輸入信號與該對時脈信號產生複數對積分信號；一比較器電路，用以比較該複數對積分信號以產生一對比較信號；以及一邏輯電路，用以根據該對比較信號之邏輯運算結果產生該對調變信號；其中該邏輯電路係具有一非或(NOR)邏輯閘以及一及(AND)邏輯閘；其中該非或邏輯閘，用以根據該對比較信號進行邏輯非或運算，以產生一第一調變信號；以及其中該及邏輯閘，用以根據該對比較信號進行邏輯及運算，以產生一第二調變信號。
  4. 如申請專利範圍第3項所述之放大器電路，其中該二階積分器電路包括：一對回授電阻，耦接於用以輸出該對放大輸出信號的一對輸出端與用以接收該對差動輸入信號之一對輸入端之間，用以回授該對放大輸出信號至該對輸入端；一第一積分器，耦接至該對輸入端，用以根據該對差動輸入信號與回授之該對放大輸出信號產生一第一對積分信號；一第二積分器，耦接至該第一積分器，用以根據該第一對積分信號與該第一時脈產生一第二對積分信號；以及一第三積分器，耦接至該第一積分器，用以根據該第一對積分信號與該第二時脈產生一第三對積分信號；其中該比較器電路係具有一第一比較器與一第二比較器；其中該第一比較器，用以比較該第二對積分信號以產生一第一比較信號；以及其中該第二比較器，用以比較該第三對積分信號以產生一第二比較信號。
  5. 如申請專利範圍第3項所述之放大器電路，其中該二階積分器電路包括：一對回授電阻，耦接於用以輸出該對放大輸出信號的一對輸出端與用以接收該對差動輸入信號之一對輸入端之間，用以回授該對放大輸出信號至該對輸入端；一第一積分器，耦接至該對輸入端，用以根據該對差動輸入信號與回授之該對放大輸出信號產生一第一對積分信號；一第二積分器，耦接至該第一積分器，用以根據該第一對積分信號、一參考電壓與該第一時脈產生一第二對積分信號；以及一第三積分器，耦接至該第一積分器，用以根據該第一對積分信號、該參考電壓與該第二時脈產生一第三對積分信號；其中該比較器電路具有一第一比較器以及一第二比較器；其中該第一比較器，用以比較該第二對積分信號以產生一第一比較信號；其中該第二比較器，用以比較該第三對積分信號以產生一第二比較信號。
  6. 一種調變信號產生電路，包括：一二階積分器電路，用以根據一對差動輸入信號與一對時脈信號產生複數對積分信號，其中該對時脈信號包括一第一時脈與一第二時脈，該第一時脈與該第二時脈具有一相位差；一比較器電路，用以比較該複數對積分信號以產生一對比較信號；以及一邏輯電路，用以根據該對比較信號之邏輯運算結果產生一對調變信號。
  7. 如申請專利範圍第6項所述之調變信號產生電路，其中該二階積分器電路包括：一第一積分器，耦接至用以接收該對差動輸入信號之一對輸入端；一第二積分器，耦接至該第一積分器之一對差動輸出端與用以接收該第一時脈信號之一第一時脈輸入端；以及一第三積分器，耦接至該第一積分器之該對差動輸出端與用以接收該第二時脈信號之一第二時脈輸入端；其中該比較器電路具有一第一比較器以及一第二比較器，其中該第一比較器，耦接至該第二積分器之一對差動輸出端，其中該第二比較器，耦接至該第三積分器之一對差動輸出端；其中該邏輯電路具有一非或(NOR)邏輯閘與一及(AND)邏輯閘，其中該非或邏輯閘，耦接至該第一比較器之一輸出端與該第二比較器之一輸出端，以及其中及邏輯閘，耦接至該第一比較器該輸出端與該第二比較器該輸出端。
  8. 如申請專利範圍第7項所述之調變信號產生電路，其中該第一積分器根據該對差動輸入信號與一對回授信號產生一第一對積分信號，該第二積分器根據該第一對積分信號與該第一時脈產生一第二對積分信號，並且該第三積分器根據該第一對積分信號與該第二時脈產生一第三對積分信號；其中該第二積分器更耦接至一參考電壓，用以根據該第一對積分信號、該參考電壓與該第一時脈產生該第二對積分信號，並且該第三積分器更耦接至該參考電壓，用以根據該第一對積分信號、該參考電壓與該第二時脈產生該第三對積分信號。
  9. 一種調變信號產生電路，包括：一第一階積分器電路，用以根據一對差動輸入信號產生一第一對積分信號；一第二階積分器電路，用以根據該第一對積分信號與一對時脈信號產生一第二對積分信號與一第三對積分信號；一比較器電路，用以比較該第二對積分信號與該第三對積分信號，以產生一對比較信號；以及一邏輯電路，用以根據該對比較信號之邏輯運算結果產生一對調變信號。
  10. 如申請專利範圍第9項所述之調變信號產生電路，其中該對時脈信號包括一第一時脈與一第二時脈，該第一時脈與該第二時脈具有一相位差；其中該第一階積分器電路包括：一第一積分器，耦接至用以接收該對差動輸入信號一對輸入端，並且該第二階積分器電路包括：一第二積分器，耦接至該第一積分器之一對差動輸出端與用以接收該第一時脈信號之一第一時脈輸入端；以及一第三積分器，耦接至該第一積分器之該對差動輸出端與用以接收該第二時脈信號之一第二時脈輸入端。
  11. 如申請專利範圍第10項所述之調變信號產生電路，其中該比較器電路包括：一第一比較器，耦接至該第二積分器之一對差動輸出端；以及一第二比較器，耦接至該第三積分器之一對差動輸出端；其中該邏輯電路包括：一非或(NOR)邏輯閘，耦接至該第一比較器之一輸出端與該第二比較器之一輸出端；以及一及(AND)邏輯閘，耦接至該第一比較器之該輸出端與該第二比較器之該輸出端。
  12. 如申請專利範圍第10項所述之調變信號產生電路，其中該第一積分器根據該對差動輸入信號與一對回授信號產生該第一對積分信號，該第二積分器根據該第一對積分信號與該第一時脈產生該第二對積分信號，並且該第三積分器根據該第一對積分信號與該第二時脈產生該第三對積分信號；其中該第二積分器更耦接至一參考電壓，用以根據該第一對積分信號、該參考電壓與該第一時脈產生該第二對積分信號，並且該第三積分器更耦接至該參考電壓，用以根據該第一對積分信號、該參考電壓與該第二時脈產生該第三對積分信號。
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