TW201301484A - 動態隨機存取記憶體及其製造方法 - Google Patents

Abstract

本發明提供一種動態隨機存取記憶體及其製造方法，上述動態隨機存取記憶體包括一埋藏位元線，設置於一基板內沿一第一方向延伸的一第一溝槽的下部中；一對埋藏字元線，分別設置於上述基板內沿一第二方向延伸的一第二溝槽的一對側壁上；一輔助字元線，沿上述第一方向設置於平行於上述埋藏位元線的一另一埋藏位元線的上方，且與上述另一埋藏位元線隔絕，其中上述輔助字元線的兩端分別連接上述對埋藏字元線。

Description

動態隨機存取記憶體及其製造方法

本發明係有關於一種動態隨機存取記憶體及其製造方法，特別是有關於一種動態隨機存取記憶體晶胞的埋藏位元線及其製造方法。

目前將電容堆疊在電晶體之上的堆疊式(stacked)動態隨機存取記憶體(Dynamic Random Access Memory，以下簡稱DRAM)可達到高記憶體密度的目標。因為做為堆疊式DRAM中電晶體汲極接觸物的埋藏位元線接觸物(buried bit line contact,CB)與電晶體產生的反轉通道(inversion channel)並非位於同一高度，上述兩者的連接程度非常重要。然而，現今製程中，用以決定堆疊式DRAM的埋藏字元線(buried word line,BW)之底面的溝槽蝕刻步驟對其下方的埋藏位元線(buried bit line,BL)之頂面之間的距離控制不佳而產生許多問題。舉例來說，埋藏字元線之底面和埋藏位元線之頂面之間距離過近會使元件產生漏電。另一方面，埋藏字元線之底面和埋藏位元線之頂面之間的距離過遠會使DRAM中電晶體的導通電流(on-current)過小，而需要更大的埋藏位元線接觸外擴散區來增加埋藏位元線接觸物與反轉通道的連接程度，這樣會產生相鄰埋藏位元線接觸漏電(CB leakage)問題。

因此，亟需一種具有新穎結構的動態隨機存取記憶體及其製造方法，以解決上述問題。

有鑑於此，本發明之一實施例係提供一種動態隨機存取記憶體，包括一埋藏位元線，分別設置於一基板內沿一第一方向延伸的一第一溝槽的下部中；一對埋藏字元線，分別設置於上述基板內沿一第二方向延伸的一第二溝槽的一對側壁上；一輔助字元線，沿上述第一方向設置於平行於上述埋藏位元線的一另一埋藏位元線的上方，且與上述另一埋藏位元線隔絕，其中上述輔助字元線的兩端分別連接上述對埋藏字元線。

本發明之另一實施例係提供一種動態隨機存取記憶體的製造方法，包括提供一基板；於上述基板中沿一第一方向形成彼此平行的一第一溝槽和另一第一溝槽；於上述第一溝槽和上述另一第一溝槽的下部中形成一埋藏位元線和另一埋藏位元線；於上述另一第一溝槽的上部中形成一高介電常數介電質；於上述基板中沿一第二方向形成一第二溝槽；移除上述高介電常數介電質，且使上述另一第一溝槽的上部的一對側壁暴露出來；於上述第二溝槽的一對側壁上形成一對埋藏字元線；於上述另一第一溝槽的上部暴露出來的上述對側壁上形成一輔助字元線，其中上述輔助字元線的兩端分別連接上述對埋藏字元線。

第1a圖係顯示本發明一實施例之動態隨機存取記憶體晶胞(以下簡稱DRAM)500的透視圖，第1b圖係顯示本發明一實施例之動態隨機存取記憶體的部分510上視圖，其顯示埋藏字元線和輔助字元線。為方便顯示埋藏位元線、輔助字元線和埋藏字元線的配置，在此不予顯示用以隔絕不同埋藏字元線和輔助字元線的絕緣物，以及埋藏位元線與埋藏字元線之間的結構，然非限制本實施例。如第1a圖所示之DRAM 500的晶胞尺寸為4F²(其中F為最小半節距(half pitch)，或稱單元尺寸)。如第1a圖所示，上述DRAM 500係設置於一基板200中，其包括至少一對埋藏位元線250、至少一對埋藏字元線244和至少一輔助字元線(auxiliary word line)244a。如第1a圖所示，彼此埋藏位元線250係設置於基板200內沿一第一方向410延伸的一第一溝槽412中，上述埋藏位元線250係包括一位元線接觸物208，沿第一方向410間隔設置於第一溝槽412的單一側壁(single side)414上。埋藏字元線244係分別設置於基板200內沿一第二方向420延伸的一第二溝槽422的一對側壁230上。另外，如第1a、1b圖所示，DRAM 500更包括一輔助字元線244a，沿第一方向410設置於第一溝槽412的上部側壁上，其中輔助字元線244a的兩端分別連接一對埋藏字元線244。如第1a、1b圖所示，埋藏字元線244由部分第二阻障墊層234a和部分第二金屬條狀物236a構成，而輔助字元線244a由部分第二阻障墊層234b和部分第二金屬條狀物236b構成，注意如第1b圖所示，第二阻障墊層234a、234b為同一第二阻障墊層的不同部分，而第二金屬條狀物236a、236b為同一第二金屬條狀物的不同部分。

如第1a圖所示的實施例中，DRAM 500的埋藏位元線250的位元線接觸物208、埋藏字元線244、相鄰於位元線接觸物208的基板部分314、位於兩相鄰埋藏字元線244之間的基板部分316以及位於基板部分316上的另一基板部分318可構成一垂直電晶體，其中位元線接觸物208係做為垂直電晶體的汲極接觸物，埋藏字元線244和輔助字元線244a係做為垂直電晶體的閘極，而垂直堆疊的基板部分314、基板部分316和基板部分318係做為垂直電晶體的汲極區、通道區和源極區。另外，DRAM 500更包括一電容312，電性接觸垂直電晶體的源極區(基板部分318)。值得注意的是，埋藏位元線250的位元線接觸物208僅與位於其一側的汲極區(基板部分314)接觸，所以每一個垂直電晶體的閘極由位於垂直電晶體的汲極區(基板部分314)正上方的一對埋藏字元線244和遠離於上述埋藏位元線250的一個輔助字元線244a構成。

第2a、2b至13a、13b圖係顯示本發明一實施例之動態隨機存取記憶體的製造方法的剖面示意圖，其中第2a~13a圖為沿第1圖的A-A’切線的剖面圖，而第2b~13b圖為沿第1圖的B-B’切線的剖面圖。如第2a、2b圖所示，首先，提供一基板200。在本發明一實施例中，基板200可為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絶緣層上覆矽(silicon on insulator,SOI)，或其他常用之半導體基板做為基板200。基板200可植入p型或n型摻質，以針對設計需要改變其導電類型。之後，可利用化學氣相沉積法(CVD)於基板200上覆蓋一第零絕緣墊100，其做為後續形成於基板200中的第一溝槽的蝕刻硬遮罩。在本發明一實施例中，第零絕緣墊100可為氮化矽。

接著，請參考第2a、2b圖，可利用微影及蝕刻製程，圖案化第零絕緣墊100，並定義出第一溝槽412的形成位置。然後，可進行一蝕刻製程，以圖案化的第零絕緣墊100做為蝕刻硬遮罩，於基板200中沿如第1圖所示的第一方向410形成彼此平行的第一溝槽412。然後，分別於每一個第一溝槽412中形成一埋藏位元線250，其包括一位元線接觸物208，沿第一方向410設置於第一溝槽412下部的一側壁414a上，一第一絕緣墊202，順應性覆蓋第一溝槽412下部的側壁414a、415a和一底面416，且鄰接位元線接觸物208，以及一第一導電物207，填充第一溝槽412下部，且覆蓋第一絕緣墊202和位元線接觸物208。在本發明一實施例中，第一導電物207包括一第一阻障墊層204和一第一金屬條狀物206，其中第一阻障墊層204係形成於第一溝槽412中，且覆蓋第一絕緣墊202和位元線接觸物208，而第一金屬條狀物206係填充第一溝槽412下部，且覆蓋第一阻障墊層204。在本發明一實施例中，第一絕緣墊202可包括一氧化物、一氮化物或其組合，第一阻障墊層可包括一疊層結構，其材質包括鈦、氮化鈦或其組合，而位元線接觸物208可包括摻雜多晶矽。在本發明一實施例中，可藉由離子植入法或將位元線接觸物208的摻質擴散至基板200的方式，於基板200中形成鄰接位元線接觸物208側壁的擴散區210。在本發明一實施例中，擴散區210位於如第1圖所示的基板部分314(汲極區)，其可做為埋藏位元線與垂直電晶體之汲極的擴散接面(diffusion junction)，而第一導電物207係藉由位元線接觸物208和擴散區210電性連接至垂直電晶體的汲極。

請再參考第2a、2b圖，形成埋藏位元線250之後，可利用化學氣相沉積法(CVD)或物理氣相沉積法(PVD)，順應性形成一第二絕緣墊212，覆蓋第一溝槽412上部的側壁414b、415b，埋藏位元線250和第零絕緣墊100的頂面201。接著，可利用例如高密度電漿化學氣相沉積法(HDP-CVD)之沉積方式以及後續的回蝕刻(etching back)步驟，以於第一溝槽412中形成第一絕緣物214，其覆蓋部分第二絕緣墊212。在本發明一實施例中，第一絕緣物214和第二絕緣墊212為不同的材質，舉例來說，當第一絕緣物214為氧化物時，第二絕緣墊212為氮化物。

接著，請參考第3a、3b圖，在本發明一實施例中，須將位於第一溝槽412上部的側壁414b、415b之第二絕緣墊212的厚度降低，以利於可以在第一溝槽412中額外形成可與後續形成的一對埋藏字元線的輔助字元線。如第3a、3b圖所示，可利用例如濕蝕刻方式的薄化製程，移除部分未被第一絕緣物214覆蓋的第二絕緣墊層，薄化位於第一溝槽412上部的側壁414b、415b之第二絕緣墊層的厚度。在本發明一實施例中，可選擇對第一絕緣物214有高蝕刻選擇比的蝕刻劑，以利於移除部分第二絕緣墊層時不會損傷第一絕緣物214。經過薄化製程後，未被第一絕緣物214覆蓋的第二絕緣墊係形成第二絕緣墊212a，而位於第一溝槽412上部的側壁414b、415b之第二絕緣墊212a的厚度T可介於1nm~10nm之間。

接著，請參考第4a、4b圖，可再利用例如旋塗法(spin-on)之沉積方式以及後續的回蝕刻(etching back)步驟，於第一絕緣物214上形成一高介電常數介電質216，其頂面係低於第零絕緣墊100的頂面201。在本發明一實施例中，高介電常數介電質216在第一溝槽412中的高度位置係與後續於另一溝槽形成的一對埋藏字元線相同，以利於後續取代高介電常數介電質216位置形成的輔助字元線可連接到埋藏字元線。

然後，請再參考第4a、4b圖，可再利用例如高密度電漿化學氣相沉積法(HDP-CVD)之沉積方式，全面性形成一第二絕緣層218，填充第一溝槽412且覆蓋基板200，其中第二絕緣層218的一頂面實質上為一平坦表面。在本發明一實施例中，第二絕緣墊212a、第一絕緣物214和第二絕緣層218的材質可包括一氧化物、一氮化物或其組合，其中第一絕緣物214和第二絕緣層218可為相同的材質，第一絕緣物214和第二絕緣層218的材質皆與第二絕緣墊212a的材質不同。例如第一絕緣物214和第二絕緣層218皆為氧化物，而第二絕緣墊212a為氮化物。

接著說明第二溝槽422的形成方式，如第1圖所示，第一溝槽412和第二溝槽422係設計為彼此交叉設置。請參考第5a、5b圖，可利用化學氣相沉積法(CVD)，於第二絕緣層218上依序形成一碳硬遮罩層220和一氮化物硬遮罩層222。之後，可利用塗佈(coating)方式，全面性形成一光阻，再利用一埋藏字元線光罩進行一微影製程，以沿第二方向420形成複數個光阻圖案224。在本發明一實施例中，碳硬遮罩層220、氮化物硬遮罩層222係做為形成具高深寬比的第二溝槽422的蝕刻製程的硬遮罩，用以避免蝕刻製程期間對基板200和第零絕緣墊100表面造成的損傷。

接著，請參考第6a、6b圖，進行例如乾蝕刻之一非等向性蝕刻步驟，移除未被光阻圖案224覆蓋的氮化物硬遮罩層222以形成氮化物硬遮罩圖案(圖未顯示)，此時光阻圖案224會於製程期間被移除。之後，以氮化物硬遮罩圖案(圖未顯示)為蝕刻硬遮罩，進行例如乾蝕刻之一非等向性蝕刻步驟，移除未被氮化物硬遮罩圖案(圖未顯示)覆蓋的碳硬遮罩層220以形成碳硬遮罩圖案220a，此時氮化物硬遮罩圖案會於製程期間被移除。然後，以碳硬遮罩圖案220a為蝕刻硬遮罩，進行例如乾蝕刻之一非等向性蝕刻步驟，移除未被碳硬遮罩圖案220a覆蓋的第零絕緣墊100、第二絕緣層218和基板200(如第6b圖所示)。由於第一溝槽412和第二溝槽422係設計為彼此交叉設置，所以在形成第二溝槽422的蝕刻製程期間，也會移除位於第一溝槽412中且未被碳硬遮罩圖案220a覆蓋的第一絕緣物214、高介電常數介電質216，直到暴露出未被該些光阻圖案覆蓋的第一絕緣物214為止，以於基板200中沿第二方向420形成第二溝槽422，其中如第6b圖所示，部分基板200板從第二溝槽422的底面423暴露出來。如第1、6a、6b圖所示，第一溝槽412和第二溝槽422彼此交叉設置，且第二溝槽422的底面423會設計位於第一溝槽412的底面416的上方，但不高於高介電常數介電質216的底面，以確保後續於第二溝槽422側壁形成的埋藏字元線可以連接至取代高介電常數介電質216位置形成的輔助字元線。

接著，請參考第7a、7b圖，可利用乾蝕刻方式，移除碳硬遮罩圖案220a。

接著，請參考第8a、8b圖，可利用稀釋氫氟酸(DHF)進行一清潔製程，以移除位於第二溝槽422的側壁230上的例如原生氧化物(native oxide)，並同時移除第一溝槽412中的高介電常數介電質216，並暴露出第一溝槽的上部側壁414b、415b上的部分第二絕緣墊212a。

接著，請參考第9a、9b圖，可進行一濕蝕刻製程，移除暴露出來的第二絕緣墊212a，以使基板200從第一溝槽412的上部的一對側壁414b、415b部分暴露出來，以形成由第一溝槽412的上部暴露出來的一對側壁414b、415b、第一絕緣物214和第二絕緣層218包圍的一空穴226，其中第一溝槽412的上部暴露出來的一對側壁414b、415b的兩端分別連接第二溝槽422的一對側壁230。在本步驟中，因為移除在最終形成之動態隨機存取記憶體的通道附近存在的氮化物(亦即第8a、8b圖所示暴露出來高介電常數介電質216及第二絕緣墊212a)，因此可以改善習知動態隨機存取記憶體的通道附近因存在的氮化矽而造成元件臨界電壓下降導致漏電的問題。

接著，請參考第10a、10b圖，利用例如熱氧化法(thermal oxidation)，於第二溝槽422的一對側壁230和底面423，以及於第一溝槽412的上部暴露出來的一對側壁414b、415b上同時形成一熱氧化層232。為了方便說明起見，於第二溝槽422的一對側壁230和底面423上形成的部分熱氧化層標示為熱氧化層232a(如第10a圖所示)，而於第一溝槽412的上部暴露出來的一對側壁414b、415b上形成的部分熱氧化層標示為熱氧化層232b(如第10b圖所示)，注意熱氧化層232a和232b為同一步驟形成。

接著，請參考第11a、11b圖，可利用化學氣相沉積法(CVD)或原子層沉積法(ALD)，順應性形成一第二阻障墊層234，從第二絕緣層218的一頂面219延伸覆蓋第二溝槽422的側壁230和第10a圖所示的空穴226的側壁。然後，可利用化學氣相沉積法(CVD)，全面性形成一金屬材料236，覆蓋第二阻障墊層234，並填充第二溝槽422和空穴226。之後，可進行例如化學機械研磨法(CMP)之平坦化製程，以平坦化金屬材料236的表面。

接著，請參考第12a、12b圖，可利用回蝕刻(etching back)步驟，移除位於第二絕緣層218的一頂面219的金屬材料236和第二阻障墊層234到特定深度(例如使第二溝槽422中的金屬材料236和第二阻障墊層234的頂面低於基板200表面)。然後，利用化學氣相沉積法(CVD)順應性形成一第一絕緣硬遮罩層110。在本發明一實施例中，第一絕緣硬遮罩層110的材質可為一氧化矽。

接著，請參考第13a、13b圖，利用第一絕緣硬遮罩層110為一蝕刻硬遮罩，進行例如乾蝕刻之一非等向性蝕刻製程，以截斷位於第二溝槽422中的金屬材料236、第二阻障墊層234和熱氧化層232a，直到暴露出第二溝槽422的底面423的中間部分為止，以於第二溝槽422的一對側壁230上形成由第二阻障墊層和第二金屬條狀物構成的一對埋藏字元線244。如第13b圖所示之實施例中，當出第二溝槽422的底面423的中間部分暴露出來之後，可再持續進行非等向性蝕刻製程一段時間(意即過蝕刻(over etching))，直到移除部分基板200為止。上述過蝕刻係確保形成的一對埋藏字元線244不會互連而產生短路。如第12a圖所示，形成埋藏字元線244的同時係於第一溝槽412中形成一輔助字元線244a，沿如第1圖所示的第一方向410內嵌於如第9a圖所示的空穴226中。為了方便說明起見，經過上述製程之後，構成埋藏字元線244的部分第二阻障墊層和第二金屬條狀物分別標示為第二阻障墊層234a和第二金屬條狀物236a(如第13a圖所示)，而構成輔助字元線244a的部分第二阻障墊層和第二金屬條狀物分別標示為第二阻障墊層234b和第二金屬條狀物236b(如第13b圖所示)，注意如第1b圖所示，第二阻障墊層234a、234b為同一第二阻障墊層的不同部分，而第二金屬條狀物236a、236b為同一第二金屬條狀物的不同部分。

如第1、13a圖所示，輔助字元線244a的兩端分別連接位於通道區(基板部分)318兩側的一對埋藏字元線244。以輔助字元線244a來增加垂直電晶體的通道寬度，進而增加垂直電晶體的導通電流。且輔助字元線244a與其下的埋藏位元線250藉由第一絕緣層214和第二絕緣墊212彼此隔絕。在本發明一實施例中，輔助字元線244a由從第二溝槽422的一對側壁230延伸內嵌於如第9a圖所示的空穴226中的部分第二阻障墊層234b和部分第二金屬條狀物236b構成，其中輔助字元線244b的第二阻障墊層234b係包圍第二金屬條狀物236b。之後，可全面性形成一絕緣材料240，覆蓋第二絕緣層218的頂面219及填入第二溝槽422。然後，再進行後續製程，以形成如第1圖所示之本發明一實施例的動態隨機存取記憶體500。

本發明實施例係提供一種動態隨機存取記憶體500，由於用以形成埋藏位元線的第一溝槽和用以形成埋藏字元線的第二溝槽彼此交叉，因而可以將形成埋藏字元線的熱氧化層、阻障層和金屬條狀物延伸至埋藏位元線的上方而形成一輔助字元線並與埋藏位元線隔絕，且此輔助字元線因距擴散區較近，可大幅增加動態隨機存取記憶體之垂直電晶體的導通電流(on-current)，因而可不需形成較大的擴散區，就能使埋藏位元線的位元線接觸物(意即位元線接觸物)與垂直電晶體產生的反轉通道(inversion channel)得到較佳的連結。本發明實施例之動態隨機存取記憶體500的製造方法可於製程中移除在通道附近存在的氮化矽，因此可以改善習知動態隨機存取記憶體的通道附近因存在的氮化矽而造成元件臨界電壓下降導致漏電的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。

100．．．第零絕緣墊

110．．．第一絕緣硬遮罩層

200．．．基板

201、211、219、247．．．頂面

202．．．第一絕緣墊

204．．．第一阻障墊層

206．．．第一金屬條狀物

207．．．第一導電物

208．．．位元線接觸物

209、246、416、423．．．底面

210．．．擴散區

212、212a．．．第二絕緣墊

214．．．第一絕緣物

216．．．高介電常數介電質

218．．．第二絕緣層

220．．．碳硬遮罩層

220a．．．碳硬遮罩圖案

222．．．氮化物硬遮罩層

224．．．光阻圖案

226．．．空穴

229、223、230、414a、415a、414b、415b．．．側壁

232、232a、232b．．．熱氧化層

234、234a、234b．．．第二阻障墊層

236．．．金屬材料

236a、236b．．．第二金屬條狀物

240．．．絕緣材料

244．．．埋藏字元線

244a．．．輔助字元線

250．．．埋藏位元線

312．．．電容

314、316、318．．．基板部分

410．．．第一方向

412．．．第一溝槽

420．．．第二方向

422．．．第二溝槽

500．．．動態隨機存取記憶體

510．．．部分

第1a圖係顯示本發明一實施例之動態隨機存取記憶體的透視圖。

第1b圖係顯示本發明一實施例之動態隨機存取記憶體的部分上視圖，其顯示埋藏字元線和輔助字元線。

第2a~13a圖為沿第1a圖的A-A’切線的剖面圖，其顯示本發明一實施例之動態隨機存取記憶體的製造方法的剖面示意圖。

第2b~13b圖為沿第1a圖的B-B’切線的剖面圖，其顯示本發明一實施例之動態隨機存取記憶體的製造方法的剖面示意圖。

200．．．基板

208．．．位元線條狀接觸物

230、414a．．．側壁

234a．．．第二阻障墊層

236a．．．第二金屬條狀物

244．．．埋藏字元線

244a．．．輔助字元線

250．．．埋藏位元線

312．．．電容

314、316、318．．．基板部分

410．．．第一方向

412．．．第一溝槽

420．．．第二方向

422．．．第二溝槽

500．．．動態隨機存取記憶體

510．．．部分

Claims (16)

1. 一種動態隨機存取記憶體，包括：一埋藏位元線，分別設置於一基板內沿一第一方向延伸的一第一溝槽的下部中；一對埋藏字元線，分別設置於該基板內沿一第二方向延伸的一第二溝槽的一對側壁上；以及一輔助字元線，沿該第一方向設置於平行於該埋藏位元線的一另一埋藏位元線的上方，且與該另一埋藏位元線隔絕，其中該輔助字元線的兩端分別連接該對埋藏字元線。
2. 如申請專利範圍第1項所述之動態隨機存取記憶體，其中該埋藏位元線和該另一埋藏位元線分別包括：一位元線接觸物，沿該第一方向設置於該第一溝槽的一側壁上；一第一絕緣墊層，覆蓋該第一溝槽的下部的該側壁和一底面，且鄰接該位元線接觸物；以及一第一導電物，填充該第一溝槽的下部，且覆蓋該第一絕緣墊層和該位元線接觸物。
3. 如申請專利範圍第2項所述之動態隨機存取記憶體，更包括：一第二絕緣墊層，覆蓋該第一溝槽上部的該側壁和該對埋藏位元線；一第一絕緣物，填充部分該對第一溝槽上部，且覆蓋該對第二絕緣墊層的底面和下部側壁；以及一第二絕緣層，填充部分該對第一溝槽上部，且覆蓋該對第二絕緣墊層的上部側壁，其中該輔助字元線介於該對第一溝槽的其中之一的該第一絕緣物和該第二絕緣層之間。
4. 申請專利範圍第2項所述之動態隨機存取記憶體，其中該第一導電物更包括：一第一阻障墊層，形成於該第一溝槽中，且覆蓋該第一絕緣墊層和該些位元線接觸物；以及一第一金屬條狀物，填充該第一溝槽，且覆蓋該第一阻障層。
5. 申請專利範圍第3項所述之動態隨機存取記憶體，其中每一個該對埋藏字元線由一熱氧化層第一部分、一第二阻障墊層和一對第二金屬條狀物構成，其中該第一氧化層覆蓋該第二溝槽的該對側壁的其中之一，且該第二阻障墊層介於該熱氧化層第一部分和該第二金屬條狀物之間。
6. 申請專利範圍第5項所述之動態隨機存取記憶體，其中該輔助字元線由一熱氧化層第二部分、從該第二溝槽的該對側壁延伸內嵌於該另一埋藏位元線的部分該第二阻障墊層和部分該第二金屬條狀物構成，其中該熱氧化層第二部分直接覆蓋該另一埋藏位元線的該第一溝槽的上部的該側壁，其中該輔助字元線的該第二阻障墊層包圍該第二金屬條狀物。
7. 申請專利範圍第6項所述之動態隨機存取記憶體，其中該熱氧化層第二部分的兩端分別連接每一個該對埋藏字元線的該熱氧化層第一部分。
8. 如申請專利範圍第1項所述之動態隨機存取記憶體，其中該第一溝槽和該第二溝槽彼此交叉設置，且該第二溝槽的該底面位於該第一溝槽的一底面的上方。
9. 一種動態隨機存取記憶體的製造方法，包括下列步驟：提供一基板；於該基板中沿一第一方向形成彼此平行的一第一溝槽和另一第一溝槽；於該第一溝槽和該另一第一溝槽的下部中形成一埋藏位元線和另一埋藏位元線；於該另一第一溝槽的上部中形成一高介電常數介電質；於該基板中沿一第二方向形成一第二溝槽；移除該高介電常數介電質，且使該另一第一溝槽的上部的一對側壁暴露出來；於該第二溝槽的一對側壁上形成一對埋藏字元線；以及於該另一第一溝槽的上部暴露出來的該對側壁上形成一輔助字元線，其中該輔助字元線的兩端分別連接該對埋藏字元線。
10. 如申請專利範圍第9項所述之動態隨機存取記憶體的製造方法，其中該第一溝槽或該另一第一溝槽和該第二溝槽彼此交叉設置，且該第二溝槽的一底面位於該第一溝槽的一底面的上方。
11. 如申請專利範圍第10項所述之動態隨機存取記憶體的製造方法，其中該埋藏位元線和該另一埋藏位元線分別包括：一第一絕緣墊層，覆蓋該第一溝槽下部的該側壁和一底面，且鄰接該些位元線接觸物；以及一第一導電物，填充該第一溝槽下部，且覆蓋該第一絕緣墊層和該些位元線接觸物。
12. 如申請專利範圍第11項所述之動態隨機存取記憶體的製造方法，形成該埋藏位元線和該另一埋藏位元線之後更包括：順應性形成一第二絕緣墊層，覆蓋該第一溝槽上部的該側壁，該埋藏位元線和該另一埋藏位元線以及該基板的一頂面；形成一第二絕緣物，覆蓋部分該第二絕緣墊層，其中該高介電常數介電質覆蓋該第二絕緣物和部分該第二絕緣墊層的側壁；以及移除未被該第二絕緣物覆蓋的部分該第二絕緣墊層。
13. 申請專利範圍第12項所述之動態隨機存取記憶體的製造方法，其中形成該高介電常數介電質之後更包括：全面性形成一第三絕緣層，填充該第一溝槽且覆蓋該基板，其中該第三絕緣層的一頂面實質上為一平坦表面。
14. 申請專利範圍第13項所述之動態隨機存取記憶體的製造方法，其中形成該第二溝槽更包括：於該第三絕緣層上依序形成一碳硬遮罩層和一氮化物硬遮罩層；利用一埋藏字元線光罩，形成沿該第二方向形成複數個光阻圖案；進行一非等向性蝕刻步驟，移除未被該些光阻圖案覆蓋的該氮化物硬遮罩層、該碳硬遮罩層、該第三絕緣層、該基板、該高介電常數介電質，直到暴露出未被該些光阻圖案覆蓋的該第二絕緣物為止，其中部分該基板從該第二溝槽的該底面暴露出來；以及移除該些光阻圖案、該氮化物硬遮罩層和該碳硬遮罩層。
15. 申請專利範圍第14項所述之動態隨機存取記憶體的製造方法，其中移除該高介電常數介電質，且使該另一第一溝槽的上部的該對側壁暴露出來包括：進行一清潔製程，移除該高介電常數介電質，並暴露出部分該第二絕緣墊層；進行一濕蝕刻製程，移除暴露出來的部分該第二絕緣墊層，以形成由該另一第一溝槽的上部暴露出來的該對側壁、該第二絕緣物和該第三絕緣層包圍的一空穴，其中該另一第一溝槽的上部暴露出來的該對側壁的兩端分別連接該第二溝槽的該對側壁。
16. 申請專利範圍第14項所述之動態隨機存取記憶體的製造方法，其中形成該對埋藏字元線更包括：於該第二溝槽的該對側壁、該底面和該另一第一溝槽的上部暴露出來的該對側壁上形成一熱氧化層；順應性形成一第二阻障墊層，從該第三絕緣層的一頂面延伸覆蓋該第二溝槽的該對側壁和該空穴的側壁，且覆蓋該熱氧化層；全面性形成一金屬材料，覆蓋該第二阻障墊層並填充該第二溝槽和該空穴；以及移除位於該第三絕緣層的該頂面上的該金屬材料、該第二阻障墊層，以及部分位於第二溝槽內中間部分的該金屬材料、該第二阻障墊層和該熱氧化層，直到暴露出該第二溝槽的該底面的一中間部分為止。