201243801 \ 六、發明說明： 【發明所屬之技術領域】 本發明是有關於顯示技術領域，且特別是有關於一種適於 調整移位暫存器的輸出端的電位之重置電路的結構。 【先前技術】 按’隨著科技的發展，平面顯示器（例如，液晶顯示器）因 具有高晝質、體積小、重量輕及應用範圍廣等優點，而被廣泛 地應用於行動電話、筆記型電腦、桌上型顯示裝置以及電視等 各種消費性電子產品中，並已經逐漸地取代傳統的陰極射線管 顯示器而成為顯示器的主流。 目刖為降低平面顯示器的成本，故發展出陣列上閘極驅動 電路（Gate-〇n-Array，GOA)與半源驅動電路（Half-source
Driving，HSD)技術。通常，陣列上閘極驅動電路包括相互串接 的多個移位暫存器以依序輸出多個閘極驅動脈衝，圖1為相互 串接的多個移位暫存器中的單級移位暫存器SR(n)。具體地， 移位暫存器SR⑻包括電晶體τη、T12及T21與下拉電路 1 曰〇〇。其中，電晶體Τ12的汲/源極接收時脈訊號CK(n-l)，電 ^體T12的閘極接收控制訊號Q(n-l)以決定是否允許時脈訊 ϋκ(η】)傳遞至電晶體丁12的源/汲極；電晶體τΐ1的汲/源 αα、t皆電性搞接至電晶體τ12的源/没極以將時脈訊號 以二ί遞至Q節點；電晶體T21的閘極電性粞接至Q節點 ㈢Q節點處的控制訊號Q(n)來決定體T21 通，電晶艘Τ'，1,, ^ ώ ^ 體™的源及極源極接收另一時脈訊號CK⑻，且電晶 、及極作為移位暫存器SR(n)的輸出端以根據所接收 4 201243801 到的時脈訊號CK(n)輸出閘檯驅動脈衝G(n);在此，以〜^為 上一級移位暫存器的Q節點處的控制訊號。下··拉電路1〇〇電 性搞接至Q節點與閘極關閉信號準位Vss之間，並電性輛接 至電晶體T21的源/沒極以在特定時段將閘極驅動脈衝g⑻拉 至閘極關閉信號準位Vss。 =2繪示出相關於圖丨所示移位暫存器SR⑻的多個訊號 Γί圖、面將結合圖1及圖2說明移位暫存器队⑻的工 。理.自移位暫存^ SR⑻的閘極軸脈衝〇⑻輸，下 的電晶體T31、Τ32、加及Μ戴止；當移位 =存裔SR⑻的閘極驅動脈衝G⑻關閉時，使用控制訊號Q(n)
Vs//段使得酿驅祕衝G(_放至峰關閉信號準位 =’當下拉電路刚中的電晶體T4i與Μ的製程變 信會導致控制訊料⑻在時…提早漏電至閑極關閉 衝G(触、^非如圖2中時段1的虛線所示，則閘極驅動脈
Hit t關閉進而導致閘極驅動脈衝G⑻會有拖戈現 佥而向巾時段丨内G⑻的波形）’當拖兔過長時，則會導致 ^ 像素資料的錯充，造成晝面顯示異常。 【發明内容】 拖戈目的是提供—種重置，以改相極驅動脈衝 的輪^二實^提出的重置電路，適用於調整移位暫存器 、、且以及重置模組；1中，重置㈣ t路駆動棋 由在重置電路艇域組接收致能訊號以藉 置魏驅動她的輸出端輪出控制電位；重置模組電性 201243801 =接至移位暫存㈣輸出端以及重置電路驅動模組的輸出 3不道電路驅械組的輸出端輸出的控制電位控制重置模組 ί通^通位於移位暫存器的輸出端至第—預設電位之間的電 =發明的一實施例中’上述之重置電路係用以重置相互 模组勺；暫存器中的某個移位暫存11，且重置電路驅動 以及晶體’ f第一電晶體包括控制端、第一通路端 法I 啼茲士祕^ ’控制端電性輕接至重置控制訊號以使重置控 制减藉由控制端控制第一電晶體是否導通，第-通路端接收 土述之致能訊號’第二通路端電性輕接至移二== 串接的多個移位暫存^存器為上述之相互 m山立叔， 〒之奇數、，及的移位暫存器，且重置控制 m移位暫存器的下一個奇數級的移位暫存器 中用以控制所接㈣相對應的時脈 π 個奇數級的移位暫存器的輸出端的訊號。此時 括第二電晶體；此第二雷曰鞅沾k座丨山雨 置模，，且可包 的第一通路滅，㈣*日日體的控制電性输至第一電晶體 電晶體的控制端而控制是否導通第二電晶體;第二電 -通路端電_接至奇數級的移位暫存器的體= 體的第二通路端電性輕接至第一預設電位。知’第一電阳 又或者，當重置電路所重置的移位暫存 接的多個移位暫存H中之偶數級的移 =目互串 為此偶數級的移位暫存存器，重置控制訊號 提供的訊號。此時，輸出端所 電晶體的控制端電性_至第—電晶體的第二通路端此使t 6 201243801 電晶f的第二通路端的電位藉由第二電晶體的控制端而控制 是否導通第二電晶體；第二電晶體的第一通路端電 ^ 偶數級^移位暫存器的輸出端；第二電晶體的第二通路端電1 耦接至第-預設電位；其中，此偶數級的移位 級的移位暫存器的輸出訊號而決定是否將時脈訊 偶=的移位暫存器的輪出端，且第—預設電位 被傳輸到此偶數級的移位暫存器時的電位。 ° 在本發明的一實施例中，上述之重置電路 至移位暫存器的輸出端以及重置電 、3 4 ιΜτ止重置触根據移位暫存 位 決定是否導通重置電路驅動模組的輸出端至:=== 第二電曰曰Ξ笛動模組可包括第—電晶體與 戚，筮二曰躺aa體包括控制端、第一通路端與第二通路 ’一 fsa體的控㈣與第-通路端接 =二電晶體包括控制端、第—通路端與第二通致曰， = = = =第—電晶體的第二通路端，第二= ^作為重置電路‘_模組的輸出端。 一通路 輕接至移位置模組可包括電晶體；電晶體的控制端電性 ϊπγγ的輸出端;第二路端 輸出端，使重置電路驅動模組的輸 體，第―通路端·_至移位暫存㈣輸出端 = 201243801 電性輕接至第—預設電位。在此，第-預設電位可設置為等於 ΐΐΓΐ電位；移位暫存器根據前—級的移位暫存器的輸出訊 f而^疋否將時脈訊號導通至此移位.暫存器的輪出端，且第 -預設電位為此時脈減被雜到移位暫存科的電位。 移位一實施例中，上述之重置電路驅動模組更接收 暫存㈣輸出端的電位，且重置電路驅動模組與重置模缸 ;立：構ΐί間電路以對致能訊號與移位暫存器的輸出端的電 算。進一步地，重置電路驅動模組例如包括 二=端=電：與第三電晶體;第-電晶體的控制端 ==至重置電路驅動模組的輸出端;第二電 ^路端電至移位暫存11的輸出端，且第二電晶體的第一 接至第二電晶第2晶體的第-通路雜^ 收第二預：;:的^；通路端，且第三電晶體的第二通路端接 體，而第四另外上述之重置模組例如包括第四電晶 出端，制:獅接至重置電路驅動模組的輸 太路明η 端接收上述之第-預設電位。 暫存器的輸出:=提本出實的:二重置電路’適用娜 驅動模纪二本貫貫例中’重置電路包括重置電路 制訊號而控據重置控 :模=:=r暫存器的輸出端以及重置電路驅 疋否導通位於移位暫存器的輸出端至第-預設電位之間 201243801 重置電路係用以重置相互串接的多個移位 為上^之相互串垃位暫存器’當重置電路所重置的移位暫存器 器時所使用的重置控制訊號與當重置;= 器為上述之相石由祕k， 电吟所重置的移位暫存 =:奇暫=r:r 接收的相暫存器中用以控制所 位暫存器Γ重置二訊號；當重置電路所4置的為偶數級的移 -級的移位针t 號係可為此偶數級的移位暫存器的下 暫存器的輸出端所提供的訊號。 位暫設專⑽重置電路來調整移 的問極驅動脈衝能夠正常關閉，不會有拖 懂，其他目的、特徵和優點能更明顯易 下文特舉&佳實施例，並配合所附圖式，作詳細說明如下。 【實施方式】 路的===發=施例提出的重置電 器：n)的輸出端(用於:出閘極驅二 。。SR⑻可讀圖丨中的移位暫存器sr⑻具有朗的電路^ 201243801 構，但本發明並不以此為限；此外需要說明的是，圖3a中將 重置電路10繪製於移位暫存器SR(n)之外僅為便於區別本發 明與先前技術之差異，並非用來限定移位暫存器SR(n)是否包 含重置電路10。 承上述，本實施例係採用相互串接的多個移位暫存器中的 單個奇數級的移位暫存器SR(n)作為舉例進行說明，奇數級的 移位暫存器SR(n)接收時脈訊號CK(n-l)及CK(n)與控制訊號 Q(n-1)(亦即上一級的移位暫存器的Q節點處的訊號)並根據控 制訊號Q(n-1)而決定是否將時脈訊號CK(n)導通至其輸出端以 輸出閘極驅動脈衝G(n)，而重置電路丨〇係電性耦接至奇數級 的移位暫存器SR(n)的輸出端。本實施例中，重置電路1〇包括 重置電路驅動模組11及重置模組13。 具體地，重置電路驅動模組11接收致能訊號〇(n)並提供 致能訊號0(n)至重置電路驅動模組u的輸出端；在此，重置 電路驅動模組11包括電晶體T62，電晶體T62的閘極(控制端) 電性耦接至重置控制訊號Q(n+2)以使重置控制訊號（2(11+2)藉 由閘極控制電晶體T62是否導通，電晶體T62的汲/源極(第一 通路端)接收致能訊號〇(η)，電晶體Τ62的源/汲極(第二通路 端)作為重置電路驅動模組U的輸出端；在此，重置控制訊號 2 )為奇數級的移位暫存器s R(n)的下一個奇數級的移位暫 =器，n+2)(财未示出）中絲控舰下—個奇數級的移位 存SR(n+2)的輸出端的訊號，亦即該下一個奇數級的移位 暫存器SR(n+2)的Q節點處的訊號。 重置模組13電性耦接至奇數級的移位暫存器SR⑻的輸 =端以及重置電路驅動模組U的輸出端，以藉由重置電路驅 模組11的輸出端的電位控制重置模組13是否導通位於奇數 10 201243801 級的移位暫存器SR_(n)的輸出端至閘極關閉信號準位Vss之向 的電性通路。重置模組13包括電晶體T61，電晶體T61的閘 極(控制知）電性賴接至電晶體T62的源/汲_極，使電晶體T62 的源/汲極上的電位藉由電晶體T61的閘極而控制是否導通電 晶體T61 ;電晶體T61的汲/源極(第一通路端）電性耦接至奇數 級的移位暫存器SR(n)的輸出端；電晶體T61的源/汲極(第二 通路端）電性耦接至閘極關閉信號準位Vss(第一預設電位）。在 此需要說明的是，電晶體T61的源/汲極並不限於電性耦接至 閘極關閉信號準位Vss，亦可如圖3B所示電性麵接至時脈訊 號CK(n)，同樣可獲得閘極關閉信號準位。 圖4繪不出相關於圖3A所示奇數級的移位暫存器SR(n) 與重置電路ίο的多個訊號的時序圖，下面將結合圖3A盥圖4 說明本發明實施例的重置電路10的工作過程。具體地;'當時 脈訊號CK(n)和控制訊號Q(n)皆為為高準位時，時脈訊號CK(n) 將被傳遞至奇數級的移位暫存H SR⑻的輸出端作為閘^驅動 脈衝G⑻’且控制訊號q⑻於此時更進一步被上拉；在時脈 訊號CK(n)的下降緣之後，控制訊號Q(n)的準位(參見圖*中 Q(n)的時段t)也會相應的被下拉，由於此時重置控制訊號 Q(n+2)為兩準位’重置電路驅動模組丨丨中的電晶體T62導通， 致能訊號0(n)的高準位被傳輸至重置模組13中的電晶體 的閘極以使電晶體T61導通，奇數級的移位暫存器紐⑻ 出端的電位被快速下拉至閘極關閉信號準位¥88;因此即使 數級的移位暫存ϋ SR(_^製程變異造成控軌號Q⑻的準 位提早漏電至·關閉信鱗位Vss，閘極驅動脈衝G⑷由於 重置電路10的重置作用仍可正常釋放至閘極關閉信號準位 Vss’不會出現拖髮現象。在此’於移位暫存器张⑻應用於顯 201243801 不器的情形下’致能訊號0⑻的時序可由顯示器的時序控制器 (TimingController)控制，在奇數級的移位暫存器紐⑻所接收 的時脈^號CK(n)的下降緣輸出為高準位；並且，致能訊號 O(n)的间準位的時間可程式化調整，不限定在⑻的下降緣 之後才可以輸出。 ’ 請參閱圖5A，其繪示出本發明第二實施例提出的重置電 路的結構示意圖。如gj 5A所示，重置電路30電性轉接至移 位暫存器SR(n+l)的輸出端’用於調整移位暫存器SR㈣）的 輸出端的電位；圖5A中的移位暫存器SR(n+1)可以與圖】中 的移位暫存器SR(n)具有相同的電路結構，但本發明並不以此 為限；此外需要說明的是，圖5A中將重置電路3〇 #會製於移 位暫存器SR(n+l)之外僅為便於區別本發明與先前技術之差 異，並非用來限定移位暫存器SR(n+l)是否包含重置電路3〇。 承上述，本實施例係採用相互串接的多個移位暫存器中的 單個偶數級的移位暫存器SR(n+1)作為舉例進行說明，偶數級 的移位暫存器SR(n+l)接收時脈訊號CK(n)& CK(n+1)與控制 訊號Q(n)並根據控制訊號Q(n)決定是否將時脈訊號 導通至其輸出端以輸出閘極驅動脈衝G(n+i)，而重置電路％ 係電性耦接至偶數級的移位暫存器SR(n+1)的輸出端。本實施 例中，重置電路30包括重置電路驅動模組31及重置模組％。 具體地，重置電路驅動模組31接收致能訊號E(n)並提供 致能訊號E(n)至重置電路驅動模組31的輸出端；在此，重置 電路驅動模組31包括電晶體T62,電晶體T62的閘極(控制鸿) 電性耦接至重置控制訊號G(n+2)以使重置控制訊號G(n+2)藉 由閘極控制電晶體T62是否導通，電晶體T62的汲/源極(第一 通路端)接收致能訊號Ε(η)’電晶體Τ62的源/汲極(第二通路端) 12 201243801 驅動模組31的輸出端;在此，重置控制訊號 跡山ΐ偶數級的移位暫存器SR(n+1)的下—級的移位暫存器 的輸出端輸出的閘極驅動脈衝。 重置模組33電性耦接至偶數級的移位暫存器SR(n+1)的 t鳊以及重置電路驅動模組31的輸出端，以藉由重置電路 f動模組31的輸出端的電位控織置模組33是否導通位於偶 級的移位暫存H SR(n+i)的輸出端至閘極關閉信號準位Vss 之間的電性通路。重置模組33包括電晶體T61，電晶體丁61 的閘極(控制端）電_接至電晶體T62的源/汲極，使電晶體 Τ62的源/沒極上的電位藉由電晶體T61的閘極而控制是否導 通電晶體T61 ;電晶體T61的沒/源極(第一通路端）電性搞接至 偶數級的移位暫存器SR(：n+1)的輸出端；電晶體T61的源/没極 (第二通路端）電性耦接至閘極關閉信號準位Vss(第一預設電 位）。在此需要說明的是，電晶體T61的源/汲極並不限於電性 輕接至閘極關信號準位Vss，亦可如圖5B所示電性輕接至 時脈訊號CK(n+l)，同樣可獲得閘極關閉信號準位。 圖6繪示出相關於圖5A所示偶數級的移位暫存器SR(n+1) 與重置電路30的多個訊號的時序圖，下面將結合圖5A與圖6 說明本發明實施例的重置電路30的工作過程。具體地，當時 脈號CK(n+l)和控制訊號Q(n+i)皆為高準位時，時脈訊號 CK(n+l)將被傳遞至偶數級的移位暫存器SR(n+1)的輸出端作 為閘極驅動脈衝G(n+1)，且此時控制訊號Q(n+1)進一步被上 拉；在時脈訊號CK(n+l)的下降緣之後，控制訊號Q(n+1)的準 位(參見圖6中Q(n+1)的時段t)也會相應地被下拉，由於此時 重置控制訊號G(n+2)為高準位，重置電路驅動模組31中的電 晶體T62導通，致能訊號E(n)的高準位被傳輸至重置模組33 13 1 201243801 中的電晶體T61的閘極以使電晶體T61導通，偶數級的移位 暫存器S R (η +1)的輸出端的電位被快速下拉至閘極關閉信號準 位Vss ;因此即使偶數級的移位暫存器SR(n+1)由於製裎變異 造成控制訊號Q(n+1)的準位提早漏電至閘極關閉信號準位 Vss ’閘極驅動脈衝G(n+1)由於重置電路3〇的重置作用仍可 正常釋放至閘極關閉信號準位Vss，不會出現拖曳現象。在此， 於移位暫存器SR(n+l)應用於顯示器的情形下，致能訊號E(n) 的時序可由顯示器的時序控制器控制，在偶數級的移位暫存器 SR(n+l)所接收的時脈訊號CK(n+1)的下降緣輸出為高準位 並且，致能訊號E(n)的高準位的時間可程式化調整，不限定在 CK(n+l)的下降緣之後才可以輸出。 凊參閱圖7 ’其緣7F出本發明第三實施例提出的相鄰兩個 移位暫存器的重置電路之結構示意圖。於圖7中，其係以奇數 級的移位暫存器SR(n)與相鄰的偶數級的移位暫存器SR(n+1) 作為舉例進行說明；其中，奇數級的移位暫存器队⑻接收時 脈訊號CK(n-l)及CK⑻與控制訊號Q(n_im根據控制訊號 Q(n-l)而決定是否將時脈訊號CK(n)導通至其輸出端以產生閘 極驅動脈衝G(n)，而電性搞接至奇數級的移位暫存器SR⑻的 輸出端的重置電路50a與圖3A所示的重置電路1〇相同，皆係 採用各自的下-個奇數級的移位暫存器的q節點處的控制訊 號作為重置控制訊號，故其電路結構在此不再賛述。偶數級的 ，位暫存II SR(n+l)接㈣脈訊號CK⑻及CK_)與控制訊 、，Q(n)並根據控制訊號q⑻而決定是否將時脈訊號(㈣） 導通至其輸出端以產生閘極驅動脈衝G(n+1)，而電性輕接至 偶數級的移位暫存器SR(n+1)的輸出端的重置電路5〇b盥 所示的重置電路30相同，皆係採用各自的下一級的移位暫存 14 201243801 器=的間極驅動脈衝作為重置控制訊號，故其電路結構在此 簡言之’於第三實施例中，奇數級的移位暫存器 Λ置電路50a所使用的重置控制訊號伽2)與偶數級 „#l§SR(n+1)的重置電路5〇b所使用的重置控制訊號 (n+ )不同，一者使用Q節點處的控制訊號作為重置控制訊 號，另一者使用閘極驅動脈衝作為重置控制訊號。 咕參閱圖8A，其繚示出本發明第四實施例提出的相鄰兩 個移位暫存器的重置電路之結構示意圖。於圖8A中，其係以 奇數級的移位暫存H SR(n)與相㈣偶數級的移位暫存器 SR(n+1)作為舉例進行制’而移位暫存H SR⑻及SR(n+l)可 與圖1所示的移位暫存！i SR⑻具有相_電路結構，但本發 ，並不以此為限；其中，奇數級的移位暫存器sr⑻接收時脈 减CK(n_l)及CK(n)與控制訊號伽」)並根據控制訊號卩㈣） 而決定是否將時脈訊號CK⑻導通至其輸出端以產生閘極驅 動脈衝G(n) ’而電性輕接至奇數級的移位暫存器sr⑻的輸出 =的重置電路70a包括重置電路驅動模組71、重置模組與 停止重置模組75。此外需要說明的是，圖8A中將重置電路 70a緣製於奇數級的移位暫存器SR⑻之外僅為便於區別本發 明與先前技術之差異，並非用來限定重置電路7〇a是否包含於 奇數級的移位暫存器SR(n；)。 ▲具體地’重置電路7〇a中的重置電路驅動模組71接收致 能=號Q⑻並提供致能訊號Q⑻至重置電路驅動模㈣的輸 出知，在此’重置電路驅動模組71包括電晶體及m， 電晶體T72的閘極(控制端)與沒/源極(第一通路端)接收致能訊 號〇⑻，電晶體T71❸閘極(控制端）電性搞接至電晶體T72的 源/汲極(第二通路端）’電晶體T71的沒/源極(第一通路端)接收
15 •S 201243801 致能訊號〇⑻，且電晶體T71的源/汲極（第二通路 番 置電路驅動模組71的輸出端。 崎堇 重置電路7〇a中的重置模組73電_接至奇數級的移位 暫存器SR⑻的輪出端以及重置電路驅動模組71的輸出端 藉由重置電路驅動模組71的輸出端的電位控制重置模組73 θ 否導通位於奇數級的移位暫存器SR⑻的輸出端至閉極關= 號準位Vss之間的電性通路。重置模组73包括電晶體丁乃，。 電晶體T75的閘極(控制端）電性搞接至電晶體τ7ι的源 極，使電晶體T71的源/没極上的電位藉由電晶體Τ75的閉極 而控制是否導通電晶n T75; f晶體Τ75的助祕(第 端）電性祕至奇數級的移位暫存器SR⑻的輸出端；電晶體 T75的源/没極（第二通路端）電性輕接至閑極關閉信號準位 VSS(第一預設電位）。在此需要說明的是，電晶體T75的源/沒 極並不限於電性耗接至閘極關閉信號準位Vss，亦可如圖犯 所不電性祕至時脈城CK⑻，同樣可獲得酿關信號 位。 f w ίΐ電路7〇a中的停止重置模組75電性搞接至奇數級的 移位暫存器SR⑻的輸出端以及重置電路驅動模組的輸 ，，其根據奇數_移位暫存H SR⑻的輸出端的電位而決定 是否導通重置電路驅動模組71的輸出端至閘極關閉信號準位 Vss之間的電性通路。具體地，停止重置模組75包括電晶體 T73。’電晶體丁乃㈣極(控制端)電性搞接至奇數級的移位暫 存器SR(n)的輸出端，以使奇數級的移位暫存器服⑻的輸 端的電位藉由閘極而控制是否導通電晶體T73;電晶體丁7 沒/源極(第-通路端)電性減至重置電路驅動模組7ΐ的 端，電晶體Τ73的源/汲極(第二通路端)電性耦接至閘極關閉信 201243801 號準位Vss(第二預設電位）。 此外’圖8A中的偶數級的移位暫存器SR(n+1)接收時脈 訊號CK(n)及CK(n+l)與控制訊號Q(n)並根據控制訊號Q(n) 而決定是否將時脈訊號CK(n+1)導通至其輪出端以產生閘極 驅動脈衝G(n+1)，而電性搞接至偶數級的移位暫存器SR(n+1) 的輸出端的重置電路70b與重置電路70a具有相同的電路結 構，皆包括重置電路驅動模組71、重置模組73與停止重置模 組75，不同之處僅在於：重置電路7〇a使用致能訊號〇(n)， 而重置電路70b使用致能訊號E(n)。此外需要說明的是，圖 8A中將重置電路70b繪製於偶數級的移位暫存器SR(n+i)之外 僅為便於區別本發明與先前技術之差異，並非用來限定偶數級 的移位暫存器SR(n+l)是否包含重置電路7〇b。 圖9繪示出相關於圖8A所示移位暫存器SR(n)及SR(n+1) f各自的重置電路70a及70b的多個訊號的時序圖，下面將結 合圖8A與圖9說明本發明實施例的重置電路7〇a及7〇b的工 作過程。具體地，當時脈訊號CK(n)為高準位時，其將被傳遞 至奇數級的移位暫存器SR(n)的輸出端作為閘極驅動脈衝G(n) 且=制訊號Q(n)進一步被上拉，此時由於閘極驅動脈衝〇(η) 為咼準位而使停止重置模組75中的電晶體T73導通，進而使 重置模組73中的電晶體Τ75截止而達成停止重置之目的；在 寺脈Α號CK(n)的下降緣之後，控制訊號Q(n)的準位(參見圖9 =Q(n)的t時段)也會相應的被下拉，由於致能訊號〇(n)為高 位，重置電路驅動模組71中的電晶體T71及T72皆導通， 致能訊號0(n)的高準位被傳輸至重置模組73中的電晶體T75 極以使電晶體Τ75導通，奇數級的移位暫存器SR(n)的輸 出端的電位被快速下拉至閘極關閉信號準位Vss，而此時停止 17 201243801 t I 重置模組75中的電晶體T73截止；因此即使奇數級的移位暫 存器SR(n)>由於製程變異造成控制訊號Q⑻的準位冑早漏電至 閘極Μ錢準位Vss，問極驅動脈衝G⑻由於重置電路7⑽ 的重置作用仍可正常釋放至閘極關閉信號準位Vss，不會出現 拖良現象。對於偶數級的移位暫存器SR(n+l)的重置電路爲 與重置電路70a的工作過程相類似，故不再贅述。 另外，於本發明第四實施例中，當移位暫存器SR(n)及 SR(n+l)應用於顯示㈣情形下，致能訊號〇⑻及E(n)的時序 可由顯*器的時序控制器控制，在各自的移位暫存器sr⑻及 巧n+1)所接收的_訊號CK⑻或師+1)的下降緣輸出為 尚準位，並且，致能訊號〇⑻及E⑻的高準位的時間可程式 化調整，不限定在相對應的CK⑻或CK(n+1)的下降緣之後才 可以輸出。 請參閱圖10A，其綠示出本發明第五實施例提出的重置電 路，結構示意圖。如圖1GA所示，重置電路9()電性耗接至移 位暫存II SR_輸出端，胁輕移讀抑SR(n)的輸出 端的電位out⑻；圖中的移位暫存器SR⑻可以與圖i 中的移位暫存II SR⑻具有相_電路結構，但本發明並不以 此為限；此外需要說明的是，K 1GA中將重置電路％繪製於 移位暫存H SR⑻之外僅為便於區财發明與先前技術之差 異’並非用來限定移位暫存器SR⑻是否包含 。 承上述，本實施例係採用相互串接的多個移位暫柄中任 二=移位暫存請⑻作為舉例進行制，移位暫存器 接收時脈訊號CK㈣及CK⑻與控制訊號Q(n_l)(亦即上一^ ，移位暫存器的Q節點處的訊號)並根據控制訊號而決 疋疋否將時脈錢ck⑻導通至讀㈣以料qut⑻，而 201243801 重翼電路9〇係電性輕接至移位暫存器SR⑻的輸出端。本實施 例中，重置電路90包括重置電路驅動模組91及重置模組93。 重置電路㈣模組91接收致能訊號〇E⑻以藉此在其輸出端 輸出控制電位至重置模組93。 具體地，重置電路驅動模組91電性耦接至電源電壓VGg 與預設電位例如閘極關閉信號準位Vss(第二預設電位），並接 收致能訊號OE(n)與移位暫存器SR⑻的輸出電位〇υτ⑷。在 此，重置電路驅動模組91包括電晶體丁9卜Τ92及Τ93 ;電晶 體Τ91的閘極(控制端)與汲/源極(第一通路端)相電性麵接並接 收電源電壓VGG，且電晶體T91的源/汲極(第二通路端）電性 耦接至重置電路驅動模組91的輸出端；電晶體T92射 制化)電’眺接至移位暫存g SR⑻的㈣端以接收⑽τ⑻， 且電曰曰體T92的沒/源極（第一通路端）電性轉接至電晶體顶 及極，電晶體T93的問極(控制端)接收致能訊號〇E(n)， 日日體T93的沒/源極（第一通路端）電性麵接至電晶體丁％的 第二通路端），且電晶體T93的源/沒極(第二通路端） 電I*生輕接至閘極關閉信號準位vss。 =餘93電_接至移㈣存^ SR⑻的輸出端以及 的於出姓2模組91的輸出端，以藉由重置電路鶴模組91 輸出的控制電位控制重置模組93是否導通位於移位 存⑻的輸出端至間極關閉信號準位Μ之間的電性通 極(控制電晶體T94的間 動握&雛電曰曰體的源/沒極(亦即重置電路驅 藉=二的輸出端)，使電晶體T91的源/汲極上的控制電位 T:4 66、ΒΘ/ T94的間極而控制是否導通電晶體Τ94 ;電晶體 、及源極(帛-if路端;)電性输轉位暫存队⑻的輸 201243801 出端，電晶體T94的源Λ及極（第二通路端）電性搞接:至閘極關閉 信號準位Vss(第一預設電位）。 從圖10A可知，於重置電路90的工作過程中，當〇UT(n) 與ΟΕ⑻同為高準位時，重置電路驅動模組91中的電晶體Τ92, Τ93導通，使得重置模組93中的電晶體Τ94因其閘極上的控 制電位為低準位而截止，閘極驅動脈衝G(n).與〇UT(n)相同， 亦即為高準位；反之，當〇UT(n)與〇E(n)任一者或者兩者皆 為低準位時’重置電路驅動模組91中的電晶體T92, T93申至 少一者處於戴止狀態，使得重置模組93中的電晶體T94因其 閘極上的控制電位為高準位而導通’ 〇υτ(η)被拉至閘極關閉 信號準位Vss而使得調整後的閘極驅動脈衝G(n)呈現為低準 位，如此閘極驅動脈衝G(n)由於重置電路9〇的重置作用仍可 正常釋放關極關信鮮位V s s，不會出現拖4現象。在此， 於移位暫存器SR⑻應顯示n的情形下，致能訊號〇E(n) 的時序可由顯示器的時序控廳(Timing CGn福的控制。 由上述重置電路90的工作過程可知，重置電路90扮演及 之功用’例如圖_所示的功能模塊圖。換而言之本 施例係利用及閘電路作為重置電路來解決先前技 90中的具二象然需要說明的是，圖1〇A所示的重置電路 來it定及㈣電路結構僅為及閘電路之—種實施型態，並非用 來限二及閘電路的具體電路結構。 移位&本發明實施㈣由增設和的重置電路來調整 輸出），出端的電位(例如特定時段關閉移位暫存器的 在製程變9異時其的功能，使得移位暫存器即使存 曳現象產生。、出的閘極驅動脈衝能夠正常關閉，不會有拖 201243801 雖然本發明已以較佳實施例揭露如上，麸苴 本發明，任何熟習此技藝者，在不脫離^明2用•以·限定 附之申請專職_界定者鱗。料之保_圍當視後 【圖式簡單說明】 存器的電路結構示意^串接的夕個移位暫存器中的單級移位暫 圖。圖場示出相關於圖！所示移位暫存器的多個訊號的時序 意圖圖3A繪示出本發明第-實施例提出的重置電路的結構示 構示繪示出本發明第—實施例提出的重置電路的另一結 電路:;===所示奇數級的移位暫存器_ 意圖 圖5A繪示出本發明第二實施例提出的重置電路的結構 圖5B繪示出本發明第二實施例提出的重置電路 構示意圖。 习、、’° 圖6繪示出相關於圖5A所示偶數級的移位暫存 電路的多個訊號的時相。 n 圖7緣示出本發明第三實施例提出的相鄰㈣ 器的重置電路之結構示意圖。 圖8A繪示出本發明第四實施例提出的相鄰兩個移位 器的重置電路之結構示意圖。 21 201243801 圖8B繪示出本發明第四實施例提出的相鄰兩個移位暫存 器的重置電路之另一結構示意圖。 圖9繪示出相關於圖8A所示相，鄰兩個移位暫存器與各自 的重置電路的多個訊號的時序圖。 圖10A繪示出本發明第五實施例提出的重置電路的結構 示意圖。 .’ 圖10B繪示出圖10A所示重置電路的功能模塊圖。 【主要元件符號說明】 SR(n)、SR(n+l):移位暫存器 Q(n-l)、Q(n)、Q(n+1):控制訊號 CK(n-l)、CK(n)、CK(n+l):時脈訊號 G(n):閘極驅動脈衝 Q(n+2) ' G(n+1) ' G(n+2):重置控制訊號 VGG :電源電壓
Vss :閘極關閉信號準位 Q :節點 t :時段
Til、T12、T2卜 T31、T32、T41、T42、T6卜 T62、T71、 T72、T73、T75、T9卜 T92、T93、T94 :電晶體 100 :下拉電路 10、 30、50a、50b、70a、70b、90 :重置電路 11、 31、71、91 :重置電路驅動模組 13、33、73、93 :重置模組 75 :停止重置模組 0(n)、E(n)、〇E(n):致能訊號 OUT(n):移位暫存器的輸出電位 22