CN105206235B - 复位装置 - Google Patents

Abstract

本发明的实施例提供了一种复位装置、阵列基板栅极驱动器以及液晶装置。该复位装置包括：第一薄膜晶体管，用于从漏极输出复位信号；第二薄膜晶体管，其栅极接收来自栅极驱动电路的输出信号，漏极与所述第一薄膜晶体管的漏极连接，源极接地；以及补偿模块，用于补偿所述第一薄膜晶体管的阈值电压，其具有第一输入端、第二输入端、第一输出端和第二输出端；其中，所述第一输入端接收第一时钟信号，所述第二输入端接收第二时钟信号，所述第一输出端与所述第一薄膜晶体管的栅极连接，所述第二输出端与所述第一薄膜晶体管的源极连接；其中，所述第一时钟信号和所述第二时钟信号相差1/2周期，并且高电平的持续时间小于低电平的持续时间。

Description

复位装置

技术领域

本发明涉及阵列基板栅极驱动(Gate On Array，简称GOA)技术，具体地，涉及在GOA电路中使用的复位装置。

背景技术

在当前的液晶装置中，使用GOA电路作为栅极驱动电路变得越来越普遍。通常，GOA电路可包括用于提供栅极信号的一个或多个驱动电路单元以及复位电路。复位电路向驱动电路单元提供复位信号，以使得驱动电路单元响应于复位信号而进行复位，从而实现对不同行的驱动和刷新。另外，由于对驱动电路单元进行复位，导致驱动电路单元放电，因此能够实时地消除GOA电路中的噪音信号。

目前，复位电路可基于帧开始信号(即，由外部驱动电路单元提供的初始扫描信号)来提供复位信号，也可基于GOA电路的时钟信号来提供复位信号。通常，GOA电路至少使用两个时钟信号来进行驱动。这两个时钟信号的幅度和周期相同，但相差半个周期。也就是说，在一个周期内，当第一时钟信号是高电平时，第二时钟信号是低电平。

图1示出了基于时钟信号的复位电路的一个例子的示意性电路图，图2是该复位电路的信号时序图。如图1所示，复位电路包括两个薄膜晶体管M1、M2。薄膜晶体管M1的栅极和源极相连，并连接到时钟信号线CLKB。这样，薄膜晶体管M1在时钟信号CLKB的控制下导通或截止。在这种情况下，薄膜晶体管M1可相当于二极管。薄膜晶体管M1的漏极输出复位信号Reset。薄膜晶体管M2的栅极接收来自驱动电路单元的输出信号，漏极与薄膜晶体管M1的漏极连接，源极接地(Vss)。这样，当驱动电路单元所提供的驱动信号Dummy是高电平时，薄膜晶体管M2导通，薄膜晶体管M2的漏极输出低电平，此时，复位信号Reset是低电平。

在来自驱动电路单元的驱动信号Dummy是低电平时，薄膜晶体管M2处于截止状态。在这种情况下，复位电路将基于时钟信号CLKB来提供复位信号。当时钟信号CLKB是高电平时，例如图2中的T1时段、T3时段、T5时段，薄膜晶体管M1导通，薄膜晶体管M1的漏极输出高电平，即，复位信号Reset是高电平信号。当时钟信号是低电平时，例如图2中的T2时段和T4时段，薄膜晶体管M1处于截止状态，此时在漏极不能正常输出信号。由于在复位端的保持电容较小，因此，复位信号Reset很快从高电平下降到低电平。

在图1所示的复位电路中，对于薄膜晶体管M1来说，由于时钟信号CLKB向薄膜晶体管M1的栅极持续提供较高的电压，因此，薄膜晶体管M1的阈值电压将发生较大的漂移，而薄膜晶体管的阈值电压的漂移会影响薄膜晶体管的输出特性。这样的话，复位电路在长时间工作后，所提供的复位信号Reset可能出现失真，从而影响驱动电路单元的放电，并导致液晶装置的显示异常等。

发明内容

为此，本发明的实施例提供了一种复位装置、阵列基板栅极驱动电路以及液晶装置，其能够消除阈值电压的漂移对复位信号的影响。

根据本发明的第一个方面，提供了一种复位装置，其包括：第一薄膜晶体管，用于从漏极输出复位信号；第二薄膜晶体管，其栅极接收来自栅极驱动电路的输出信号，漏极与所述第一薄膜晶体管的漏极连接，源极接地；以及补偿模块，用于补偿所述第一薄膜晶体管的阈值电压，其具有第一输入端、第二输入端、第一输出端和第二输出端；其中，所述第一输入端接收第一时钟信号，所述第二输入端接收第二时钟信号，所述第一输出端与所述第一薄膜晶体管的栅极连接，所述第二输出端与所述第一薄膜晶体管的源极连接；其中，所述第一时钟信号和所述第二时钟信号相差1/2周期，并且高电平的持续时间小于低电平的持续时间。

在一个实施例中，所述补偿模块包括：开关单元，其具有第一端和第二端，其中，所述第一端接收所述第一时钟信号，所述第二端与所述第一薄膜晶体管的栅极连接；镜像单元，其连接在所述第一薄膜晶体管的栅极与源极之间，用于建立所述第一薄膜晶体管的镜像，以跟踪所述第一薄膜晶体管的阈值电压；以及补偿单元，其与所述镜像单元并行连接在所述第一薄膜晶体管的栅极与源极之间，用于补偿所述第一薄膜晶体管的阈值电压。

在一个实施例中，所述开关单元包括：第三薄膜晶体管，其栅极和漏极相连以接收所述第一时钟信号；所述镜像单元包括：第四薄膜晶体管，其源极接收所述第二时钟信号，栅极和漏极相连，并与所述第三薄膜晶体管的源极连接；所述补偿单元包括：电容器，其连接在所述第四薄膜晶体管的漏极和源极之间；其中，所述第四薄膜晶体管的漏极用作所述第一输出端，所述第四薄膜晶体管的源极用作所述第二输出端；所述第三薄膜晶体管和所述第四薄膜晶体管具有与所述第一薄膜晶体管相同的阈值电压。

在一个实施例中，所述补偿模块还包括：缓冲单元，其具有第一端和第二端，其中，所述第一端接收所述第二时钟信号，所述第二端与所述第一薄膜晶体管的源极连接；所述缓冲单元用于缓冲所述第二时钟信号。

在一个实施例中，所述缓冲单元包括：第五薄膜晶体管，其栅极与所述第四薄膜晶体管的栅极连接，漏极与所述第四薄膜晶体管的源极连接，源极接收所述第二时钟信号；以及第六薄膜晶体管，其栅极与源极相连以接收所述第二时钟信号，漏极与所述第四薄膜晶体管的源极连接；其中，所述第五薄膜晶体管和所述第六薄膜晶体管具有与所述第一薄膜晶体管相同的阈值电压。

在一个实施例中，所述第四薄膜晶体管的沟道长宽比小于或等于所述第三薄膜晶体管的沟道长宽比的1/N，其中N是整数，并且N≥10。

在一个实施例中，所述第四薄膜晶体管的沟道长宽比小于或等于所述第五薄膜晶体管的沟道长宽比的1/N，其中N是整数，并且N≥10。

在一个实施例中，所述第六薄膜晶体管的沟道长宽比是所述第五薄膜晶体管的沟道长宽比的1/M，其中M是整数，并且M≥2。

根据本发明的第二个方面，提供了一种阵列基板栅极驱动(GOA)电路，其包括：至少一个栅极驱动电路单元，用于提供栅极驱动信号；以及如前所述的复位装置。

根据本发明的第三个方面，提供了一种液晶装置，包括如前所述的GOA电路。

根据本发明的实施例的复位装置能够跟踪用于输出复位信号的薄膜晶体管的阈值电压及其漂移，并对阈值电压的漂移进行补偿，以消除阈值电压的漂移对复位信号的影响，从而提供标准、稳定的复位信号，确保液晶装置的显示正常。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1是现有技术中的用于GOA电路的复位电路的一个例子的示意性电路图；

图2是图1所示的复位电路的信号时序图；

图3是根据本发明的实施例的复位装置的示意图；

图4是根据本发明的一个实施例的补偿模块的示意性框图；

图5是实现图4所示的补偿模块的一个具体实例的示意性电路图；

图6是根据本发明的另一个实施例的补偿模块的示意性框图；

图7是实现图6所示的补偿模块的一个具体实例的示意性电路图；

图8是图5、图7所示的电路的信号时序图。

具体实施方式

为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本发明保护的范围。

图3示出了根据本发明的实施例的复位装置30的示意图。本实施例的复位装置30可应用于GOA电路，以对驱动电路单元提供复位信号。如图3所示，复位装置30可包括第一薄膜晶体管M1、第二薄膜晶体管M2和补偿模块301。

在本实施例中，复位装置30利用两个时钟信号，即第一时钟信号CLK1和第二时钟信号CLK2，以提供复位信号Reset。第一时钟信号CLK1和第二时钟信号CLK2是相同的时钟信号，即波形的幅度和周期相同，但第一时钟信号CLK1和第二时钟信号CLK2相差1/2周期，并且高电平的持续时间小于低电平的持续时间。在一个实施例中，高电平的持续时间小于一个周期的48％，低电平的持续时间大于一个周期的52％。

第一薄膜晶体管M1是用于输出复位信号Reset的元件。在本实施例中，第一薄膜晶体管M1的漏极输出复位信号Reset。第一薄膜晶体管M1可以是N型薄膜晶体管，也可以是P型薄膜晶体管。在本实施例中，假定第一薄膜晶体管M1是N型薄膜晶体管。

第二薄膜晶体管M2是用于保证GOA电路的驱动电路单元能够正常输出信号的元件。在本实施例中，第二薄膜晶体管M2的栅极接收来自驱动电路单元(对应于“栅极驱动电路”)的输出信号Dummy，漏极与第一薄膜晶体管M1的漏极连接，源极接地(Vss)。进一步地，第二薄膜晶体管M2可以是N型薄膜晶体管，也可以是P型薄膜晶体管。在本实施例中，假定第二薄膜晶体管M2是N型薄膜晶体管。

当信号Dummy是高电平时，第二薄膜晶体管M2的栅源电压大于其阈值电压Vth，第二薄膜晶体管M2导通，第二薄膜晶体管M2的漏极输出低电平，这样，第一薄膜晶体管M1的漏极也是低电平，因此，复位信号Reset是低电平。当信号Dummy是低电平时，第二薄膜晶体管M2的栅源电压小于其阈值电压Vth，第二薄膜晶体管M2截止。此时，第一薄膜晶体管M1的漏极输出复位信号Reset。

补偿模块301是用于跟踪第一薄膜晶体管M1的阈值电压及其漂移，并对第一薄膜晶体管M1的阈值电压进行补偿的模块。补偿模块301具有第一输入端301a、第二输入端301b、第一输出端301c和第二输出端301d。

第一输入端301a连接到第一时钟信号线CLK1以接收第一时钟信号CLK1。第二输入端301b连接到第二时钟信号线CLK2以接收第二时钟信号CLK2。第一输出端301c连接到第一薄膜晶体管M1的栅极，以提供栅极电压。第二输出端301d连接到第一薄膜晶体管M1的源极，以提供源极电压。当第一薄膜晶体管M1的栅源电压大于其阈值电压Vth时，第一薄膜晶体管M1导通。

图4示出了根据本发明的一个实施例的补偿模块301的示意性方框图。如图4所示，补偿模块301包括开关单元3011、镜像单元3012和补偿单元3013。

开关单元3011具有第一端3011a和第二端3011b。第一端3011a连接到第一时钟信号线CLK1。在这种情况下，第一端3011a对应于补偿模块301的第一输入端301a。第二端3011b与第一薄膜晶体管M1的栅极连接，并且连接到镜像单元3012。开关单元3011在第一时钟信号CLK1的控制下导通或截止。在一个实施例中，开关单元3011可使用薄膜晶体管。在另一个实施例中，开关单元3011可使用二极管。

镜像单元3012是用于建立第一薄膜晶体管M1的镜像，以跟踪第一薄膜晶体管M1的阈值电压及其漂移的单元。在本实施例中，镜像是指具有与第一薄膜晶体管M1完全相同的特性的形式。这样，镜像单元3012可具有与第一薄膜晶体管M1的阈值电压相同的电压。在一个实施例中，镜像单元3012可使用薄膜晶体管。参见图4，镜像单元3012连接在第一薄膜晶体管M1的栅极与源极之间。

补偿单元3013连接在第一薄膜晶体管M1的栅极与源极之间，从而与镜像单元3012形成并行连接。补偿单元3013可存储镜像单元3012的电压，以对第一薄膜晶体管M1的阈值电压进行补偿。

在图4中，第一薄膜晶体管M1的源极连接到第二时钟信号线CLK2以接收第二时钟信号CLK2。在这种情况下，补偿模块301的第二输入端301b与第二输出端301d连接在一起。

图5示出了实现图4所示的补偿模块301的一个具体实例的示意性电路图。在图5所示的实例中，开关单元3011包括第三薄膜晶体管M3，镜像单元3012包括第四薄膜晶体管M4，补偿单元3013包括电容器C1。第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3和第四薄膜晶体管M4是N型薄膜晶体管，并且第一薄膜晶体管M1、第三薄膜晶体管M3和第四薄膜晶体管M4具有相同的阈值电压。在该实例中，第四薄膜晶体管M4构成第一薄膜晶体管M1的镜像。

如图5所示，第三薄膜晶体管M3的栅极和漏极相连接，以接收第一时钟信号CLK1，源极与第四薄膜晶体管M4的漏极连接。此时，第三薄膜晶体管M3的栅、漏极对应于补偿模块301的第一输入端301a。第四薄膜晶体管M4的栅极与漏极相连接，源极接收第二时钟信号CLK2。另外，第四薄膜晶体管M4的漏极还与第一薄膜晶体管M1的栅极连接，源极与第一薄膜晶体管M1的源极连接。电容器C1连接在第四薄膜晶体管M4的漏极与源极之间。另外，电容器C1也连接在第一薄膜晶体管M1的栅极与源极之间。在该实例中，第四薄膜晶体管M4的漏极对应于补偿模块301的第一输出端301c，第四薄膜晶体管M4的源极对应于补偿模块301的第二输入端301b和第二输出端301d。

下面以第一时钟信号CLK1的一个周期为例，结合图8对图5所示的复位装置30的工作过程进行描述。在该周期中，栅极驱动电路的输出信号Dummy是低电平信号，第二薄膜晶体管M2处于截止状态。应当注意，图8仅仅是示意性的，其比例尺度不应当被认为是对本发明的实施例的限制。

当第一时钟信号CLK1是高电平，第二时钟信号CLK2是低电平时，即在图8中的T1时段，第三薄膜晶体管M3首先导通，其源极输出高电平。此时，在点D1处的电压V1是高电平。然后，第四薄膜晶体管M4导通。由于第四薄膜晶体管M4的源极接收第二时钟信号CLK2，因此，在点D2处的电压V2是低电平。这样，第四薄膜晶体管M4的电阻需要足够大。在本领域中已知，薄膜晶体管的电阻与沟道的宽度与长度的比值(以下称为“沟道宽长比”)成反比关系。可通过设计第三薄膜晶体管M3和第四薄膜晶体管M4的沟道宽长比来确保在点D2处的电压V2是低电平。在一个实施例中，第四薄膜晶体管M4的沟道宽长比可小于或等于第三薄膜晶体管M3的沟道长宽比的1/N，其中N是整数，并且N≥10。

由于在点D1处是高电平，而在点D2处是低电平，因此，第一薄膜晶体管M1导通。由于第一薄膜晶体管M1的源极处于低电平，因此，漏极也处于低电平。此时，复位信号Reset是低电平。

此外，由于在点D1、D2之间存在电压差，因此，对电容器C1进行充电，直到电容器C1上的电压Vc等于点D1、D2之间的电压差为止。

当第一时钟信号CLK1变为低电平时，由于在一个周期中，低电平的持续时间大于高电平的持续时间，并且第一时钟信号CLK1与第二时钟信号CLK2相差1/2周期，因此，第二时钟信号CLK2可能仍处于低电平。在第一时钟信号CLK1和第二时钟信号CLK2都是低电平时，即在图8中的T2时段，首先，第三薄膜晶体管M3截止。由于此时在点D1、D2之间仍然存在电压差，因此，第一薄膜晶体管M1和第四薄膜晶体管M4仍然导通。相应地，第一薄膜晶体管M1的漏极仍然处于低电平，复位信号Reset也是低电平。在这种情况下，电容器C1开始放电，在点D1处的电压V1开始下降，直到电容器C1上的电压Vc(即，点D1、D2之间的电压差(V1-V2))等于第四薄膜晶体管M4(或第一薄膜晶体管M1)的阈值电压Vth为止。此时，在点D1处的电压V1可表示为V1＝V2+Vc＝V2+Vth。由于第一薄膜晶体管M1和第四薄膜晶体管M4的栅源电压等于阈值电压Vth，因此，第一薄膜晶体管M1和第四薄膜晶体管M4都截止。

当第二时钟信号CLK2变为高电平，而第一时钟信号CLK1仍然是低电平时，即在图8中的T3时段，首先，第三薄膜晶体管M3仍然处于截止状态。在点D2处的电压V2变为高电平，其值等于第二时钟信号CLK2的电压。由于电容器C1的存在，因此，在点D1处的电压V1(＝V2+Vth)也变为高电平。对于第四薄膜晶体管M4来说，由于其栅源电压等于(V1-V2)＝Vth，因此，第四薄膜晶体管M4仍然处于截止状态。对于第一薄膜晶体管M1来说，由于其漏极处于低电平，而在点D1处的电压V1(即栅极电压)是高电平，因此，第一薄膜晶体管M1可导通。然后，第一薄膜晶体管M1的漏极变为高电平，相应地，复位信号Reset也处于高电平。

众所周知，薄膜晶体管在漏极上的饱和输出电流I_DS与栅极电压V_G满足以下关系式：

I_DS＝K×(V_G-Vth)² (1)

其中，K是常量，Vth表示阈值电压。

在本实例中，对于第一薄膜晶体管M1来说，栅极电压V_G等于在点D1处的电压V1，因此，第一薄膜晶体管M1的饱和输出电流I_DS可被计算为：

I_DS＝K×(V_G-Vth)²＝K×(V1-Vth)²

＝K×V2²＝K×V_CLK2 ² (2)

根据式(2)可以看出，第一薄膜晶体管M1的饱和输出电流I_DS取决于第二时钟信号CLK2的电压，而与阈值电压无关。因此，薄膜晶体管的阈值电压的漂移不会对复位信号Reset造成影响。

另一方面，在第一时钟信号CLK1和第二时钟信号CLK2的长期作用下，第一薄膜晶体管M1、第三薄膜晶体管M3和第四薄膜晶体管M4的阈值电压将产生漂移。由于作用的时间相同，因此，这些薄膜晶体管的阈值电压的漂移值也相同。当第一薄膜晶体管M1、第三薄膜晶体管M3和第四薄膜晶体管M4的阈值电压从Vth变为Vth’时，在点D1处的电压V1也从(V2+Vth)变为(V2+Vth’)。这样，第一薄膜晶体管M1和第四薄膜晶体管M4的饱和输出电流I_DS可被计算为：

I_DS＝K×(V1-Vth’)²＝K×(V2+Vth’-Vth’)²

＝K×V2²＝K×V_CLK2 ²

因此，即使薄膜晶体管的阈值电压发生漂移，也不会影响饱和输出电流，从而使得复位信号也不会出现失真。

图6是根据本发明的另一个实施例的补偿模块301的示意性框图。与图4相比，图6所示的补偿模块301除了包括如图4所示的开关单元3011、镜像单元3012和补偿单元3013以外，还包括缓冲单元3014，用于缓冲第二时钟信号CLK2。在本实施例的描述中，对于与前面实施例相同的部分，适当省略其说明。

如图6所示，缓冲单元3014具有第一端3014a和第二端3014b。第一端3014a连接到第二时钟信号线CLK2以接收第二时钟信号CLK2。此时，缓冲单元3014的第一端3014a对应于补偿模块301的第二输入端301b。第二端3014b与第一薄膜晶体管M1的源极连接，并且还与镜像单元3012和补偿单元3013连接。

缓冲单元3014通过对第二时钟信号CLK2进行缓冲，能够消除第二时钟信号CLK2中的噪声干扰，减轻所输出的信号的抖动。

图7示出了实现图6所示的补偿模块301的一个具体实例的示意性电路图。在该实例中，在图5所示的电路图上增加了第五薄膜晶体管M5和第六薄膜晶体管M6，作为缓冲单元3014的组成元件。

如图7所示，第五薄膜晶体管M5的栅极与第四薄膜晶体管M4的栅极连接，漏极与第四晶体管M4的源极连接，源极与第二时钟信号线CLK2连接以接收第二时钟信号CLK2。这样，第五薄膜晶体管M5的栅极电压与第一薄膜晶体管M1、第四薄膜晶体管M4的栅极电压相同。第五薄膜晶体管M5也可构成第一薄膜晶体管的镜像。

第六薄膜晶体管M6的栅极与源极连接，并进而连接到第二时钟信号线CLK2以接收第二时钟信号CLK2。第六薄膜晶体管M6的漏极与第一薄膜晶体管M1的源极、电容器C1和第四薄膜晶体管M4的源极连接。第六薄膜晶体管M6在第二时钟信号CLK2的控制下导通或截止，以向第一薄膜晶体管M1和第四薄膜晶体管M4的源极导入第二时钟信号CLK2的电压。

在本实施例中，第五薄膜晶体管和第六薄膜晶体管也具有与第一薄膜晶体管相同的阈值电压。

下面以第一时钟信号CLK1的一个周期为例，结合图8对图7所示的复位装置30的工作过程进行描述。在该周期中，栅极驱动电路的输出信号Dummy是低电平信号，第二薄膜晶体管M2处于截止状态。应当注意，图8仅仅是示意性的，其比例尺度不应当被认为是对本发明的实施例的限制。

当第一时钟信号CLK1是高电平，第二时钟信号CLK2是低电平时，即在图8中的T1时段，第三薄膜晶体管M3首先导通，其源极输出高电平。此时，在点D1处的电压V1是高电平。然后，第四薄膜晶体管M4和第五薄膜晶体管M5导通。为了使在点D2处的电压V2是低电平，第四薄膜晶体管M4的电阻需要比第三薄膜晶体管M3、第五薄膜晶体管M5的电阻大得多，以使得第四薄膜晶体管M4上的电压差很大。在一个实施例中，第四薄膜晶体管M4的沟道宽长比可小于或等于第三薄膜晶体管M3的沟道宽长比的1/N，并且第四薄膜晶体管M4的沟道宽长比也小于或等于第五薄膜晶体管M3的沟道宽长比的1/N，其中N是整数，并且N≥10。这样，在第三薄膜晶体管M3和第五薄膜晶体管M5上的电压很小，在点D1处的电压V1很高，而在点D2处的电压V2很低。

由于在点D1处是高电平，而在点D2处是低电平，因此，第一薄膜晶体管M1导通。由于第一薄膜晶体管M1的源极电压与点D2处的电压V2相同，都是低电平，因此，第一薄膜晶体管M1的漏极也处于低电平。此时，复位信号Reset是低电平。

此外，由于在点D1、D2之间存在电压差，因此，对电容器C1进行充电，直到电容器C1上的电压Vc等于点D1、D2之间的电压差为止。

当第一时钟信号CLK1变为低电平时，由于在一个周期中，低电平的持续时间大于高电平的持续时间，并且第一时钟信号CLK1与第二时钟信号CLK2相差1/2周期，因此，第二时钟信号CLK2可能仍处于低电平。在第一时钟信号CLK1和第二时钟信号CLK2都是低电平时，即在图8中的T2时段，首先，第三薄膜晶体管M3截止。由于此时在点D1、D2之间仍然存在电压差，因此，第一薄膜晶体管M1、第四薄膜晶体管M4和第五薄膜晶体管M5仍然导通。相应地，第一薄膜晶体管M1的漏极仍然处于低电平，复位信号Reset也是低电平。在这种情况下，电容器C1开始放电，在点D1处的电压V1开始下降，直到电容器C1上的电压Vc(即，点D1、D2之间的电压差(V1-V2))等于第四薄膜晶体管M4(或第一薄膜晶体管M1)的阈值电压Vth为止。此时，在点D1处的电压V1可表示为V1＝V2+Vc＝V2+Vth。由于第一薄膜晶体管M1、第四薄膜晶体管M4和第五薄膜晶体管M5的栅源电压都等于阈值电压Vth，因此，第一薄膜晶体管M1、第四薄膜晶体管M4和第五薄膜晶体管M5都截止。

当第二时钟信号CLK2变为高电平，而第一时钟信号CLK1仍然是低电平时，即在图8中的T3时段，首先，第三薄膜晶体管M3仍然处于截止状态，而第六薄膜晶体管M6导通，导致在点D2处的电压V2开始逐渐提高。由于电容器C1的存在，因此，在点D1处的电压V1(＝V2+Vth)也逐渐提高。在T3时段的一开始，由于在点D2处的电压V2是低电平，且在点D1处的电压V1是高电平，因此，第五薄膜晶体管M5也导通。另外，由于第五薄膜晶体管M5的电阻相对较小，因此，第五薄膜晶体管M5的漏电流较大，可促进在点D2处的电压V2尽快提高。进一步地，为了使电压V2尽可能接近第二时钟信号CLK2的电压V_CLK2，还可以通过设计第五薄膜晶体管M5与第六薄膜晶体管M6的沟道宽长比来减小第五薄膜晶体管M5和第六薄膜晶体管M6上的电压。在一个实施例中，第六薄膜晶体管M6的沟道宽长比可以是第五薄膜晶体管M5的沟道宽长比的1/M，其中M是整数，并且M≥2。

随着在点D2处的电压V2提高到第二时钟信号CLK2的电压，即，V2＝V_CLK2，在点D1处的电压V1也变为V1＝V_CLK2+Vth。对于第四薄膜晶体管M4来说，由于其栅源电压等于(V1-V2)＝Vth，因此，第四薄膜晶体管M4仍然处于截止状态。然而，对于第一薄膜晶体管M1来说，由于其漏极处于低电平，且在点D1和点D2处的电压V1、V2是高电平，因此，第一薄膜晶体管M1可导通。然后，第一薄膜晶体管M1的漏极变为高电平，相应地，复位信号Reset也处于高电平。

如在描述图5所示的复位装置的工作过程中所述的，由于第一薄膜晶体管M1的饱和输出电流I_DS可被计算为：

I_DS＝K×(V_G-Vth)²＝K×(V1-Vth)²

＝K×V2²＝K×V_CLK2 ²

因此，第一薄膜晶体管M1的阈值电压Vth的漂移不会对复位信号Reset造成影响。

另一方面，在第一时钟信号CLK1和第二时钟信号CLK2的长期作用下，第一薄膜晶体管M1、第三薄膜晶体管M3和第四薄膜晶体管M4的阈值电压将产生漂移。由于作用的时间相同，因此，这些薄膜晶体管的阈值电压的漂移值也相同。当第一薄膜晶体管M1、第三薄膜晶体管M3和第四薄膜晶体管M4的阈值电压从Vth变为Vth’时，在点D1处的电压V1也从(V2+Vth)变为(V2+Vth’)。这样，第一薄膜晶体管M1和第四薄膜晶体管M4的饱和输出电流I_DS可被计算为：

I_DS＝K×(V1-Vth’)²＝K×(V2+Vth’-Vth’)²

＝K×V2²＝K×V_CLK2 ²

因此，即使薄膜晶体管的阈值电压发生漂移，也不会影响饱和输出电流，从而使得复位信号也不会出现失真。

通过以上描述可以看出，采用根据本发明的实施例的复位装置30，第一薄膜晶体管M1的栅极电压能够随着薄膜晶体管的阈值电压的漂移而改变，从而对阈值电压的漂移进行补偿，使得第一薄膜晶体管M1的输出保持稳定，并进而使得复位信号Reset稳定。

虽然在以上的实施例中，第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5和第六薄膜晶体管M6都是N型晶体管，但是，本领域技术人员应当知道，这些薄膜晶体管也可以是P型晶体管。

以上对本发明的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本发明的精神和范围的情况下对本发明的实施例进行各种修改和变型。本发明的保护范围由所附的权利要求限定。

Claims (11)

1.一种复位装置，包括：

第一薄膜晶体管，用于从漏极输出复位信号；

第二薄膜晶体管，其栅极接收来自栅极驱动电路的输出信号，漏极与所述第一薄膜晶体管的漏极连接，源极接地；以及

补偿模块，用于补偿所述第一薄膜晶体管的阈值电压，其具有第一输入端、第二输入端、第一输出端和第二输出端；

其中，所述第一输入端接收第一时钟信号，所述第二输入端接收第二时钟信号，所述第一输出端与所述第一薄膜晶体管的栅极连接，所述第二输出端与所述第一薄膜晶体管的源极连接；

其中，所述第一时钟信号和所述第二时钟信号相差1/2周期，并且高电平的持续时间小于低电平的持续时间。

2.根据权利要求1所述的复位装置，其中，所述补偿模块包括：

开关单元，其具有第一端和第二端，其中，所述第一端接收所述第一时钟信号，所述第二端与所述第一薄膜晶体管的栅极连接；

镜像单元，其连接在所述第一薄膜晶体管的栅极与源极之间，用于建立所述第一薄膜晶体管的镜像，以跟踪所述第一薄膜晶体管的阈值电压；以及

补偿单元，其与所述镜像单元并行连接在所述第一薄膜晶体管的栅极与源极之间，用于补偿所述第一薄膜晶体管的阈值电压；

其中，所述第一薄膜晶体管的源极接收所述第二时钟信号。

3.根据权利要求2所述的复位装置，其中，

所述开关单元包括：第三薄膜晶体管，其栅极和漏极相连以接收所述第一时钟信号；

所述镜像单元包括：第四薄膜晶体管，其源极接收所述第二时钟信号，栅极和漏极相连，并与所述第三薄膜晶体管的源极连接；

所述补偿单元包括：电容器，其连接在所述第四薄膜晶体管的漏极和源极之间；

所述第三薄膜晶体管和所述第四薄膜晶体管具有与所述第一薄膜晶体管相同的阈值电压。

4.根据权利要求2所述的复位装置，其中，所述补偿模块还包括：

缓冲单元，其具有第一端和第二端，其中，所述第一端接收所述第二时钟信号，所述第二端与所述第一薄膜晶体管的源极连接；

所述缓冲单元用于缓冲所述第二时钟信号。

5.根据权利要求3所述的复位装置，其中，所述补偿模块还包括：

缓冲单元，其具有第一端和第二端，其中，所述第一端接收所述第二时钟信号，所述第二端与所述第一薄膜晶体管的源极连接；

所述缓冲单元用于缓冲所述第二时钟信号。

6.根据权利要求5所述的复位装置，其中，所述缓冲单元包括：

第五薄膜晶体管，其栅极与所述第四薄膜晶体管的栅极连接，漏极与所述第四薄膜晶体管的源极连接，源极接收所述第二时钟信号；以及

第六薄膜晶体管，其栅极与源极相连以接收所述第二时钟信号，漏极与所述第一薄膜晶体管的源极连接；

其中，所述第五薄膜晶体管和所述第六薄膜晶体管具有与所述第一薄膜晶体管相同的阈值电压。

7.根据权利要求3所述的复位装置，其中，所述第四薄膜晶体管的沟道的宽度与长度的比值小于或等于所述第三薄膜晶体管的沟道的宽度与长度的比值的1/N，其中N是整数，并且N≥10。

8.根据权利要求6所述的复位装置，其中，所述第四薄膜晶体管的沟道的宽度与长度的比值小于或等于所述第五薄膜晶体管的沟道的宽度与长度的比值的1/N，其中N是整数，并且N≥10。

9.根据权利要求6或8所述的复位装置，其中，所述第六薄膜晶体管的沟道的宽度与长度的比值是所述第五薄膜晶体管的沟道的宽度与长度的比值的1/M，其中M是整数，并且M≥2。

10.一种阵列基板栅极驱动电路，包括：

至少一个栅极驱动电路单元，用于提供栅极驱动信号；以及

如权利要求1至9任意一项所述的复位装置。

11.一种液晶装置，包括：至少一个如权利要求10所述的阵列基板栅极驱动电路。