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1 W/3V1KA 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶體架構及其控制方法，且特 別是有關於一種顯示裝置之記憶體架構及其控制方法。 【先前技術】 隨著顯示技術的快速發展，顯示資料記憶體（Display Data RAM, DDRAM)的設計愈顯重要。DDRAM是—種顯 示裝置内建的記憶體架構。此種記憶體的存取速 顯示裝置的效能。 β 7 為了提高存取速度，DDRAM通常會配合仲裁器 ⑽㈣來分配各義作的進行順序。換言之，當有多個 寫入操作及/或讀取操作同時進行時，㈣謂的碰撞發生 時’仲裁器會適當地分配各個操作的處理順序… 部分的操作延遲。 举例來說，請參照第 ^ /、、·日小呀现覜不哀罝之- 號之時序圖。仲裁H依據H錢觀Q、WADR DREQ、DADR產生—組輸出訊號概叫a、d a :作A.顯以T WREQ及位址訊號編R用來進行: :1 Q及位址訊號〇龜用來進行顯; :寫入\ Γ如仲。裁器所產生的位址訊號 ADR^A ； :摔作則：了# 了仲裁器的二個寫讀週期如時段p卜而1 :器的三個寫讀週期如時段❿於時間^ WADR所#^的卿出現脈衝，配合其寫入位址訊羞 料疋的位址⑼，仲裁器會進行位址晴寫心 201239871 作。於時間t2時，顯示訊號DREQ出現脈衝，配合其顯 示位址訊號DADR所指定的位址[a]，仲裁器會進行位址[a] 的顯示操作。然而，由於前一個位址[〇]的寫入操作尚未完 成，即碰撞發生，故仲裁器會將時間t2時位址[a]的顯示 操作延遲至時間t3時進行。相仿地，位址[1]的寫入操作 會延遲至時間t4時執行，而位址P]的寫入操作會延遲至 時間t5時執行。然而，於時間t5至t6之間，仲裁器的處 理速度無法負荷，而遺失部分的操作，如遺失位址[b]的顯 示操作。 由上述說明可知，當DDRAM以單筆晝素(pixel)為單 位來進行資料的存取時，DDRAM的速度取決仲裁器的寫 讀週期。於此種情況下，若仲裁器在高速寫入狀態下讀取 或顯示資料，將會因遇到碰撞導致讀取或寫入操作不斷地 向後延遲，而造成讀取或寫入操作的遺失。再者，對大容 量的DDRAM而言，會有因訊號走線增長的關係而使負載 增加的問題。此問題造成時間邊際變小，且在高速寫入下 會有存取失敗的問題。 【發明内容】 本發明係有關於一種顯示裝置之記憶體架構及其控 制方法，利用多個仲裁器的架構而使得記憶體的資料可以 高速存取。
根據本發明之一方面，提出一顯示裝置之記憶體架構 及其控制方法。記憶體架構包括一顯示資料記憶體及一記 憶體控制器。顯示資料記憶體包括N個子記憶體及NxM 201239871
1 w /jyirA 個仲裁器。N為正整數，M為大於等於2的正整數。每一 個子記憶體包含依位址所劃分的Μ個記憶體區塊。每Μ 個仲裁器分別耦接至每一個子記憶體中的Μ個記憶體區 塊。記憶體控制器耦接至ΝχΜ個仲裁器。記憶體控制器 依據一組輸入請求訊號及輸入位址訊號產生ΝχΜ組輸出 請求訊號及輸出位址訊號並分別傳送至ΝχΜ個仲裁器， 以依序控制ΝχΜ個仲裁器的操作。 根據本發明之另一方面，提出一種控制方法，適用於 一顯示裝置之一記憶體架構。記憶體架構包括一顯示資料 記憶體。顯示資料記憶體包括Ν個子記憶體及ΝχΜ個仲 裁器，其中Ν為正整數，Μ為大於等於2的正整數。此方 法包括多個步驟。接收一組輸入請求訊號及輸入位址訊 號。依據此組輸入請求訊號及輸入位址訊號產生ΝχΜ組 輸出請求訊號及輸出位址訊號。分別傳送ΝχΜ組輸出請 求訊號及輸出位址訊號至該ΝχΜ個仲裁器，以依序控制Ν xM個仲裁器的操作，每Μ個仲裁器分別耦接至每一個子 記憶體中依位址所劃分的Μ個記憶體區塊。 為了對本發明之上述及其他方面有更佳的暸解，下文 特舉較佳實施例，並配合所附圖式，作詳細說明如下。 【實施方式】 本發明係有關於一種顯示裝置之記憶體架構及其控 制方法，利用多個仲裁器的架構而使得記憶體的資料可以 高速存取。 請參照第2圖，其繪示依照本發明一實施例之控制方 201239871 法之流程圖。此控制方法適用於一顯示裝置之一記憶體架 構。記憶體架構包括一顯示資料記憶體。顯示資料記憶體 包括N個子記憶體及NxM個仲裁器，其中n為正整數， Μ為大於等於2的正整數。每Μ個仲裁器分別耦接至每 一個子記憶體中依位址所劃分的Μ個記憶體區塊。此方法 包括多個步驟。於步驟S210所示，接收一組輸入請求訊 號及輸入位址訊號。如S220所示，依據此組輸入請求訊 號及輸入位址訊號產生ΝχΜ組輸出請求訊號及輸出位址 訊號。如S230所示，分別傳送ΝχΜ組輸出請求訊號及輸 出位址訊號至ΝχΜ個仲裁器，以依序控制ΝχΜ個仲裁器 的操作。於此仲裁器的架構下，將能提高記憶體的資料存 取速度。茲以應用此控制方法之一顯示裝置為例詳細說明 如下。 請參照第3圖，其繪示依照本發明一實施例之顯示裝 置之一例之方塊圖。於此例中，顯示裝置300包括一主機 31〇、一記憶體控制器320、及一顯示資料記憶體33〇。主 機31 〇例如是一中央處理器（centrai process〇r unit)、或其 他具運算能力的處理單元。記憶體控制器320耦接於主機 310及顯示資料記憶體330之間，作為兩者的溝通介面。 顯示資料記憶體330包括N個子記憶體及ΝχΜ個仲裁 器’如4個子記憶體334_1〜334_4及8個仲裁器332(1〜4, £/〇)。換言之’此例係以(凡1^)等於(4,2)為例做說明，即 顯示資料記憶體330具有Ν(=4)個子記憶體及ΝχΜ(=8)個 仲裁器，然不限於此。 於子記憶體334_1〜334_4中’每一個子記憶體包含依 6 201239871
i w/^yiFA 位址所劃分的2個記憶體區塊，故知，4個子記憶體 334_1〜334_4共包含8個記憶體區塊334(1〜4，E/0)。記憶 體區塊334(1〜4, E)可稱為奇數記憶體區塊，而記憶體區塊 334(1〜4, 0)可稱為偶數記憶體區塊，兩者例如是以位址排 線的一個最低位元（least significant bit, LSB)來定址。然本 發明亦不限於此。若以位址排線的兩個LSB來定址，則可 將一個子記憶體分為4(=22)個記憶體區塊。以LSB定址的 實施例中’ Μ較佳地可為2的正整數次方。然本發明亦不 限於此。於配合位址解碼器的其他實施例中，亦可設定Μ 為其他大於2的正整數。 於此8個仲裁器332(1〜4, E/Ο)中，每2個仲裁器分別 耦接至每一個子記憶體中的2個記憶體區塊，如仲裁器 332(1, Ε)及332(1, 〇)分別耦接至記憶體區塊334(1, Ε)及 334(1，0)、仲裁器332(2, Ε)及332(2, 0)分別耦接至記憶體 區塊 334(2, Ε)及 334(2, 0)、仲裁器 332(3, Ε)及 332(3, 0) 分別耦接至記憶體區塊334(3, Ε)及334(3, 0)、仲裁器 332(4, Ε)及332(4, 0)分別耦接至記憶體區塊334(4, Ε)及 334(4, 0)。 記憶體控制器320耦接至此8個仲裁器332(1〜4, Ε/0) ’用以依序控制此8個仲裁器332(1〜4, Ε/0)的操作。 於控制仲裁器的操作時，記憶體控制器320例如是依據主 機310所提供的一組輸入請求訊號及輸入位址訊號產生$ 組輸出請求訊號及輸出位址訊號’並分別傳送至此8個仲 裁器332(1〜4, Ε/0)’以使每一個仲裁器能各自處理對應的 一個記憶體區塊。如此，由於顯示資料記憶體採用8個仲 201239871 1 vy / j^ir r\ 裁器’故記憶體控制器產生的輸出請求訊號及位址訊號之 工作週期可降低，例如可降為其輸入請求訊號的工作週期 的1/8。換言之，記憶體控制器能產生較低頻率的輪出訊 號’使仲裁器能夠有更多的寫讀時間。 上述之說明係以（N，M)等於(4, 2)為例做說明，然而本 發明亦不限於此。由於顯示資料記憶體的元件數量係取決 於N及Μ的數值，故記憶體控制器的輸出訊號工作週期 可降低約1/ΝχΜ倍’從而使仲裁器的工作週期降低。換個 角度視之，記憶體控制器所能接收的輸入訊號的頻率可提 兩’使資料的存取速度增加。如此，不僅能大大地提高顯 示資料記憶體的資料存取速度，還能提高顯示裝置的性 能。 請同時參照第3圖、第4Α圖及第4Β圖，第4Α圖及 第4B圖分別繪示為第3圖之記憶體控制器之輸入及輸出 吼號之一例的時序圖。主機310所提供的一組輸入請求訊 號及輸入位址訊號包含一寫入請求訊號WREQ及一寫入 位址訊號WADR。依據此寫入請求訊號WREQ及寫入位址 訊號WADR，記憶體控制器320所產生的8組輸出請求訊 號及輸出位址訊號包含8個寫入請求訊號WREQ(1〜4, E/0) 及8個寫入位址訊號WADR(1〜4，E/0)，其係分別提供至8 個仲裁器332(1〜4, E/Ο)。 對記憶體控制器320而言，輸入的寫入請求訊號 WREQ可為連續輸入(series in)的脈衝訊號，其例如具有連 續的脈衝波形。此種寫入請求訊號WREQ表示主機31 〇 欲以單筆晝素為單位來連續地寫入資料。回應於寫入請求 8 201239871
1 W/3VIFA 訊號WREQ，記憶體控制器320可依序於此些寫入請求訊 號WREQ(1〜4, E/O)產生脈衝’使其工作週期將降低。詳 吕之，針對寫入請求说號WREQ的前8個脈衝（對應於寫 入位址[0]〜[7])，記憶體控制器320的脈衝產生順序例如是 寫入5青求訊號WREQ(1，E)、寫入請求訊號wreq(2, E)、 寫入凊求訊號WREQ(3, E)、寫入請求訊號wreq(4, E)、 寫入凊求訊號WREQ(1，〇)、寫入請求訊號wreQ(2, Ο)、 寫入凊求訊號WREQ(3, 〇)、寫入請求訊號wreq(4, 〇)。 寫入位址訊號WADR(1〜4，E/〇)的產生方式亦相仿。如此， 便能使每個寫入請求訊號WREQ( 1〜4, E/Ο)及寫入位址訊 號WADR(1〜4, E/Ο)的工作週期降低。 再者，針對寫入睛求訊號WREQ的後8個脈衝（其係 對應於寫入位址[8卜[15])，此8個寫入請求訊號 E/O)的脈衝產生順序亦相仿於寫入請求訊號WREq的前8 個脈衝。由此可知，此8個寫入請求訊號 中的每一個訊號的工作週期可降低ΝχΜ倍，於此例中即 降低8倍。 此外’主機310提供的一組輸入請求訊號及輸入位址 訊號可更包含一顯示請求訊號DREQ及一顯示位址訊號 DADR。記憶體控制器320產生的8組輸出請求訊號及輸 出位址訊號包含4個顯示請求訊號D RE Q (丨〜4 )及顯示位址 訊號DADR(1〜4)。每個顯示請求訊號及對應的顯示位址訊 號傳送至同一個子記憶體所耦接的兩個仲裁器’如顯示請 求訊號DREQ(l)及顯示位址訊號傳送至子記憶 體334一1所耦接的兩個仲裁器332(1，£/〇)。相仿地，每個 顯示請求訊號DREQ(1〜4)及顯示位址訊號DADR(1〜4)的 工作週期都能降低。 請參照第5A圖及第5B圖，其繪示依照第3圖之仲 裁器之輸入及輸出訊號之一例的時序圖。當接收到來自記 憶體控制器320的8組輸出請求訊號及輸出位址訊號後， 此8個仲裁器332(1〜4，E/0)會分別產生8組子訊號。各組 子訊號包含三個子訊號，如子寫入請求訊號WREQG， E)一A、一子位址訊號adrg，E)_A、及一子顯示請求訊號 DREQ(1，E)_A係形成一組子訊號。故知，每個仲裁器可 各自處理對應的一個記憶體區塊的碰撞，如仲裁器332(1 E)處理位址[〇]的寫入操作與位址[a]的顯示操作的碰撞。如 此，雖然位址[a]的顯示操作被延遲，但由於工作週期的降 低，仲裁器能有充分的寫讀時間來處理被延遲的操作，而 能避免有讀取或寫入操作遺失的問題。 請繼續參照第3圖。於顯示資料記憶體33〇中，每個 子記憶體及對應的2個仲裁器可視為一個子顯示資料記憶 體，故第3圖中有4個子顯示資料記憶體4。 於一實施例中，為了避免寫入方向改變而導致訊號分時無 效，即仲裁器的工作週期無法降低，不僅N個子顯示資料 記憶體的作動順序需相對稱，各個子顯示資料記憶體中的 Μ個記憶體區塊的作動順序亦需相對稱。換言之，畫素可 以ΝχΝ的大小為-個最小單位做切換，使每個子顯示資料 記憶體㈣的所有電路相的訊號相對稱。n 3圖為 例，配合第6圖、第7圖、第8圖說明如下。 請同時參照第3圖，第6圖、第7圖、第8圖。第6 201239871
lW/3yiFA 圖、’會示乃8x8的顯示區域之分區之一例的示意圖。第7圖 繪不乃第6圖之顯示區域中各筆晝素之排列之—例的示意 圖。第8圖繪示乃依照第7圖之晝素排列方式各個仲裁器 所負責之晝素之示意圖。 ° 欠如第6圖所示，針對一個8χ8的顯示區域，由於顯示 貝料兄憶體330分為Ν(=4)個子顯示資料記憶體 330—1〜330_4，故此8χ8的顯示區域可以ΝχΝ卜4χ4)的顯 不來分區。如此，第6圖中會有4個顯示區域，其例 如疋定義成對稱的兩個偶數區域Μ—Ε及兩個奇數區域 Μ_〇,而分別對應至偶數記憶體區塊334(1〜4，ε)及奇數記 憶體區塊334(1〜4, 〇)。 如^第7圖所示，於此8χ8的顯示區域中，顯示裝置 300以單筆晝素為單位來連續地顯示筆資料，即資料 A/B/C/D(l〜8, 1〜8)。資料Α位於子顯示資料記憶體謂 中’資料Β則是位於子顯示資料記憶體33〇—2中。因此 從第7圖的此顯示區域可知’不論從橫列方向χ或直行） 向y來看，此些資料所對應的子顯示資料記憶體 4的順序係呈現週期性，表示其作動順序會相 ^。，偶數區域M_E中的㈣A絲記憶體區塊 4，E)中，奇數區域M— 〇中的資料A位於記憶體區塊 334(1，〇)中。故可推知，各個 —_ ㈣紅 谷個子顯不貧料記憶體中的2個 °己隐體區塊的作動順序亦相對稱。 =輸人請求訊號有64個連續輸人的脈衝，而每個 心處此時’ 64舰衝的產生順序 ί應至第7圖中的64筆資料的寫入順序。 201239871 * ψψ t a* j » 於一實施例中，針對輪入請求訊號的第k個脈衝及第 k+Ι個脈衝，記憶體控制器於兩個輸出請求訊號產生脈衝 並分別傳送至不同的兩個仲裁器，其中k為正整數。以第 7圖為例。當k等於1時，若寫入方向為χ方向，第1個 脈衝對應至第1筆s貝料Α(1，1)、第2個脈衝對應至第2筆 資料B(2, 1)。兩筆資料A(l，”與Β(2, υ是由仲裁器332(1， Ε)與332(2, Ε)所負責的。故知，記憶體控制器32〇產生脈 衝於兩個輸出請求訊號即顯示請求訊號DREQ(1，Ε)及 DREQ(2, E)，並傳送至不同的兩仲裁器332(1，E)與332(2, E)，從而避免碰撞。相仿地，若寫入方向為y方向，兩筆 資料A(l，1)與B(l，2)亦能避免碰撞。如此，能避免讓同一 個子記憶體中的仲裁器同時進行存取，而降低碰撞的次 數。 於另一實施例中，針對輸入請求訊號的第k個脈衝及 第k+(NxM)個脈衝，記憶體控制器於兩個輸出請求訊號產 生脈衝並分別傳送至不同的兩個仲裁器，其中k為正整 數。以第7圖為例’！^等於4，]^等於2，1<:+(1^><]\4)等於 k+8。g k荨於1時，若寫入方向為χ方向，第1個脈衝 對應至第1筆資料A(l，1)、第k+(NxM)=9個脈衝對應至 第9筆資料B(l，2)。兩筆資料A(l，1)與B(l，2)是由仲裁 器332(1，E)與332(2, E)所負責的。相仿於上述實施例地， 本實施例亦能避免讓同一個仲裁器連續進行存取，而降低 碰撞的次數。同理，寫入方向為y方向亦然。 上述以脈衝做說明的用意.在於，記憶體控制器能基於 資料寫入方向上的考量，來依序控制ΝχΜ個仲裁器的操 12 201239871
i w/iyi^A =。換言之，如第7圖所示，不論資料寫人方向為橫列方 筆：=方向y，都能避免讓同-個仲裁器連續處理兩 聿旦素-貝料，而能確保每個仲裁器的工作週期都能降低。 、此外’睛參照第9圖，其繪示乃16χ16的顯示區域之 意圖，b例中，(n，m)等於(4,4)，即顯 :貝枓捕體的母個子記憶體係分為4個記憶體區塊。依 據N(=4)個子記憶體，此16xl6的顯示區域可以知 T顯示大小來分區。如此，第6圖中會有4個顯示區域， 其例如是定義成對稱的四個區域M—〇〇、區域M 〇 - M—10、區域M—U ’而分別對應至每個子記憶體的4個； 憶體區塊。可推知地’不論資料寫人方向為橫列方向X或 直行方向y，每個仲裁器的工作週期都能降低。 乃，發明上述實施例所揭露之顯示裝置之記憶體架構 如巧取方法’具有多項優點，以下僅列舉部分優點說明 ⑴由於使用了多個讀仲裁器，來控制顯 體中的子記憶體的存取操作，故可仲_以作°隐 低’避免仲裁H因過度頻繁的碰撞導致寫讀動作的錯誤。 (2)由於頻率的下降，故能提升時間邊際。再 :顯示資料記憶體中的每個子記憶體具有多體 ，，故資料走線的長度可以減少’不僅縮小電路_佔^ 的面積’還能減少整體糸統的功率消耗。 ^ #此’便能在節 鶴供s速寫入的_資料記憶 絲上所述，雖然本發明已以較佳實施例揭露如上，块 13 201239871 其並非用以限定本發明。本發明所屬技術領域中具有通常 知識者，在不脫離本發明之精神和範圍内，當可作各種之 更動與潤飾。因此，本發明之保護範圍當視後附之申請專 利範圍所界定者為準。 【圖式簡單說明】 第1圖繪示傳統顯示裝置之訊號之時序圖。. 第2圖繪示依照本發明一實施例之控制方法之流程 圖。 第3圖繪示依照本發明一實施例之顯示裝置之一例 之方塊圖。 第4A圖及第4B圖分別繪示為第3圖之記憶體控制 器之輸入及輸出訊號之一例的時序圖。 第5A圖及第5B圖繪示依照第3圖之仲裁器之輸入 及輸出訊號之一例的時序圖。 第6圖繪示乃8x8的顯示區域之分區之一例的示意 圖。 第7圖繪示乃第6圖之顯示區域中各筆晝素之排列之 一例的示意圖。 第8圖繪示乃依照第7圖之晝素排列方式各個仲裁器 所負責之晝素之示意圖。 第9圖繪示乃16x16的顯示區域之分區之一例的示意 圖。 【主要元件符號說明】 201239871 1 w uyvrt\ 300顯示裝置 310 :主機 320 :記憶體控制器 330 :顯示資料記憶體 330_1〜330_4:子顯示資料記憶體 332(1〜4, E/Ο):仲裁器 334_1〜334_4 :子記憶體 334(1〜4, E/Ο):記憶體區塊 A/B/C/D(l〜8, 1 〜8):資料 DREQ、DREQ(1 〜4)、DREQ(1 〜4, Ε/0)_Α :顯示請求 訊號 M_E :偶數區域 M_0 :奇數區域 M OO、M—01、M_10、M_ll :區域 WADR、DADR、ADR_A、WADR(1 〜4, E/Ο)、 DADR(1 〜4)、ADR(1 〜4, Ε/0)_Α :位址訊號 WREQ、WREQ(1 〜4, E/O)、WREQ(1 〜4, Ε/0)_Α :寫 入請求訊號 S210、S220、S230 :流程步驟 tl、t2、t3、t4、t5、t6 :時間 15