CN110908938B

CN110908938B - Sram控制器及控制方法

Info

Publication number: CN110908938B
Application number: CN201911338042.5A
Authority: CN
Inventors: 徐晓画
Original assignee: Beijing Starblaze Technology Co ltd
Current assignee: Hefei Yixin Electronic Technology Co ltd
Priority date: 2016-07-01
Filing date: 2016-07-01
Publication date: 2021-08-31
Anticipated expiration: 2036-07-01
Also published as: CN107562657A; CN107562657B; CN110908938A

Abstract

本发明公开了SRAM控制器及控制方法。所公开的SRAM控制器包括多个总线接口以及多个SRAM接口；每个总线接口通过总线网络直接耦合到一个主设备上，每个总线接口耦合到所有SRAM接口的每个；每个SRAM接口耦合到所有总线接口的每个，且耦合到一个SRAM；总线接口从总线网络接收主设备发出的SRAM访问请求，根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口；SRAM接口响应于一个或多个SRAM访问请求，选择一个SRAM访问请求，并根据该SRAM访问请求访问SRAM。

Description

SRAM控制器及控制方法

技术领域

本发明涉及SOC技术领域，尤其涉及一种SRAM控制器及控制方法。

背景技术

SRAM(Static Random Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。目前，在SOC(System onChip，芯片级系统)中，通常采用如下几种方式对SRAM进行访问。

第一种方式，所有的主设备(主设备是发起总线传输或SRAM访问的设备)通过仲裁器共享同一个SRAM控制器。

图1是现有技术中的主设备通过SRAM控制器访问SRAM的系统框图。图1中，提供单一的SRAM控制器，所有主设备通过仲裁器共享同一个SRAM控制器。图1中3个主设备耦合到仲裁器，仲裁器耦合到SRAM控制器，SRAM控制器耦合到SRAM并控制对SRAM的访问。在访问过程中，仲裁器不仅选择被允许访问SRAM的主设备，还决定不同主设备同时访问SRAM控制器时的先后顺序。当然，该系统中还可以存在总线网络，从而使得耦合到总线网络的主设备还可以访问耦合到总线网络的其他从设备。

第二种方式，多个主设备中的每个分别对应相应的一个SRAM控制器。

图2是另一现有技术中的主设备通过SRAM控制器访问SRAM的系统框图。图2中，提供多个SRAM控制器。在总线网络中提供多个地址译码器和多个总线仲裁器。其中，每个地址译码器耦合到唯一一个主设备，且每个地址译码器耦合到多个总线仲裁器的每一个。每个总线仲裁器耦合到总线网络外部的唯一一个SRAM控制器，每个SRAM控制器各自耦合到SRAM，每个SRAM控制器通过唯一一个相对应的总线仲裁器耦合到总线网络，从而使得耦合到总线网络的主设备能够访问通过总线网络访问各个SRAM控制器。主设备的对SRAM的访问请求经地址译码器后被发送到对应的总线仲裁器，进而再由总线仲裁器发送到对应的SRAM控制器，并由SRAM控制器发送给对应的SRAM。每个SRAM控制器占据独立的地址空间。所有的SRAM控制器地址组成一个大的SRAM空间。

在图2所示的第二种方式中，系统性能在最优状况下(例如每个主设备请求访问的SRAM各不不同)为所有SRAM控制器带宽之和，但在最坏状况下(例如，所有主设备只对同一个SRAM地址空间访问)，仅具有单个SRAM控制器的带宽，而且对于简单的有规律的访问，容易形成性能的波动。

另外，继续参看图2，采用地址交织的方式在SRAM中组织数据时，在地址译码器中，使用SRAM地址的低位部分作为SRAM控制器选择信号，从而可以使连续的地址请求分配到不同的SRAM控制器上。这也被称为地址交织。例如，地址译码器根据SRAM地址的最低2位译码，将最低2位为“00”的SRAM访问请求发送到总线仲裁器0，而将最低2位为“01”的SRAM访问请求发送给总线仲裁器1，以及将最低2位为其他值得SRAM访问请求发送给总线仲裁器2。

现有技术中对SRAM进行访问的方式存在以下局限性：

a)当主设备发出的是长的传输类型时(突发长度很长时)，地址译码设备需要将该传输拆分成比较短的传输类型，才能发到不同的SRAM控制器去，此时因为不同的SRAM控制器返回数据的时机可能会是乱序的，地址译码器必须有空间将乱序回来的数据重新整理顺序后回给主设备。

b)如果地址译码器不支持乱序重整(Re-order),则主设备每次只能发出一个短的突发传输到特定的SRAM控制器，当前传输完成后才能进行下一次传输，而不能跨SRAM控制器传输，此时SRAM的访问效率变差。

c)将传输拆分的大小受限制。因为若拆分力度过细，则在系统总线网络中，对传输的仲裁占用资源会加大，而拆分粒度过粗则会影响交织的效果。比如主设备1和主设备2同时访问耦合到SRAM控制器1的SRAM 1(未示出)时，SRAM 1完成对主设备1的请求之后才能进一步处理来自主设备2的请求。在传输拆分的粒度大时，主设备2将体验到大的访问延迟。在传输拆分的粒度小时，因为整个通路对命令的缓存能力有限，可能造成瓶颈。而且对当前较常见的基于片上网络(Network On Chip，简称NOC)的总线结构来说,由于命令和数据被打包处理，即命令占用一拍或多拍，后面跟着一拍或者多拍数据，如果传输拆分的粒度过细，则总线实际效率会变差(命令占用带宽过大)。

发明内容

本发明的目的在于提供一种SRAM控制器及控制方法，能够高效率、低延迟地通过总线网络访问具有不同地址的多个SRAM，并充分利用多个SRAM的访问带宽。

本发明的第一方面提供一种SRAM控制器，该SRAM控制器包括多个总线接口以及多个SRAM接口；其中，每个总线接口通过总线网络直接且仅耦合到一个主设备上，且每个总线接口耦合到所有SRAM接口的每个；每个SRAM接口耦合到所有总线接口的每个，且耦合到一个SRAM；总线接口用于从总线网络接收主设备发出的SRAM访问请求，并根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口；SRAM接口用于响应于一个或多个总线接口发出的SRAM访问请求，选择出一个SRAM访问请求，并根据该选择出的SRAM访问请求访问对应的SRAM。

结合本发明的第一方面，在第一种可能的实现方式中，每个总线接口将所接收的SRAM访问请求转换为满足SRAM位宽的SRAM访问请求，并根据SRAM访问请求中指定的地址将转换后的SRAM访问请求发送给对应的一个或多个SRAM接口。

结合本发明的第一方面或者第一方面的第一种可能的实现方式，在第二种可能的实现方式中，总线接口根据SRAM访问请求中指定的地址，选择一个SRAM接口，并将SRAM访问请求中指定的地址的存储单元地址发送给所选择的SRAM接口。

结合本发明的第一方面、第一方面的第一种或者第二种可能的实现方式，在第三种可能的实现方式中，SRAM接口的个数为N，每个SRAM中的存储单元的个数为M，SRAM访问请求中指定的地址包括Log₂(M)+Log₂(N)位；其中，每个总线接口依据接收的SRAM访问请求中指定的地址的低Log₂(N)位选择对应的SRAM接口，根据高Log₂(M)位选择该SRAM接口对应的SRAM中的存储单元。

结合本发明的第一方面、第一方面的第一种至第三种可能的实现方式之一，在第四种可能的实现方式中，SRAM接口还从SRAM接收SRAM访问请求的处理结果，并将该访问结果发送给传输该SRAM访问请求的总线接口；每个总线接口在收到SRAM访问请求的处理结果后，才从总线网络接收下一个SRAM访问请求。

结合本发明的第一方面、第一方面的第一种至第四种可能的实现方式之一，在第五种可能的实现方式中，SRAM接口响应于来自多个总线接口的SRAM访问请求，在第一时钟周期内选择出一个SRAM访问请求并根据该选择出的SRAM访问请求访问SRAM，以及在与第一时钟周期紧邻的第二时钟周期内选择出另一个SRAM访问请求并根据该选择出的SRAM访问请求访问SRAM。

结合本发明的第一方面、第一方面的第一种至第五种可能的实现方式之一，在第六种可能的实现方式中，总线接口具有优先级，SRAM接口响应于多个总线接口的SRAM访问请求时，在第一时钟周期内，根据优先级选择出SRAM访问请求，并根据该选择出的SRAM访问请求访问相应的SRAM。

结合本发明的第一方面、第一方面的第一种至第六种可能的实现方式之一，在第七种可能的实现方式中，总线接口包括读请求接口与写请求接口，读请求接口用于接收来自主设备的SRAM读请求，写请求接口用于接收来自主设备的SRAM写请求。

结合本发明的第一方面的第七种可能的实现方式，在第八种可能的实现方式中，SRAM接口同总线接口间有读请求通路与写请求通路，读请求通路用于从总线网络向SRAM接口发送SRAM读请求，写请求通路用于从总线网络向SRAM接口发送SRAM写请求。

本发明提供的SRAM控制器具有如上所述的结构，从而使得在主设备访问SRAM的过程中，总线网络只需要将主设备发出的SRAM访问请求发送给SRAM控制器的总线接口，总线接口根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口，SRAM接口响应于一个或多个总线接口发出的SRAM访问请求，选择出一个SRAM访问请求，并根据该选择出的SRAM访问请求访问对应的SRAM，即可实现主设备对SRAM的访问，因此，与现有技术相比，能够高效率、低延迟地通过总线网络访问具有不同地址的多个SRAM，并充分利用多个SRAM的访问带宽。

本发明的第二方面提供一种SRAM控制方法，该SRAM控制方法包括：步骤S1、总线接口从总线网络接收主设备发出的SRAM访问请求；步骤S2、总线接口根据SRAM访问请求中指定的地址，将SRAM访问请求发送给对应SRAM接口；步骤S3、响应于一个或多个总线接口发出的SRAM访问请求，SRAM接口选择出一个SRAM访问请求，并根据该选择出的SRAM访问请求访问对应的SRAM。

结合本发明的第二方面，在第一种可能的实现方式中，在步骤S1和步骤S2之间，所述SRAM控制方法还包括：总线接口将所接收的SRAM访问请求转换为满足SRAM位宽的SRAM访问请求。

结合本发明的第二方面或者第二方面的第一种可能的实现方式，在第二种可能的实现方式中，步骤S2包括：总线接口根据SRAM访问请求中指定的地址，选择一个SRAM接口，并将SRAM访问请求中指定的地址的存储单元地址发送给所选择的SRAM接口。

结合本发明的第二方面、第二方面的第一种或者第二种可能的实现方式，在第三种可能的实现方式中，总线接口依据接收的SRAM访问请求中指定的地址的低Log₂(N)位选择对应的SRAM接口，根据高Log₂(M)位选择该SRAM接口对应的SRAM中的存储单元。

结合本发明的第二方面、第二方面的第一种至第三种可能的实现方式之一，在第四种可能的实现方式中，SRAM控制方法还包括：SRAM接口从SRAM接收SRAM访问请求的处理结果，并将该访问结果发送给传输该SRAM访问请求的总线接口；总线接口在收到SRAM访问请求的处理结果后，才从总线网络接收下一个SRAM访问请求。

结合本发明的第二方面、第二方面的第一种至第四种可能的实现方式之一，在第五种可能的实现方式中，SRAM接口响应于来自多个总线接口的SRAM访问请求时，在第一时钟周期内，SRAM接口选择出一个SRAM访问请求并根据该选择出的SRAM访问请求访问SRAM，以及在与第一时钟周期紧邻的第二时钟周期内，SRAM接口选择出另一个SRAM访问请求并根据该选择出的SRAM访问请求访问SRAM。

结合本发明的第二方面、第二方面的第一种至第五种可能的实现方式之一，在第六种可能的实现方式中，步骤S3中，SRAM接口选择出一个SRAM访问请求包括：在第一时钟周期内，根据优先级选择SRAM访问请求。

结合本发明的第二方面、第二方面的第一种至第六种可能的实现方式之一，在第七种可能的实现方式中，步骤S1包括：通过总线接口的读请求接口从总线网络接收来自主设备的SRAM读请求；和/或，通过总线接口的写请求接口从总线网络接收来自主设备的SRAM写请求。

结合本发明的第二方面的第七种可能的实现方式，在第八种可能的实现方式中，步骤S2包括：将SRAM读请求从读请求通路发送给SRAM接口；和/或，将SRAM写请求发送给SRAM接口。

本发明提供的SRAM控制方法包括具有如上所述的步骤，从而使得在主设备访问SRAM的过程中，总线网络只需要将主设备发出的SRAM访问请求发送给SRAM控制器的总线接口，总线接口根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口，SRAM接口响应于一个或多个总线接口发出的SRAM访问请求，选择出一个SRAM访问请求，并根据该选择出的SRAM访问请求访问对应的SRAM，即可实现主设备对SRAM的访问，因此，与现有技术相比，能够高效率、低延迟地通过总线网络访问具有不同地址的多个SRAM，并充分利用多个SRAM的访问带宽。

另外，本发明提供的SRAM控制器和控制方法还具有以下有益效果：

(1)总线网络无需对传输做额外处理而直接转发到SRAM控制器的总线接口。

(2)每个主设备只需要对SRAM控制器的某一个总线接口有连接关系，即可访问全部的SRAM地址空间。

(3)地址交织的粒度可以任意设置，且不增加系统资源消耗(当SRAM数量为2时，任意选择一个地址位作为片选译码，当SRAM数量为4时，任意选择两个地址位作为片选译码)，从而最大化系统带宽使用效率。

(4)当两个主设备对同一个地址进行突发传输时，只会对低优先级主设备增加一个时钟的仲裁延迟(交织粒度为SRAM位宽时)，其后，两个主设备均可以以满带宽进行传输。一般情况下，一次突发传输过程会映射到不同的SRAM上面，所以访问请求被阻塞的时间会比较短，更加容易利用到全部的SRAM带宽。当有两个突发传输同时进行时，在冲突的情况下也只会对某个传输增加一个时钟期的响应延迟。

(5)SRAM接口每个时钟即可完成一次仲裁，粒度为一个SRAM位宽(或一次SRAM传输)，这样对于高优先级的主设备来说，可以立即得到访问SRAM的权限，没有等待其它主设备当前传输所造成的延迟。同时，因为仲裁延迟为0，所以不需要发出多个外发请求(Outstanding Request)，也就不需要进行乱序重整。

(6)对主设备访问SRAM的传输类型，突发长度等均无限制，且不影响系统效能—延迟和带宽均无影响。

附图说明

图1为现有技术中的主设备通过SRAM控制器访问SRAM的系统框图；

图2为另一种现有技术中的主设备通过SRAM控制器访问SRAM的系统框图；

图3为本发明实施例中的主设备通过SRAM控制器访问SRAM的系统框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图3是本发明实施例中的主设备通过SRAM控制器访问SRAM的系统框图。多个主设备通过总线网络(例如，NOC，Network on a Chip，片上网络)访问具有不同地址空间的多个SRAM，多个SRAM共同构成大的SRAM地址空间。作为举例，在图3所示的实施例中，系统包括4个主设备(主设备0、主设备1、主设备2以及主设备3)，以及4个SRAM(SRAM0、SRAM1、SRAM2以及SRAM3)。

在图3所示的实施例中，主设备0、主设备1、主设备2以及主设备3的每个耦合到总线网络，SRAM控制器也耦合到总线网络，并处理从总线网络接收到的来自主设备的SRAM访问请求。其中，如图3所示，SRAM控制器包括总线接口0、总线接口1、总线接口2以及总线接口3，还包括SRAM接口0、SRAM接口1、SRAM接口1和SRAM接口2。SRAM控制器通过总线接口耦合到总线网络。配置总线网络，使得每个总线接口耦合且仅耦合到多个主设备中的一个。

在图3的实施例中，总线接口0耦合且仅耦合到主设备0，总线接口1耦合且仅耦合到主设备1，总线接口2耦合且仅耦合到主设备2，以及总线接口3耦合且仅耦合到主设备3。在图3的实施例中将总线接口之一耦合且仅耦合到主设备之一，可以降低总线网络处理主设备与总线接口之间的传输的开销，且总线网络无需对主设备与总线接口之间的传输做额外的处理，而直接将传输转发到SRAM控制器的对应总线接口。

在图3所示的实施例中，SRAM接口用于仲裁来自多个总线接口的SRAM访问请求之一，根据仲裁胜出的SRAM访问请求访问SRAM。在优选的实施例中，每个时钟周期完成一次仲裁，并选出来自总线接口之一的SRAM访问请求。每个SRAM接口耦合且仅耦合到SRAM之一。在图3所示的实施例中，SRAM接口0耦合到SRAM 0，并用于控制对SRAM 0的访问，SRAM接口1耦合到SRAM 1，并用于控制对SRAM 1的访问，SRAM接口2耦合到SRAM 2，并用于控制对SRAM 2的访问，以及SRAM接口3耦合到SRAM 3，并用于控制对SRAM 3的访问。

每个SRAM接口还耦合到多个总线接口的每个，以接收来自多个总线接口的SRAM访问请求。每个总线接口根据来自主设备的SRAM访问请求的地址，将SRAM访问请求发送给同SRAM访问请求的地址相对应的SRAM接口，从而主设备通过与其所耦合的单一总线接口，能够访问全部的SRAM地址空间。总线接口还适配主设备访问SRAM的访问类型。来自主设备的SRAM访问请求可以有不同的传输类型、突发传输长度。总线接口将从主设备接收的SRAM访问适配为同SRAM位宽(或一次SRAM传输大小)相一致的SRAM访问请求，并发送给SRAM接口。

在进一步的例子中，每个总线接口包括读请求接口与写请求接口，分别接收来自主设备的SRAM读请求与SRAM写请求。每个SRAM接口同每个总线接口间有读请求通路与写请求通路，分别用于传输SRAM读请求与SRAM写请求。与之对应地，每个SRAM接口还对来自多个总线接口的多个SRAM读请求与多个SRAM写请求进行仲裁。当然，也可以为SRAM读请求与SRAM写请求设置不同的优先级。

为了便于本领域技术人员理解，下面通过几个具体实例对主设备通过该SRAM控制器访问SRAM的过程进行详细描述。

例1

在例1中，在相同的时钟周期，各主设备对SRAM的访问不冲突，主设备0访问SRAM0，主设备1访问SRAM 1，主设备2访问SRAM 2，主设备3访问SRAM 3。

主设备0发出的SRAM访问请求经过总线网络后到达总线接口0，总线接口0根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0，SRAM接口0根据该SRAM访问请求访问SRAM 0。以类似的方式，总线接口1将主设备1的SRAM访问请求转发给SRAM接口1，总线接口2将主设备2的SRAM访问请求转发给SRAM接口2，总线接口3将主设备3的SRAM访问请求转发给SRAM接口3。SRAM0、SRAM1、SRAM2与SRAM3同时传输数据，使得SRAM的带宽得到充分利用。

例2

在例2中，在相同的时钟周期，两个主设备对SRAM的访问出现冲突。主设备0和主设备1均访问SRAM 0，主设备2访问SRAM 2，主设备3访问SRAM3。

主设备0发出的SRAM访问请求经过总线网络到达总线接口0，总线接口0根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。主设备1发出的SRAM访问请求经过总线网络到达总线接口1，总线接口1根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。SRAM接口0响应于上述两个SRAM访问请求，在一个时钟周期内选择出一个SRAM访问请求(例如，来自总线接口0的SRAM访问请求)，并根据该选择出的SRAM访问请求访问SRAM 0。在与上述时钟周期紧邻的下一时钟周期，SRAM接口0选择来自总线接口1的SRAM访问请求，并根据该SRAM访问请求访问SRAM 1。

主设备2发出的SRAM访问请求经过总线网络后到达总线接口2，总线接口2根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口2，SRAM接口2根据该SRAM访问请求访问SRAM 2，主设备3访问SRAM3的过程和主设备2访问SRAM 2的过程类似，此处不再进赘述。

例3

在例3中，在相同的时钟周期内，三个主设备对SRAM的访问出现冲突。主设备0、主设备1和主设备2均访问SRAM 0，主设备3访问SRAM 3。

主设备0发出的SRAM访问请求经过总线网络到达总线接口0，总线接口0根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。主设备1发出的SRAM访问请求经过总线网络到达总线接口1，总线接口1根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。主设备2发出的SRAM访问请求经过总线网络到达总线接口2，总线接口2根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。SRAM接口0响应于上述三个SRAM访问请求，选择出一个SRAM访问请求(例如，来自总线接口0的SRAM访问请求)，并根据该选择出的SRAM访问请求访问SRAM 0。在紧邻的下一个时钟周期，SRAM接口0响应于来自总线接口1的SRAM访问请求和来自总线接口2的SRAM访问请求，选择一个SRAM访问请求(例如，来自总线接口1的SRAM访问请求)，并根据该SRAM访问请求访问SRAM 0。在紧邻的依然下一个时钟周期，SRAM接口0根据来自总线接口2的SRAM访问请求访问SRAM 0。

主设备3发出的SRAM访问请求经过总线网络后到达总线接口3，总线接口3根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口3，SRAM接口3根据该SRAM访问请求访问SRAM3。

例4

在例4中，在相同的时钟周期，四个主设备对相同SRAM的访问发生冲突。主设备0、主设备1、主设备2和主设备3均访问SRAM 0。

主设备0发出的SRAM访问请求经过总线网络到达总线接口0，总线接口0根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。主设备1发出的SRAM访问请求经过总线网络到达总线接口1，总线接口1根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。主设备2发出的SRAM访问请求经过总线网络到达总线接口2，总线接口2根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。主设备3发出的SRAM访问请求经过总线网络到达总线接口3，总线接口3根据该SRAM访问请求中指定的地址将SRAM访问请求发送给SRAM接口0。在时钟周期t0，SRAM接口0响应于上述四个SRAM访问请求，选择出一个SRAM访问请求(例如，来自总线接口0的SRAM访问请求)，并根据该选择出的SRAM访问请求访问SRAM 0。

在与时钟周期t0紧邻的下一时钟周期t1，SRAM接口0响应于来自总线接口1的SRAM访问请求、来自总线接口2的SRAM访问请求和来自总线接口3的SRAM访问请求，选择一个SRAM访问请求(例如，来自总线接口1的SRAM访问请求)，并根据该SRAM访问请求访问SRAM0。

在与时钟周期t1紧邻的下一时钟周期t2，SRAM接口0响应于来自总线接口2的SRAM访问请求和来自总线接口3的SRAM访问请求，选择一个SRAM访问请求(例如，来自总线接口2的SRAM访问请求)，并根据该SRAM访问请求访问SRAM 0。

在与时钟周期t2紧邻的下一时钟周期t3内，SRAM接口0根据来自总线接口3的SRAM访问请求访问SRAM 0。

在根据本发明的实施例中，当多个主设备通过多个总线接口访问同时同一SRAM时，在每个时钟周期与该被访问的SRAM对应的SRAM接口完成一次选择，选出来自总线接口之一的SRAM访问请求。可选地，在本发明实施例中为主设备或总线接口设置优先级(例如，可以将CPU设置为高优先级，将来自闪存接口的闪存IO相关的传输设置为中间优先级，其余传输设置为低优先级)，SRAM接口参照优先级信息选择或仲裁多个SRAM访问请求。当同时接收到来自高优先级主设备的SRAM访问请求与低优先级主设备的SRAM访问请求时，SRAM接口在当前时钟周期给出仲裁结果，使高优先级主设备得到访问SRAM的权限，而不会引入仲裁延迟，也不会引入等待其他主设备当前传输所造成的延迟。以及在下一个时钟周期，SRAM接口可选择低优先级主设备的SRAM访问请求作为仲裁结果，从而仅为低优先级主设备引入一个时钟周期的仲裁延迟。同时，因为仲裁延迟很低，所以总线接口不需要发出多个外发请求(Outstanding Request)，而是总线接口按从主设备接收SRAM访问请求的顺序返回SRAM访问结果，每次只向SRAM接口发出一个SRAM访问请求，只有在当前SRAM访问请求完成后才向SRAM发出下一个SRAM访问请求，因而也就不需要进行乱序重整。SRAM接口每个时钟即可完成一次仲裁，粒度为一个SRAM位宽(或一次SRAM传输)。这样对于高优先级的主设备来说，可以立即得到访问SRAM的权限，没有等待其它主设备当前传输所造成的延迟。

另外，在本发明实施例中来自主设备的SRAM访问请求可以有不同的传输类型和/或突出传输长度，总线接口将从主设备接收的SRAM访问请求适配为具有同SRAM位宽(或一次SRAM传输大小)相一致的SRAM访问请求，并发送给SRAM接口。

例5

在实施例二中，也参看图3，SRAM 0提供从0-3的SRAM地址空间(即SRAM 0的地址0～3分别对应SRAM地址0-3)，而SRAM 1提供从4-7的SRAM地址空间(即SRAM 1的地址0～3分别对应SRAM地址4-7)。

如表1所示，在t0时刻，主设备0与主设备1同时发起长度为4的突发SRAM访问请求。主设备0依次请求访问SRAM地址4-7，主设备1依次请求访问SRAM地址0-3。在表1中，“SRAM接口0_in”指SRAM接口0的输入端，“SRAM接口0_out”指SRAM接口0的输出端，“SRAM接口1_in”指SRAM接口1的输入端，“SRAM接口1_out”指SRAM接口1的输出端。(IF1，addr0)指示来自总线接口1的地址为0的访问请求，而“A0”指示访问SRAM地址0。

表1

<u>clk</u>	t0	t1	t2	t3
					总线接口0	4	5	6	7
总线接口1	0	1	2	3
					SRAM接口0_in	(IF1，addr0)	(IF1，addr1)	(IF1，addr2)	(IF1，addr3)
SRAM接口1_in	(IF0，addr0)	(IF0，addr1)	(IF0，addr2)	(IF0，addr3)
					SRAM接口0_out	A0	A1	A2	A3
SRAM接口1_out	A0	A1	A2	A3

继续参看表1，以t0周期为例，SRAM接口0的输入(由表1中的“SRAM接口0_in”指示)为来自总线接口1的地址为0的访问请求(由(IF1,addr0)指示)，而SRAM接口0的输出(由表1中“SRAM接口0_out”指示)为用于访问SRAM 0的0地址(由表1中A0指示)。

参看表1，t0周期开始，主设备0发起对SRAM地址4-7的突发访问请求，主设备1发起对SRAM地址0-3的突发访问请求。在t0时刻，主设备0将对SRAM地址4的访问请求发送到总线接口0，而主设备1将对SRAM地址0的访问请求发送到总线接口1，其他主设备没有发起SRAM访问请求。总线接口0将访问请求中的SRAM地址4转换为用于SRAM 1的地址0。

在t0周期，SRAM接口0仅接收到来自总线接口1的地址为0的SRAM访问请求(IF1,addr0)，经过仲裁，选择该SRAM访问请求来访问SRAM 0的地址0；同时，SRAM接口1仅接收到来自总线接口0的地址为0的SRAM访问请求(IF0,addr0)，经过仲裁，选择该SRAM访问请求来访问SRAM 1的地址0。

类似地，在t1时刻，SRAM接口0仅接收到来自总线接口1的地址为1的SRAM访问请求(IF1,addr1)，经过仲裁，SRAM接口0选择该SRAM访问请求来访问SRAM 0的地址1；同时，SRAM接口1仅接收到来自总线接口0的地址为1的SRAM访问请求(FI0,addr1)，经过仲裁，选择来自总线接口0的地址为1的SRAM访问请求来访问SRAM 1的地址1。

在表1中还展示了在t2以及t3时刻，SRAM接口0与SRAM接口1对SRAM访问请求的处理，具体处理过程与以上类似，此处不再赘述。

由以上所述可知，在t0-t3时刻，主设备0与主设备1同时发起SRAM传输，并分别访问SRAM1与SRAM0，其中，主设备0通过总线接口0和SRAM接口1访问SRAM 1，而主设备1通过总线接口1和SRAM接口0访问SRAM 0，从而使得主设备0与主设备1的SRAM传输并行进行，不仅充分利用了SRAM控制器的带宽，还不会互相干扰。

例6

在例6中，各SRAM以地址交织方式提供SRAM地址空间。例如SRAM接口的个数为N，每个SRAM中的存储单元的个数为M，有多种方式实现地址交织。方式一，主设备提供的SRAM访问请求的地址包括Log₂(M)+Log₂(N)位，其中，每个总线接口依据接收的SRAM访问请求中地址的低Log₂(N)位选择对应的SRAM接口，将高Log₂(M)位地址转发给该SRAM接口对应的SRAM。方式二，根据SRAM访问请求地址中的高Log₂(N)比特或中间Log₂(N)比特选择SRAM接口之一。方式三，用SRAM访问请求的地址中少于Log₂(N)的位来指定SRAM接口(例如，SRAM访问请求访问16比特数据，而每个SRAM的位宽为8，由两个SRAM的访问结果拼接为16位数据来响应一个SRAM访问请求)。

例7

在例7中，SRAM 0-SRAM 3以地址交织方式提供SRAM地址空间。由总线接口根据SRAM访问请求的地址的低2位进行译码来选择响应该SRAM访问请求的SRAM。地址低2位为“00”的地址空间由SRAM 0提供，地址低2位为“01”的地址空间由SRAM 1提供，地址低2位为“10”的地址空间由SRAM2提供，地址低2位为“11”的地址空间由SRAM 3提供。SRAM访问请求的地址的其他位用于寻址SRAM。

例如，SRAM访问请求的6位地址是{A5,A4,A3,A2,A1,A0},其中低2位{A1,A0}被作用译码，而高4位{A5,A4,A3,A2}用作特定SRAM的地址输入值。示例性地，当发出一个地址为从0开始到7的传输时，映射到SRAM上则变为{CS0,0}，{CS1,0}，{CS2,0}，{CS3,0}，{CS0,1}，{CS1,1}，{CS2,1}，{CS3,1}，其中，以{CS0,0}为例，大括号中的第一项“CS0”指的是选择SRAM 0，大括号中的第二项“0”指的是访问SRAM 0中的地址0。这样地址为从0开始到7的连续传输就被映射到了SRAM0到SRAM3的不同SRAM上面。

例8

在例8中，如表2所示，三个主设备(例如，主设备0、主设备1与主设备2)同时进行相同的突发SRAM访问，SRAM访问的起始地址为0，突发长度为8。SRAM地址空间0-7由SRAM 0-3以地址交织方式提供。SRAM地址空间0、4由SRAM 0提供，SRAM地址空间1、5由SRAM 1提供，SRAM地址空间2、6由SRAM2提供，而SRAM地址空间3、7由SRAM3提供。总线接口0、总线接口1与总线接口2分别接收到来自主设备0、主设备1与主设备2的SRAM访问请求，将SRAM访问请求转换为基于SRAM位宽的传输类型，并利用SRAM访问请求地址的低2位来选择要访问的SRAM，并将请求发送给SRAM接口，SRAM接口按照预定的优先级仲裁多个访问请求，仲裁在一个时钟周期内完成，可认为仲裁延迟为0。

表2的第2到第11列，每列指示从t0到t9的一个时钟周期。表2的第2到4行，指示总线接口0相关的信号。“总线接口0_req”指示主设备向总线接口0发出访问请求，“总线接口0_addr”指示总线接口0收到的SRAM访问请求的地址，而“总线接口0_ack”指示总线接口0给出确认信号，从而主设备可向总线接口0发出下一SRAM访问请求。依据SRAM访问请求的地址，总线接口0将SRAM访问请求发送给多个SRAM接口之一，并在收到SRAM接口给出的访问结果后，通过“总线接口0_ack”向主设备给出响应。有效的“总线接口0_ack”响应指示总线接口0上一次SRAM传输完成，在收到有效的“总线接口0_ack”响应后，总线接口0在下一时钟周期接受新的SRAM访问请求。

类似地，表2的第5-7行，指示总线接口1相关的信号，表2的第8-10行，指示总线接口2相关的信号。

表2的第11-12行，指示SRAM接口0收到的SRAM访问请求与对SRAM访问请求的仲裁结果。在表2中，仅展示了在每个时钟周期，向SRAM接口0发出SRAM访问请求的总线接口(以IF0、IF1、IF2分别指示总线接口0、总线接口1与总线接口2)。SRAM接口0还依据仲裁结果，选择来自总线接口之一的SRAM访问请求，并访问耦合到SRAM接口0的SRAM，以及向被选择的总线接口之一(例如，总线接口x)返回SRAM访问结果。

表2的第13-18行，指示SRAM接口1、SRAM接口2与SRAM接口3收到的SRAM访问请求与对SRAM访问请求的仲裁结果。

表2

在t0时刻，总线接口0、总线接口1与总线接口2均收到对SRAM地址0的访问请求(分别由“总线接口0_req”、“总线接口1_req”和“总线接口2_req”指示)。根据地址的低2位，总线接口0、总线接口1与总线接口2均将SRAM请求发送给SRAM接口0，在SRAM接口0的输入端(表2中表示为“SRAM接口0_in”)接收到指示总线接口0、总线接口1与总线接口2请求传输的信号(表2中表示为IF0、IF1与IF2)。作为举例，SRAM接口0对3个请求进行仲裁，并在一个时钟周期内确定IF0仲裁胜出(表2中表示为“SRAM接口0_仲裁”指示IF0)。相应地，总线接口0给出确认信号(表2中表示为总线接口0_ack有效)，指示SRAM访问请求处理完成，主设备可在下一时钟周期向总线接口0发出新的SRAM访问请求，并且SRAM 0的地址0被访问，SRAM接口0将访问结果传送给总线接口0。而由于在t0时刻，在SRAM接口0，IF1与IF2仲裁失败，总线接口1与总线接口2对的SRAM地址0的访问请求被延迟。相应地，“总线接口1_ack”与“总线接口2_ack”在t0时钟周期内无效，从而主设备1与主设备2知晓总线接口1与总线接口2的SRAM访问请求尚未完成，尚不能接受新的SRAM访问请求。

在根据本发明的实施例中，总线接口按从主设备接收SRAM访问请求的顺序返回SRAM访问结果，每次只向SRAM接口发出一个SRAM访问请求，只有在当前SRAM访问请求完成后才从主设备接收下一个SRAM访问请求，因而在总线接口上不需要进行乱序重整。以及SRAM接口每次也仅向一个SRAM发出访问请求，并在当前SRAM访问请求完成后才处理下一个SRAM访问请求，因而SRAM接口也不需要进行乱序重整。

在t1时刻，总线接口0接收到来自主设备0的下一SRAM访问请求(访问地址1)，依据地址的低2位，将SRAM访问请求发送给SRAM接口1。此时在SRAM接口1只收到来自总线接口0的访问请求(表2中表示为“SRAM接口1_in”收到IF0)，该访问请求仲裁胜出(表2中表示为“SRAM接口1_仲裁”指示IF0)，相应地，SRAM1的地址0被访问，SRAM接口0将访问结果传送给总线接口0。

且在t1时刻，总线接口1与总线接口2继续将各自对SRAM地址0的访问请求发送给SRAM接口0。SRAM接口0进行仲裁，在一个时钟周期内确定IF1仲裁胜出。相应地，SRAM 0的地址0被访问，SRAM接口0将访问结果传送给总线接口1。

在t2时刻，总线接口0接收到来自主设备0的下一SRAM访问请求(访问地址2)，依据地址的低2位，将SRAM访问请求发送给SRAM接口2。此时在SRAM接口2只收到来自总线接口0的访问请求，该访问请求仲裁胜出，相应地，SRAM2的地址0被访问。总线接口1接收到来自主设备1的下一SRAM访问请求(访问地址1)，依据地址的低2位，将SRAM访问请求发送给SRAM接口1。此时在SRAM接口1只收到来自总线接口1的访问请求，该访问请求仲裁胜出，相应地，SRAM1的地址0被访问，并且访问结果被发送给总线接口1。

在t1时刻，总线接口2发送给SRAM接口0的访问请求仲裁失败。在t2时刻，总线接口2继续将对SRAM地址0的访问请求发送给SRAM接口0。SRAM接口0进行仲裁，在一个时钟周期内确定IF2仲裁胜出。相应地，总线接口2给出确认信号(表2，总线接口2_ack有效)，SRAM0的地址0被访问，访问结果传送给总线接口2。

在t3时刻-t9时刻的每一时刻，在每个SRAM接口上仅接收到来自单一总线接口的SRAM访问请求，从而每个SRAM访问均会仲裁胜出并被立即响应。在t7时刻，主设备0的突发SRAM访问被完成。在t8时刻，总线接口0不再接收来自主设备0的访问请求(表2，总线接口0_req无效)，以及主设备1的突发SRAM访问被完成。在t9时刻，总线接口1不再接收来自主设备1的访问请求(表2，总线接口1_req无效)，以及主设备2的突发SRAM访问被完成。

在根据本发明的实施例中，总线接口对于接收到的来自主设备的访问请求进行拆分。例如SRAM访问请求为32位宽，而SRAM接口8位宽，对于一个SRAM访问请求，总线接口将其拆成4个访问请求来访问4个SRAM。在另一个例子中，SRAM访问请求为32位宽，而SRAM接口16位宽，对于一个SRAM访问请求，总线接口将其拆成2个访问请求来访问2个SRAM。对应地，总线接口在收到所有这些SRAM访问的结果后，才从总线网络接收下一SRAM访问请求。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种SRAM控制器，其特征在于，包括多个总线接口以及多个SRAM接口；其中，每个总线接口通过总线网络直接且仅耦合到一个主设备上，且每个总线接口耦合到所有SRAM接口的每个；每个SRAM接口耦合到所有总线接口的每个，且耦合到一个SRAM；总线接口用于从总线网络接收主设备发出的SRAM访问请求，并根据SRAM访问请求中指定的地址将SRAM访问请求发送给对应的SRAM接口；SRAM接口用于响应于一个或多个总线接口发出的SRAM访问请求，选择出一个SRAM访问请求，并根据该选择出的SRAM访问请求访问对应的SRAM；

其中，每个总线接口将所接收的突发SRAM访问请求转换为满足SRAM位宽的SRAM访问请求；总线接口每次只向SRAM接口发出一个SRAM访问请求，在当前SRAM访问请求完成后才向SRAM 接口发出下一个SRAM访问请求，并且总线接口在接收到所有SRAM 访问请求的结果后，才从总线网络接收下一个突发SRAM访问请求，总线接口不需要进行乱序重整。

2.根据权利要求1所述的SRAM控制器，其特征在于，总线接口根据SRAM访问请求中指定的地址，选择一个SRAM接口，并将SRAM访问请求中指定的地址的存储单元地址发送给所选择的SRAM接口。

3.根据权利要求1或2所述的SRAM控制器，其特征在于，SRAM接口的个数为N，每个SRAM中的存储单元的个数为M，SRAM访问请求中指定的地址包括Log2(M)+Log2(N)位；其中，每个总线接口依据接收的SRAM访问请求中指定的地址的低Log2(N)位选择对应的SRAM接口，根据高Log2(M)位选择该SRAM接口对应的SRAM中的存储单元。

4.根据权利要求1或2所述的SRAM控制器，其特征在于，SRAM接口还从SRAM接收SRAM访问请求的处理结果，并将该访问结果发送给传输该SRAM访问请求的总线接口；每个总线接口在收到SRAM访问请求的处理结果后，才从总线网络接收下一个SRAM访问请求。

5.如权利要求1或2所述的SRAM控制器，其特征在于，总线接口具有优先级，SRAM接口响应于多个总线接口的SRAM访问请求时，在第一时钟周期内，根据优先级选择出SRAM访问请求，并根据该选择出的SRAM访问请求访问相应的SRAM。

6.一种SRAM控制方法，其特征在于，包括：

步骤S1、总线接口从总线网络接收主设备发出的SRAM访问请求；

步骤S2、总线接口根据SRAM访问请求中指定的地址，将SRAM访问请求发送给对应SRAM接口；

步骤S3、响应于一个或多个总线接口发出的SRAM访问请求，SRAM接口选择出一个SRAM访问请求，并根据该选择出的SRAM访问请求访问对应的SRAM；

其中，在执行步骤S2之前，所述方法还包括：

总线接口将所接收的突发SRAM访问请求转换为满足SRAM位宽的SRAM访问请求；总线接口每次只向SRAM接口发出一个SRAM访问请求，在当前SRAM访问请求完成后才向SRAM 接口发出下一个SRAM访问请求，并且总线接口在接收到所有SRAM 访问请求的结果后，才从总线网络接收下一个突发SRAM访问请求，总线接口不需要进行乱序重整。

7.根据权利要求6所述的SRAM控制方法，其特征在于，步骤S2包括：总线接口根据SRAM访问请求中指定的地址，选择一个SRAM接口，并将SRAM访问请求中指定的地址的存储单元地址发送给所选择的SRAM接口。

8.根据权利要求6或7所述的SRAM控制方法，其特征在于，步骤S3中，SRAM接口选择出一个SRAM访问请求包括：在第一时钟周期内，根据优先级选择SRAM访问请求。