CN112231254A - 存储器仲裁方法及存储器控制器 - Google Patents

Abstract

本申请实施例公开了一种存储器仲裁方法及存储器控制器，该存储器仲裁方法包括：接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述M个译码信息与所述M个存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；基于仲裁准则和所述每个访问请求的M个译码信息，确定访问所述M个存储体的主控模块，从而能够避免多个主控模块并行访问存储器造成的冲突，提高主控模块访问存储器的效率。

Description

存储器仲裁方法及存储器控制器

技术领域

本申请涉及存储器技术领域，尤其涉及一种存储器仲裁方法及存储器控制器。

背景技术

深度学习算法是数据密集型算法，神经网络处理器在提供足够算力的同时，需要解决数据带宽的问题，为了有效地减少对双倍速(Double Data Rate，DDR)带宽的冲击，神经网络处理器内核都会有本地共享静态随机存取存储器(Static Random Access Memory，SRAM)的存储空间。为了提供足够的数据带宽，需要有高效的SRAM控制器装置，来提供足够的SRAM访问带宽，保证计算阵列及时获取需要的数据。然而，现有的SARM控制器复杂度高，多个直接存储器访问(Direct Memory Access，DMA)同时访问时，即多个DMA请求访问的存储空间存在交集时，会导致存储器的访问冲突，存储器中的访问冲突会导致存储器的使用效率降低。

申请内容

本申请实施例提供了一种存储器仲裁方法及存储器控制器，能够避免多个主控模块并行访问存储器造成的冲突，提高主控模块访问存储器的效率。

第一方面，本申请实施例提供一种存储器仲裁方法，应用于存储器控制器，所述方法包括：

接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；

对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述M个译码信息与所述M个存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；

基于仲裁准则和所述每个访问请求的M个译码信息，确定访问所述M个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。

第二方面，本申请实施例提供一种存储器控制器，所述存储器控制器包括译码电路和仲裁电路，其中，

所述译码电路，用于接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；

所述译码电路，还用于对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述译码信息与所述存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；

所述仲裁电路，用于基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。

第三方面，本申请实施例提供一种芯片，所述计算芯片包括第二方面提供的存储器控制器。

第四方面，本申请实施例提供一种计算装置，所述计算装置包括第三方面提供的计算芯片或第二方面提供的存储器控制器。

第五方面，本申请实施例提供另一种计算装置，所述计算装置包括处理器、存储器、通信接口，以及一个或多个程序，所述一个或多个程序被存储在所述存储器中，并且被配置由所述中央处理器执行，所述程序包括用于执行本申请实施例第一方面所述方法中的步骤的指令。

第六方面，本申请实施例提供了一种计算机可读存储介质，其中，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储用于电子数据交换的计算机程序，其中，所述计算机程序使得计算机执行上述第一方面所述的方法中所描述的部分或全部步骤。

第七方面，本申请实施例提供了一种计算机程序产品，其中，上述计算机程序产品包括存储了计算机程序的非瞬时性计算机可读存储介质，上述计算机程序可操作来使计算机执行如本申请实施例第一方面所述的方法中所描述的部分或全部步骤。该计算机程序产品可以为一个软件安装包。

实施本申请实施例，具备如下有益效果：

可以看出，本申请实施例中所描述的存储器仲裁方法及存储器控制器，通过接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述M个译码信息与所述M个存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。在本申请中，通过访问请求的译码信息可以确定发送该访问请求的主控模块所访问的存储体，在有多个主控模块同时访问同一存储体时，根据仲裁准则，可以确定访问该存储体的主控模块，使得主控模块所请求访问的存储空间之间不存在交集，即每个存储体中不存在访问冲突，从而能够避免多个主控模块并行访问存储器造成的冲突，提高主控模块访问存储器的效率。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种存储器控制器的结构示意图；

图2是本申请实施例提供的一种存储器仲裁方法的流程示意图；

图3是本申请实施例提供的一种时序示意图；

图4是本申请实施例提供的另一种存储器控制器的示意图；

图5是本申请实施例提供的一种仲裁电路的示意图；

图6是本申请实施例提供的一种计算装置的结构示意图。

具体实施方式

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

下面通过具体实施例，对本申请进行详细说明。

请参阅图1，图1是本申请实施例提供的一种存储器控制器的结构示意图。如图1所示，该存储器控制器包括N个译码电路和M个仲裁电路，其中，所述译码电路与主控模块(Master)一一对应，所述仲裁电路与存储器的存储体(BANK)一一对应。

在本申请实施例中，主控模块通过存储器控制器访问存储器的存储空间，每个译码电路接收对应主控模块发送的访问请求，然后对接收的每个访问请求进行译码，得到每个访问请求的M个译码信息，并分别向M个仲裁电路发送所述每个访问请求的M个译码信息，每个仲裁电路基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个仲裁电路对应存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。

请参阅图2，图2是本申请实施例提供的一种存储器仲裁方法的流程示意图，应用于如图1所示的存储器控制器。如图2所示，该存储器仲裁方法包括以下步骤。

S210、接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数。

其中，每个访问请求中包括MASTER_XBAR_REQ、MASTER_XBAR_WR、MASTER_XBAR_ADDR、MASTER_XBAR_WDATA、MASTER_XBAR_WMASK、XBAR_MASTER_READY、XBAR_MASTER_BVALID、XBAR_MASTER_RDATA和XBAR_MASTER_RVALID等信号，主控模块根据上述信号访问存储器。

具体地，所述MASTER_XBAR_REQ信号用于访问存储器的使能有效信号，时钟宽度的脉冲信号；所述MASTER_XBAR_WR信号用于访问存储器的写使能信号，MASTER_XBAR_WR信号的值为1表示写功能，MASTER_XBAR_WR信号的值为0表示读功能；所述MASTER_XBAR_ADDR信号用于访问存储器的地址，根据地址可以决定访问存储器的哪个存储体以及存储体的哪一行；所述MASTER_XBAR_WDATA信号用于访问存储器的写数据总线，MASTER_XBAR_WDATA信号的数据宽度可以根据主控模块需求自定义；所述MASTER_XBAR_WMASK信号用于访问存储器的写数据开关，每位(byte)写数据总线对应一个比特(bit)的WMASK信号，比如，如果MASTER_XBAR_WDATA信号的数据位宽为128bit(16bytes)，那么MASTER_XBAR_WMASK信号数据位宽为16bit宽度；所述XBAR_MASTER_READY信号用于表示存储器控制器可以接受当前的MASTER_XBAR_REQ信号，如果XBAR_MASTER_READY信号为低电平，那么主控模块需要保持住当前请求信号，一直到XBAR_MASTER_READY信号拉高，具体可参见图3的时序图；所述XBAR_MASTER_BVALID信号对应写的MASTER_XBAR_REQ信号，XBAR_MASTER_BVALID信号的值为1表示MASTER_XBAR_REQ信号已经写入了存储器中；所述XBAR_MASTER_RDATA信号对应读的MASTER_XBAR_REQ信号，XBAR_MASTER_RDATA信号的值表示从存储器中读取的返回数据；所述XBAR_MASTER_RVALID信号对应读的MASTER_XBAR_REQ信号，用于表明XBAR_MASTER_RDATA信号的有效指示。

其中，在XBAR_MASTER_READY信号为低电平(无效)时，表示存储器控制器已经不能接受新的访问请求，如果此时MASTER_XBAR_REQ信号是有效的，那么存储器控制器需要保持住当前的访问请求，直到XBAR_MASTER_READY信号拉高为高电平，存储器控制器才可以更新访问请求。在XBAR_MASTER_READY信号为高电平时，MASTER_XBAR_REQ信号可以连续发送没有任何限制，而且不需要等XBAR_MASTER_BVALID信号和/或XBAR_MASTER_RVALID信号的返回，在仲裁不被阻挡的情况下，主控模块可以满负荷的流水访问存储器。

进一步地，MASTER_XBAR_WDATA信号和/或MASTER_XBAR_WDATA信号的数据宽度可以根据设计需要选择合适的宽度，只需要主控模块和存储器控制器相同即可，每个MASTER_XBAR_REQ信号都会对应一个XBAR_MASTER_BVALID信号或者XBAR_MASTER_RVALID信号，其中，写请求对应XBAR_MASTER_BVALID信号，读请求对应XBAR_MASTER_RVALID信号。

在本申请实施例中，一个存储器可以切割成M个存储体，并配置每个所述存储体的数据位宽。每个存储体的数据位宽在切割时可配置，从而可以提供M倍数据带宽，M的数量也可以根据设计需要选择合适的值。例如，假设M为32，存储体的位宽为64bit，主控模块数量N为8，则MASTER_XBAR_WDATA信号的位宽为256bit，对应MASTER_XBAR_WMASK信号的位宽为32bit。在本申请实施例中，存储体数量、主控模块数量可以根据实际情况灵活配置，提高访问效率。

进一步地，所述M个存储体的数据位宽可以相同或不同，即在存储器将切割成M个存储体时，可以根据需求配置每个存储体的数据位宽，例如，在将存储器切割成3个存储体，第一个存储体的数据位宽可以为128bit，第二个存储体的和第三个存储体的数据位宽可以为64bit。

其中，存储器控制器包括N个译码电路和M个仲裁电路，所述译码电路与所述主控模块一一对应，所述仲裁电路与所述存储体一一对应。当多个主控模块发送访问请求时，与主控模块对应的译码电路可以接收该访问请求，使得存储器支持多个主控模块同时访问多个存储体，提高主控模块访问存储器的效率。

需要说明的是，一个主控模块可以在一个时钟周期内可以只发送一个访问请求，也可以同时发送多个访问请求，本申请实施例对此不做限定。

实际应用中，存储器控制器可以贴近主控模块设置，存储器控制器也可以贴近存储器设置，存储器相对于存储器控制器远离主控模块设置。可选的，存储器可以是集成于主控模块上的片上存储单元，也可以是与主控模块连接的外部存储单元。可选的，存储器可以是静态随机存取存储器(Static Random-Access Memory，SRAM)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)、只读存储器(Read-Only Memory，ROM)、同步动态随机存储器(Synchronous Dynamic Random Access Memory，SDRAM)，本申请实施例对此不做限制。

可选的，所述主控模块可以是处理器、直接存储器访问(Direct Memory Access，DMA)、Cache存储器，本申请实施例对比不做限定。进一步地，上述处理器可以是中央处理器(Central Processing Unit，CPU)、神经网络处理器(Neural-Network Processing Unit，NPU)、图形处理器(Graphics Processing Unit，GPU)或图像处理器(Image ProcessingUnit)，本申请对此不做限定。根据处理器的不同，本申请实施例提出的存储器仲裁方法可以应用于图像识别、深度学习、计算机视觉、智能机器人、自然语言处理等人工智能应用领域，执行人工智能领域中的存储器访问。

S220、对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述译码信息与所述存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体。

可选的，所述对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，包括：每个译码电路对接收的访问请求进行译码，得到每个访问请求的M个译码信息，并分别向所述M个仲裁电路发送所述每个访问请求的M个译码信息。

其中，译码电路接收到相应的访问请求后进行译码，得到每个存储体对应的译码信息，即M个译码信息。M个译码信息可能会指示连续多个存储体被访问，一个访问请求访问的存储体数量取决于MASTER_XBAR_WMASK中有效1的个数。每个访问请求最多会同时访问5个连续的存储体(地址非存储体对齐时)。然后，每个译码电路将每个访问请求译码出的M个译码信息分别发送到M个仲裁电路中。例如，如图4所示，总共有8个主控模块，32个存储体，每个主控模块发送一个访问请求，则8个译码电路分别接收对应主控模块发送的访问请求，并将访问请求译码成32个译码信息，每个译码信息对应一个存储体，然后每个译码电路将32个译码信息发送到32个仲裁电路，每个仲裁电路用于仲裁访问对应存储体的主控模块，每个仲裁电路都会收到8组32个译码信息。

S230、基于仲裁准则和所述每个访问请求的M个译码信息，确定访问所述M个存储体的主控模块。

其中，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。每个仲裁电路对应一个存储体资源，每个仲裁电路可以独立完成各自的仲裁逻辑，相互之间没有干扰。

在本申请实施例中，所述仲裁准则包括固定优先级仲裁准则和轮训优先级仲裁准则。

每个仲裁电路都会收到N组的M个译码信息，每个主控模块支持固定优先级仲裁准则和轮训优先级仲裁准则。在固定优先级仲裁准则下，高优先级的主控模块总是优先得到访问授权(grant)。在一些示例中，如果高优先级主控模块持续发出请求，则低优先级主控模块就会持续得不到访问授权，一直无法访问存储器。在轮训优先级仲裁准则下，同一个时钟周期的访问请求，会优先依次获得授权grant，然后才开始下一个时钟周期的访问请求的仲裁；这样8个主控模块可以获得均等的访问机会，对于低固定优先级的主控模块来说，就不会持续得不到授权grant。

可选的，所述基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块，包括：

在所述N个主控模块的优先级模式值均为第一值的情况下，所述仲裁电路基于所述固定优先级仲裁准则确定所述N个主控模块的优先级；在所述N个主控模块的优先级模式值均为第二值的情况下，所述仲裁电路基于所述轮训优先级仲裁准则确定所述N个主控模块的优先级；基于所述N个主控模块的优先级顺序和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块。

其中，所述访问请求还可以包括所述优先级模式配置信号，该优先级配置信号用于指示发送所述访问请求的主控模块所使用的仲裁准则。

具体地，仲裁电路接收到每个访问请求的M个译码信息后，会根据主控模块选择的优先级模式确定仲裁准则。其中，Pri_mode为主控模块的优先级模式配置信号，每个主控模块都有各自的Pri_mode，Pri_mode可以由软件进行配置。

当主控模块的优先级模式值均为第一值，即Pri_mode取值为第一值时，仲裁电路选择固定优先级仲裁准则。仲裁电路根据主控模块的优先级顺序依次确定访问存储体的主控模块。在多个主控模块访问同一个存储体时，优先级高的主控模块优先访问该存储体。例如，假设N为8，优先级从主控模块0～主控模块7依次降低，在Pri_mode＝0时，选择固定优先级仲裁准则，主控模块0发送的访问请求master0_req直接送到选择器进行仲裁，只要master0_req有效，就可以直接获得仲裁；当主控模块0、主控模块1和主控模块5均需要访问存储体0时，由于主控模块0的优先级最高，因此主控模块0优先访问存储体0。

当主控模块的优先级模式值均为第二值，即Pri_mode取值为第二值时，仲裁电路选择轮询优先级仲裁准则。同一个时钟周期的访问请求，仲裁电路可以根据主控模块发送访问请求的时间顺序依次确定访问存储体的主控模块。

如图5所示，假设N为8，master0_req～master7_req为8个主控模块发送访问请求以访问存储体0，在Pri_mode＝1时，选择轮询优先级仲裁准则，仲裁电路根据master_req&master_mask确定访问存储体的主控模块。其中，master_mask为仲裁电路标记主控模块的信号。假设master_req总是源源不断的送过来，所以master_req总是0xff，而master_mask可以保证同一时刻来的master_req轮询完成授权访问，然后才会开始处理后面时钟周期过来的访问请求。

举例说明，Pri_mode＝＝1时，在时钟周期1时，若master_req＝0xff,master_mask＝0xff，则主控模块0发送的master0_req被授权；在时钟周期2时，若master_req＝0xff,master_mask＝0x7f，则主控模块1发送的master1_req被授权；在时钟周期3时，若master_req＝0xff,master_mask＝0x3f，则主控模块2发送的master2_req被授权；在时钟周期4时，若master_req＝0xff,master_mask＝0x1f，则主控模块3发送的master3_req被授权；在时钟周期5时，若master_req＝0xff,master_mask＝0x0f，则主控模块4发送的master4_req被授权；在时钟周期6时，若master_req＝0xff,master_mask＝0x07，则主控模块5发送的master5_req被授权；在时钟周期7时，若master_req＝0xff,master_mask＝0x03，则主控模块6发送的master6_req被授权；在时钟周期8时，若master_req＝0xff,master_mask＝0x01，则主控模块7发送的master7_req被授权；在时钟周期9时，若master_req＝0xff,master_mask＝0xff，则主控模块0发送的master0_req被授权；在时钟周期10时，若master_req＝0xff,master_mask＝0x7f，则主控模块1发送的master1_req被授权，依次轮询下去。

其中，所述第一值可以为1，也可以为0；所述第二值可以为1，也可以为0。当第一值为1时，第二值为0；当第一值为0时，第二值为1。

在本申请实施例中，支持多个主控模块同时访问多个存储体，即根据主控模块的需求，每个存储体可以由一个主控模块进行访问，每个存储体也可以由多个主控模块同时进行访问，本申请实施例对此不做限定。在不同主控模块访问同一存储体发生冲突时，根据主控模块的优先级进行仲裁，提供了高效的仲裁方法，避免了主控模块同时访问同一存储体造成的冲突问题。

在一种可能的实施例中，所述方法还包括：接收来自至少一个存储体的授权信息，基于所述授权信息确定所述每个访问请求所请求的存储体是否得到授权。

可选的，所述接收来自至少一个存储体的授权信息，基于所述授权信息确定所述每个访问请求所请求的存储体是否得到授权，包括：

在所述译码电路接收到所有第一存储体的授权信息时，确定第一访问请求所请求的存储体全部得到授权，所述第一存储体为所述第一访问请求所请求的任一存储体，所述第一访问请求为所述译码电路接收的任一访问请求；在所述译码电路接收到部分第一存储体的授权信息时，确定所述第一访问请求所请求的存储体部分得到授权；在所述译码电路未接收到第一存储体的授权信息时，确定所述第一访问请求所请求的存储体均未得到授权。

其中，译码电路在发送译码信息后，需要接收到存储体返回的授权信息。当译码电路接收到访问请求所请求的所有存储体发送的授权信息时，则表示当前主控模块发送的访问请求被接受，主控模块可以发送下一个访问请求，XBAR_MASTER_READY信号保持为高电平。例如，假设译码电路1接收的访问请求1所请求的存储体为存储体0、存储体1和存储体5，当译码电路1接收到存储体0、存储体1和存储体5发送的授权信息时，则认为访问请求1被接受，发送访问请求1的主控模块可以访问存储体0、存储体1和存储体5。

当译码电路接收到访问请求所请求的部分存储体发送的授权信息时，则表示发送该访问请求的主控模块访问的存储体与其他主控模块访问的存储体存在交集。译码电路如果未接收到访问请求所请求的存储体的授权信息，确定未发送授权信息的存储体未得到授权，主控模块在当前时钟周期内无法访问未授权的存储体。例如，假设译码电路1接收的访问请求1所请求的存储体为存储体0、存储体1和存储体5，当译码电路1接收到存储体0和存储体5发送的授权信息时，则认为访问请求1部分被接受，发送访问请求1的主控模块可以访问存储体0和存储体5，不能访问存储体1。

当译码电路未接收到访问请求所请求的存储体发送的授权信息时，则表示发送该访问请求的主控模块访问的存储体均与其他主控模块访问的存储体存在交集，主控模块在当前时钟周期内无法访问存储体。

可选的，所述方法还包括：在所述第一访问请求所请求的存储体全部得到授权时，所述译码电路接收对应主控模块的新的访问请求；

在所述第一访问请求所请求的存储体部分或均未得到授权时，所述译码电路向所述仲裁电路重新发送未授权的存储体对应的译码信息。

其中，当译码电路接收到访问请求所请求的所有存储体发送的授权信息时，主控模块发送的访问请求被接受，主控模块可以发送下一个访问请求，XBAR_MASTER_READY信号保持为高电平，在下一时钟周期时，译码电路可以接收主控模块发送下一个访问请求。

当译码电路接收到访问请求所请求的部分存储体发送的授权信息时，译码电路可以将访问请求进行分散处理，主控模块可以在当前时钟周期内访问得到授权的存储体，在下一时钟周期内译码电路再向所述仲裁电路重新发送未授权的存储体对应的译码信息来进行仲裁，直到该访问请求所请求的所有存储体都得到授权。

当译码电路未接收到访问请求所请求的存储体发送的授权信息时，主控模块发送的访问请求被拒绝，主控模块在当前时钟周期内无法访问存储器，在下一时钟周期内译码电路再向所述仲裁电路重新发送未授权的存储体对应的译码信息来进行仲裁，直到该访问请求所请求的所有存储体都得到授权。

进一步地，在访问请求所请求的所有存储体未都得到授权期间，XBAR_MASTER_READY信号拉低，并保持为低电平，直到访问请求所请求的所有存储体都得到授权，主控模块可以发送下一个访问请求，XBAR_MASTER_READY信号重新拉高。

具体地，当不同主控模块访问的存储体没有任何交集时，每个主控模块并行访问不同的存储体，主控模块之间互不影响。当不同的主控模块访问的存储体存在交集时，对于没有交集的存储体，主控模块可以分别并行完成访问，存在冲突的存储体部分，则按照主控模块的优先级顺序先后串行访问。在本申请实施例中，当主控模块访问的存储体存在交集时，采用分散的处理方法，使得主控模块并行访问没有交集的存储体，根据主控模块优先级顺序串行访问有交集的存储体，从而避免了多个主控模块同时访问一个存储体造成的冲突，提高主控模块访问存储器的效率。

可以看出，本申请实施例中所描述的存储器仲裁方法，通过接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述M个译码信息与所述M个存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；基于仲裁准则和所述每个访问请求的M个译码信息，确定访问所述M个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。在本申请中，通过访问请求的译码信息可以确定发送该访问请求的主控模块所访问的存储体，在有多个主控模块同时访问同一存储体时，根据仲裁准则，可以确定访问该存储体的主控模块，使得主控模块所请求访问的存储空间之间不存在交集，即每个存储体中不存在访问冲突，从而能够避免多个主控模块并行访问存储器造成的冲突，提高主控模块访问存储器的效率。

上述主要从方法侧执行过程的角度对本申请实施例的方案进行了介绍。可以理解的是，计算装置为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所提供的实施例描述的各示例的单元及算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

请参阅图6，图6是本申请实施例提供的一种计算装置的结构示意图，如图6所示，该计算装置包括一个或多个处理器、一个或多个存储器、一个或多个通信接口，以及一个或多个程序；所述一个或多个程序被存储在所述存储器中，并且被配置由所述一个或多个处理器执行；

所述程序包括用于执行以下步骤的指令：接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；

对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述译码信息与所述存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；

基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。

在一个可能的示例中，在对所述多个访问请求进行译码，得到每个访问请求的M个译码信息方面，所述程序包括还用于执行以下步骤的指令：

对接收的访问请求进行译码，得到每个访问请求的M个译码信息，并发送所述每个访问请求的M个译码信息。

在一个可能的示例中，所述仲裁准则包括固定优先级仲裁准则和轮训优先级仲裁准则；在基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块方面，所述程序包括还用于执行以下步骤的指令：

在所述N个主控模块的优先级模式值均为第一值的情况下，所述仲裁电路基于所述固定优先级仲裁准则确定所述N个主控模块的优先级；

在所述N个主控模块的优先级模式值均为第二值的情况下，所述仲裁电路基于所述轮训优先级仲裁准则确定所述N个主控模块的优先级；

基于所述N个主控模块的优先级顺序和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块。

在一个可能的示例中，所述程序包括还用于执行以下步骤的指令：

接收来自至少一个存储体的授权信息，基于所述授权信息确定所述每个访问请求所请求的存储体是否得到授权。

在一个可能的示例中，在接收来自至少一个存储体的授权信息，基于所述授权信息确定所述每个访问请求所请求的存储体是否得到授权方面，所述程序包括还用于执行以下步骤的指令：

在接收到所有第一存储体的授权信息时，确定第一访问请求所请求的存储体全部得到授权，所述第一存储体为所述第一访问请求所请求的任一存储体，所述第一访问请求为所述译码电路接收的任一访问请求；

在接收到部分第一存储体的授权信息时，确定所述第一访问请求所请求的存储体部分得到授权；

在未接收到第一存储体的授权信息时，确定所述第一访问请求所请求的存储体均未得到授权。

在一个可能的示例中，所述程序包括还用于执行以下步骤的指令：

在所述第一访问请求所请求的存储体全部得到授权时，接收对应主控模块的新的访问请求；

在所述第一访问请求所请求的存储体部分或均未得到授权时，重新发送未授权的存储体对应的译码信息。

在一个可能的示例中，在所述固定优先级仲裁准则下，所述程序包括还用于执行以下步骤的指令：高优先级的所述主控模块优先得到访问授权。

在一个可能的示例中，在所述轮训优先级仲裁准则下，所述程序包括还用于执行以下步骤的指令：同一个时钟周期内的所述访问请求依次获得授权。

在一个可能的示例中，所述程序包括还用于执行以下步骤的指令：将所述存储器切割成M个所述存储体，并配置每个所述存储体的数据位宽。

需要说明的是，本申请实施例的具体实现过程可参见上述方法实施例所述的具体实现过程，在此不再赘述。

其中，上述处理器可以是CPU、NPU、GPU或图像处理器(Image Processing Unit)，本申请对此不做限定。根据处理器的不同，本申请实施例提出的存储器仲裁方法可以应用于图像识别、深度学习、计算机视觉、智能机器人、自然语言处理等人工智能应用领域，执行人工智能领域中的复杂功能计算。

本申请实施例提供另一种计算装置，该电子包含于上述的芯片或上述的存储器控制器。

本申请实施例还提供一种计算机存储介质，其中，该计算机存储介质存储用于电子数据交换的计算机程序，该计算机程序使得计算机执行如上述方法实施例中记载的任一方法的部分或全部步骤。

本申请实施例还提供一种计算机程序产品，上述计算机程序产品包括存储了计算机程序的非瞬时性计算机可读存储介质，上述计算机程序可操作来使计算机执行如上述方法实施例中记载的任一方法的部分或全部步骤。该计算机程序产品可以为一个软件安装包。

需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。

上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干指令用以使得一台计算机设备(可为个人计算机、终端设备或者网络设备等)执行本申请各个实施例上述方法的全部或部分步骤。而前述的存储器包括：U盘、ROM、RAM、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储器中，存储器可以包括：闪存盘、ROM、RAM、磁盘或光盘等。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (14)

1.一种存储器仲裁方法，其特征在于，应用于存储器控制器，所述方法包括：

接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；

对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述译码信息与所述存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；

基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。

2.根据权利要求1所述的方法，其特征在于，所述存储器控制器包括N个译码电路和M个仲裁电路，所述译码电路与所述主控模块一一对应，所述仲裁电路与所述存储体一一对应；

所述对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，包括：

每个译码电路对接收的访问请求进行译码，得到每个访问请求的M个译码信息，并分别向所述M个仲裁电路发送所述每个访问请求的M个译码信息。

3.根据权利要求2所述的方法，其特征在于，所述仲裁准则包括固定优先级仲裁准则和轮训优先级仲裁准则；

所述基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块，包括：

在所述N个主控模块的优先级模式值均为第一值的情况下，所述仲裁电路基于所述固定优先级仲裁准则确定所述N个主控模块的优先级；

在所述N个主控模块的优先级模式值均为第二值的情况下，所述仲裁电路基于所述轮训优先级仲裁准则确定所述N个主控模块的优先级；

基于所述N个主控模块的优先级顺序和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块。

4.根据权利要求2或3所述的方法，其特征在于，所述方法还包括：

接收来自至少一个存储体的授权信息，基于所述授权信息确定所述每个访问请求所请求的存储体是否得到授权。

5.根据权利要求4所述的方法，其特征在于，所述接收来自至少一个存储体的授权信息，基于所述授权信息确定所述每个访问请求所请求的存储体是否得到授权，包括：

在所述译码电路接收到所有第一存储体的授权信息时，确定第一访问请求所请求的存储体全部得到授权，所述第一存储体为所述第一访问请求所请求的任一存储体，所述第一访问请求为所述译码电路接收的任一访问请求；

在所述译码电路接收到部分第一存储体的授权信息时，确定所述第一访问请求所请求的存储体部分得到授权；

在所述译码电路未接收到第一存储体的授权信息时，确定所述第一访问请求所请求的存储体均未得到授权。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

在所述第一访问请求所请求的存储体全部得到授权时，所述译码电路接收对应主控模块的新的访问请求；

在所述第一访问请求所请求的存储体部分或均未得到授权时，所述译码电路向所述仲裁电路重新发送未授权的存储体对应的译码信息。

7.根据权利要求3-6任一项所述的方法，其特征在于，在所述固定优先级仲裁准则下，高优先级的所述主控模块优先得到访问授权。

8.根据权利要求3-6任一项所述的方法，其特征在于，在所述轮训优先级仲裁准则下，同一个时钟周期内的所述访问请求依次获得授权。

9.根据权利要求7或8所述的方法，其特征在于，所述方法还包括：

将所述存储器切割成M个所述存储体，并配置每个所述存储体的数据位宽。

10.一种存储器控制器，其特征在于，所述存储器控制器包括译码电路和仲裁电路，其中，

所述译码电路，用于接收来自N个主控模块的多个访问请求，所述访问请求用于请求访问存储器，所述存储器包括M个存储体，所述N为大于1的正整数，所述M为正整数；

所述译码电路，还用于对所述多个访问请求进行译码，得到每个访问请求的M个译码信息，所述译码信息与所述存储体一一对应，所述译码信息用于指示发送所述访问请求的主控模块是否访问对应的存储体；

所述仲裁电路，用于基于仲裁准则和所述每个访问请求的M个译码信息，确定访问每个存储体的主控模块，所述仲裁准则用于在多个主控模块请求访问第一存储体时确定访问所述第一存储体的主控模块，所述第一存储体为所述M个存储体中的任一存储体。

11.一种芯片，其特征在于，所述芯片包括如权利要求10所述的存储器控制器。

12.一种计算装置，其特征在于，所述计算装置包括如权利要求11所述的芯片或如权利要求10所述的存储器控制器。

13.一种计算装置，其特征在于，所述计算装置包括处理器、存储器、通信接口，以及一个或多个程序，所述一个或多个程序被存储在所述存储器中，并且被配置由所述中央处理器执行，所述程序包括用于执行如权利要求1-9任一项所述的方法中的步骤的指令。

14.一种计算机可读存储介质，其特征在于，存储用于电子数据交换的计算机程序，其中，所述计算机程序使得计算机执行如权利要求1-9任意一项所述的方法。

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