201222250 六、發明說明： 【發明所屬之技術領域】 本申請案一般而言係關於管理一記憶體系統中之資料。 更具體而言，本申請案係關於一種實施一經改良程式化序 列以增強可再程式化非揮發性半導體快閃記憶體中之晶鞞 交織的記憶體系統。 【先前技術】 當將資料寫入至一習用快閃記憶體系統中之多個晶粒 時，一系統控制器通常利用其中在一異動期間在將資料寫 入至一晶粒之一下部頁之前將資料寫入至該相同晶粒之〆 上部頁之一程式化序列。由於在將資料寫入至一晶粒之_ 上部頁之後該晶粒之一快取進行釋放之時間量，因此在〆 異動期間在一系統控制器可執行至該晶粒之一下部頁之〆 寫入之刖，S亥系統控制器必須經常等待空間達一相當長的 時間週期。 【發明内容】 為解決減少一系統控制器在一異動期間必須等待空閒之 時間篁之需要，本文令揭示用於將資料順序地寫入至一記 憶體裝置的方法及系統，其藉由在一異動期間在將資料寫 入至一晶粒之一上部頁之前將資料寫入至該晶粒之一下部 頁來減少一系統控制器必須等待該記憶體裝置之一快取進 行釋放之一時間量。 根據-個態樣，揭示_種用於將資料順序地寫入至諸如 -通用串列匯流排(USB)記憶體裝置之一記憶體裝置的方 157855.doc 201222250 法。在包括一第一晶粒及一第二晶粒（該第一晶粒及該第 一曰曰粒中之每一者包括複數個頁）之一記憶體裝置中，接 收-第-組資料。將該第一組資料寫入至該第一晶粒及該 第一晶粒之一或多個頁。 在將該第-組資料寫入至該第—晶粒及該第二晶粒之— 或多個頁之後接收一第二組資料。將該第二組資料之一第 -部分寫入至該第二晶粒之—下部頁，且在將該第二組資 料之該第一部分寫入5辞笛-a， 至°哀第—M粒之一下部頁之後將該第 二組資料之一第二部分寫 I刀呙八主β玄第二晶粒之一上部頁。 在某些實施方案中，可名腺^ T j在將该第二組資料之該第一部分 寫入至該第二晶赴夕兮TT AR Έ· w 日曰扭之該下部頁之前將該第二組資料之一第
三部分寫入至該第一 S物+ , A 日日沐之一上部頁。此外，可在將該第 二組資料之該第二部分京入；p —够 刀冩入至该第二晶粒之該上部頁之後 將該第二組賢料之—笛π〇 八# 第四口Ρ刀寫入至該第一晶粒之一下部 頁。 根據另一態樣，揭示用於將資料順序地寫入至諸如- ⑽記憶體裝置之-記憶體袭置之另-方法4包括一第 一晶粒及一第二晶私fβ 曰粒（6亥第—晶粒及該第二晶粒中之每一 者包括複數個頁）之一記情 己隐體裝置中’將一組資料之一第 一部分寫入至該第—S私+ 曰日味之—上部頁。在將該組資料之該 第一部分寫入至該第一 Β 曰曰粒之§亥上。卩頁之後將該組資料之 一第二部分寫入至兮笛_曰 第一日日粒之一下部頁。在將該組資料 之該第二部分寫入至 主該弟一晶粒之该下部頁之後將該組資 料之一第三部分窵入s过哲 、 ·’、、 ^第二晶粒之一上部頁。在將該組 157855.doc 201222250 資料之該第三部分寫入至該第二晶粒之該上部頁之後將該 組資料之一第四部分寫入至該第一晶粒之一下部頁。 根據另一態樣，揭示一種諸如一 USB記憶體裝置之★己憶 體裝置’其包括一通信介面、一記憶體單元及—處理器。 該記憶體單元包括一第一晶粒及一第二晶粒，該第一晶粒 及該第二晶粒中之每一者包括複數個頁。 該處理器將經由該通信介面接收之資料順序地寫入至續 第一晶粒及該第二晶粒之一或多個頁。該處理器經組態以 經由該通信介面接收一第一組資料且將該第—組資料寫入 至該第一晶粒及該第二晶粒之一或多個頁。該處理器經組 態以在將該第一組資料寫入至該第一晶粒及該第二晶粒之 該一或多個頁之後經由該通信介面接收一第二組資料。該 處理器進-步經組態以在將該第二組資料之該第—部分寫 入至該第二晶粒之該下部頁之後將該第二組資料之一第一 部分寫人至該第二晶粒之—下纟卩頁且將該第二組資料之一 第二部分寫入至該第二晶粒之一上部頁。 在閱讀以下圖式、實施方式及申請專利範圍後將明瞭其 他特徵及優點。另夕卜，揭示其他實施例，且該等實施例中 之每-者可單獨使用或組合在一起使用。現將參考隨附圖 式闡述該等實施例。 【實施方式】 圖1至圖8b中展不適合供用於實施本發明之態樣之一 决閃。己隐體系統。圖!之一主機系統⑽將資料儲存至一記 憶體系統1〇2中且自記憶體系統取資料。該記憶« 157855.doc 201222250 統可係嵌入主機内之快閃記憶體，諸如呈安裝於一個人電 腦中之一固態（SSD)磁碟機的形式。另一選擇係，記憶體 系統102可呈一卡的形式，該卡透過如圖丨中所圖解說明之 一機械及電連接器之配件1〇4及1〇6以可抽換方式連接至該 主機。經組態供用作一内部或嵌入式SSD磁碟機之一快閃 記憶體可看起來類似於圖丨之示意圖，其甲主要差別係圮 憶體系統102在主機内部之位置。SSD磁碟機可呈離散模 組的形式，該等離散模組係旋轉磁碟機之直接替代元件。 就記憶體系統102而言，圖i之主機系統1〇〇可視為具有 由電路與軟體之一組合構成之兩個主要部件。其係—應用 程式部分108及與記憶體系統1〇2介接之一磁碟機部分 no。在一pc中，舉例而言，應用程式部分1〇8可包含運行 字處理、圖形、控制或其他流行應用軟體之一處理器η? 以及用於管理主機丨00上之資料之檔案系統丨14。在主要專 用於執行一單組功能之一相機、蜂巢式電話或其他主機系 統中，應用程式部分108包含操作該相機以拍攝及儲存圖 片、操作該蜂巢式電話以進行及接收呼叫及類似物。 圖1之記憶體系統102可包含非揮發性記憶體（諸如快閃 記憶體116)及一系統控制器118，此兩者皆與主機1〇〇介 接，記憶體系統102連接至主機100以來回傳遞資料且控制 記憶體116。系統控制器118可在資料程式化及讀取期間在 由主機100使用之資料之邏輯位址與快閃記憶體丨丨6之實體 位址之間轉換。快閃記憶體116可包含任一數目個記憶體 b曰粒120且僅以圖解方式在圖丨中展示兩個記憶體晶粒。在 157855.doc 201222250
功月b上’系統控制器1 1 8可包含盘主嫩金从A U 3 /、芏機糸統介接之一前端 122、用於協調記憶體116之操作 卜制态邏輯124、用於 諸如垃圾收集之内部記憶體管理操作之快閃管理邏輯126 及用以在控制器與快閃記憶體116之間提供—通信介面之 一或多個快閃介面模組（FIM)128。 系統控制器m可實施於一單個積體電路晶片上，諸如 -專用積體電路(ASIC)’諸如圖2中所展示。系統控制器 118之處理器206可組態為能夠經由呈古 田具有用於快閃記憶體 116中之各別4 12〇中之每一者之1/〇琿之—記憶體介面 與各別記憶體W辦之每—者單獨通信的—多線程處理 器。系統控制器m可包含—内部時鐘218。處理器裏經 由一内部資料匯流排202與一錯誤校正碼（ECC)模組214、 一 RAM緩衝器212、-主機介面216及啟動程式碼r〇m 21〇 通信。 快閃記憶體116中之每一晶粒12〇可含有組織成多個平面 之一記憶體胞陣列。為簡單起見，圖3之一者展示此等平 面3 10及312，但可替代地使用諸如四個或八個平面之更大 數目個平面。另一選擇係，一記憶體庫之記憶體胞陣列可 不劃分成平面。然而，當如此劃分時，每一平面具有其自 己的可彼此獨立操作之行控制電路3丨4及3丨6。電路3丨4及 316自系統匯流排3〇2之位址部分3〇6接收其各別記憶體胞 陣列之位址’且解碼該等位址以給各別位元線3丨8及32〇中 之特疋一者或多者定址。回應於在位址匯流排306上所 接收之位址透過列控制電路324給字線322定址。源電壓控 157855.doc 201222250 制電路326及328像p井電壓控制電路330及332—樣亦與各 別平面連接在一起。若庫3〇〇係呈具有一單記憶體胞陣列 之一記憶體晶片的形式，且若兩個或兩個以上此等晶片存 在於系統中’則資料透過與系統匯流排3〇2之資料部分3〇4 連接在一起之各別資料輸入/輸出電路334及336被傳送進 出平面310及312。電路334及336透過通過各別行控制電路 314及31 6連接至該等平面之線338及34〇實現將資料程式化 至s己憶體胞中且實現自其各別平面之記憶體胞讀取資料兩 者。 雖然系統控制器118中之處理器2〇6控制每一庫12〇中之 記憶體晶片之操作以程式化資料、讀取資料、抹除及照管 各種内務事情，但每一記憶體晶片亦含有執行來自控制器 118之〒7以執行此等功能之某一控制電路。介面電路 係連接至系統匯流排3〇2之控制及狀況部分3〇8。來自控制 器118之命令被提供至一狀態機344，狀態機344接著提供 對其他電路之特定控制以便執行此等命令。控制線346至 3 54將狀態機344與此等其他電路連接在一起，如圖3中所 展示。來自狀態機344之狀況資訊係經由線356通信至介面 3斗2以經由匯流排部分3〇8傳輸至控制器丨丨8。 下文論述記憶體胞陣列310及312之一 NAND架構，但可 替代地使用諸如N〇R之其他架構。圖4之電路圖圖解說明 一實例性NAND陣列，該NANE^_^列係圖3之記憶體庫3〇〇 之記憶體胞陣列310之一部分。提供大量數目個全域位元 線，為解釋簡單起見，在圖4中僅展示四個此等線4〇2至 157855.doc 201222250 彻。若干個串聯連接之記憶體胞串41()至424係連接於此 等位兀線中之一者與一參考電位之間。使用記憶體胞串 作為代表，複數個電荷儲存記憶體胞至係與該 串之任一端處之選擇電晶體434及436串聯連接。當一串之 選擇電晶體變為導電時，該串係連接於其位元線與該參考 電位之間。接著一次性地程式化或讀取彼串内之一個記憶 體胞。 圖4之字線438至444個別地跨越若干個記憶體胞串中之 每者中之個圮憶體胞之電荷儲存元件延伸，且閘極 446及450控制該等串之每一端處之選擇電晶體的狀態。使 共用共同字線及控制間極線438至45〇之記憶體胞串形成被 一起抹除之一記憶體胞區塊452。此胞區塊含有可一次性 地實體抹除之最多數目個胞。一次性地程式化一列記憶體 胞（沿字線438至444中之一者之彼等記憶體胞）。通常，以 規疋-人序程式化一 NAND陣列之列，在此情形下，以沿 最罪近於連接至接地或另一共同電位之串之端的字線444 之列開始。接下來程式化沿字線442之記憶體胞列’以此 類推，貫穿區塊452。最後程式化沿字線438之列。 一第二區塊454係類似的，其記憶體胞串係連接至與第 一區塊452中之串相同但具有一組不同字線及控制閘極線 之全域位元線。藉由列控制電路324將字線及控制閘極線 驅動至其適當操作電壓。若系統中存在一個以上平面（諸 如圖3之平面1及2)，則一個記憶體架構使用在其之間延伸 之共同字線。另一選擇係’可存在共用共同字線之兩個以 157855.doc -9· 201222250 ’單獨驅動個別平面之字 上平面。在其他記憶體架構中 線。 可操作記憶體胞以儲存兩個電荷位準，以使得一單位元 之資料儲存於每H此通常稱為二元或單階胞（SLC) §己憶體。另—選擇係，可操作記憶體胞以將兩個以上可價 測電荷位準儲存於每—電荷储存元件或區中，藉此在每一 者中儲存冑以上位凡之資料。此後―組態稱為多階胞 (MLC)記憶體。兩種類型之記憶體胞皆可用於一記憶體 中，舉例而言’二元快閃記憶體可用於快取資料且MLC記 憶體可用於較長期儲存。記情 竹屺隐體胞之電荷儲存元件最常見 的係導電浮動閘極，/曰可g '© 4® /4. ·«. J ^彳一 了另—選擇係不導電電介質電荷陷 獲材料。 圖5在概念性上圖解說明展示記憶體胞之四個平面5〇2至 508之-多平面配置。此等平面5()2至綱可位於一單個晶 粒上位於兩個晶粒上（該等平面中之兩者位於每一晶粒 上）或位於四個分離晶粒上。當然，其他數目（諸如丨、2、 8、16或更多）個平面可存在於一系統之每一晶粒中。該等 平面藉由矩形被個別地劃分成圖5中所展示之記憶體胞區 塊，諸如位於各別平面502至508中之區塊51〇、5ι2、Η* 及516。在每一平面中可存在數十個或數百個區塊。 如上文所提及，一記憶體胞區塊係抹除單元，即可被一 起實體抹除之最少數目個記憶體胞。然而，為增加平行 性，以更大元區塊單元操作區塊。來自每一平面之一個區 塊在邏輯上鏈接在一起以形成一元區塊。展示四個區塊 157855.doc •10- 201222250 510至51 6形成一個元區塊518。通常一起抹除一元區塊内 之所有胞。用於形成一元區塊之區塊不需要限制於其各別 平面内之相同相對位置，如由區塊522至528構成之一第二 几區塊520中所展示。雖然為達成高系統效能而通常較佳 跨越所有平面延伸該等元區塊，但可以動態地形成不同平 面中之一個、兩個或三個區塊中之任一者或全部之元區塊 的能力來操作記憶體系統。此允許元區塊之大小更緊密匹 配與在一個程式化操作中可用於儲存之資料量。 出於操作目的，個別區塊又被劃分成記憶體胞頁，如圖 63中所圖解說明。舉例而言，區塊510至510中之每一者之 。己憶體胞被各自劃分成八個頁？〇至p7。另一選擇係，在每 區塊内可存在32個、64個或更多個記憶體胞頁。頁係一 區塊内之-貝料程式化及讀取單％，其+有一次性地程式化 或4取之最少資料量。在圖32NAND架構中，一頁係由一 品内m予線之δ己憶體胞形成。然而，為增加記憶體系 統操作平订性，可將兩個或兩個以上區塊内之此等頁在邏 輯上鏈接成元頁。-元頁6()2係圖解說明於圖以中，其係 來自四個區塊51〇至516中之每一者之一個實體頁形成。 舉例而言，it頁6G2包含該等四個區塊中之每—者中之頁 P2’但—元1之頁不需要必須在該等區塊中之每-者内具 有相同相對位置。 〃 在操作以㈣位元之資料儲存於每—記憶體胞中之咖 咖之實施方案中，每-記憶體胞經組態以儲存對應於 值U」01」、「10」及「00」之四個電荷位準。該兩位 157855.doc -11- 201222250 兀之資料中之每一位元可表示一下部頁之一頁位元或一上 部頁之-頁位元中該下部頁及上部頁橫跨共用—妓同 字線之—系列記憶體胞。通常，該兩位元之資料之較低有 效位表示一下部頁之一百/ α _ τ 丨只之貝位兀，且該兩位元之資料之較高 有效位表示一上部頁之一頁位元。 圖6b圖解說明用於表示—記憶體胞中之兩位元之資料之 四個電荷㈣的-個實施方案。—值「u」對應於該記憶 體胞之一未經程式化狀態。當將程式化脈衝施加至該記憶 體胞以程式化下部頁之—頁位元時，電荷位準增加以表: 對應於該下部頁之該頁位元之一經程式化狀態的一值 「10」。 對於一上部頁之一頁位元，當程式化下部頁之頁位元 (一值「10」）時，針對該上部頁之該頁位元將程式化脈衝 施加至記憶體胞以增加電荷位準以端視該上部頁之該頁位 元之所期望值對應於一值「00」或「1〇」。然而，若該下 部頁之該頁位元未經程式化以使得記憶體胞處於一未經程 式化狀態（一值「11」）’則將程式化脈衝施加至記憶體胞 以私式化该上部頁之該頁位元增加電荷位準以表示對應於 該上部頁之該頁位元之一經程式化狀態之一值「01」。 圖7圖解說明具有兩個記憶體晶粒7〇2、704之一記憶體 700 ’每一記憶體晶粒具有可用於實施區塊交織之一快取 儲存區域706、708及一主儲存區域71〇、712配置。在一快 閃記憶體700中之多個晶粒（諸如晶粒702及704)之間的區塊 交織可藉由將自一主機接收之經定址資料順序地寫入至快 157855.doc •12· 201222250 ^己憶體中之-第一晶粒702之快取儲存區域雨來完成。 备-經順序定址之資料量已寫入至等於第一晶粒之一主儲 存區域m中之—記憶體頁之_大小的第—晶粒之快取儲 存區域706時，快閃記憶體之控制器將自主機接收之下一 T經順序定址之資料寫入至該快閃記憶體之下一個記憶體 曰曰粒704中之快取儲存區塊。經順序定址之資料至第二晶 粒m之快取健存區域谓中之寫人繼續直至與第一晶粒 702樣填滿等於第二晶粒7〇4之主儲存區域712中之一區 塊之胃大小的第二晶粒7〇4之快取儲存區域观之一量。 為圖解簡單起見，在圖7中未展示—控制器，然而，可 與-離散控制器（諸如圖2中所展示之控制器ιΐ8)相關聯之 圖7之記憶體700可具有與-單個晶片上之記憶體晶粒整合 在起的一或多個控制器或可經組態以與兩者之一組合一 起工作。 在傳統交織程式化序列t，快閃記憶體之系統控制器經 常將資料順序地寫入至晶粒〇之—上部頁、晶粒k一上部 頁、晶粒〇之一下部頁及接著寫入至晶粒1之一下部頁。下 表圖解說明用於一最初三個異動之一傳統交織程式化序 列，该最初二個異動涉及使用上文針對第二及第三κ異 動所闡述之程式化序列的64千位元組之資料。然而，將瞭 解，该傳統程式化序列可包含任一數目個64 κ異動。USB 異動之大小係64千位元組，乃因一最大USB傳送大小通常 係64 K。對於一順序寫入，在多個64 κ寫入異動中，一主 機裝置經由一 USB將資料發送至一記憶體裝置。 157855.doc •13- 201222250 1 :傳統程式化序列 第一 64Κ 異動 晶粒0頁0 下部頁 晶粒1頁0 下部頁 晶粒0頁1 下部頁 晶粒1頁1 下部頁 第二 64Κ 異動 晶粒0頁2 上部頁 晶粒1頁2 上部頁 晶粒0頁3 下部頁 • σΙ Μ 晶粒1頁3 下部苜 第三64Κ 異動 晶粒0頁4 上部頁 晶粒1頁4 上部頁 晶粒0頁5 下部頁 晶粒1頁5 下部頁 在一晶粒中，在至該晶粒之一上部頁之一寫入之後一快 取通常釋放大約900 μ3，且在至該晶粒之一下部頁之一寫 入之後該快取通常釋放大约20叩。因此，當一系統控制 n在寫人至頁之後不久便寫人至相同晶粒 之-下部頁時’該系統控制器經常必須等待—時間週期以 確保該快取進行釋放。舉例而言，在上表中之第二64 K異 動中’假定450恥之一資料傳送時間用以藉助一 3〇MHz寫 :時鐘寫入至一晶粒之一上部頁，―系統控制器必須在將 資料寫入至晶粒1之一上部苜^ 上。丨貝（亦即頁2)之後等待大約45( 恥以將資料寫入至晶粒〇之一 卜邠頁（亦即頁3)，以確保該 系統控制器並不在將資料寫 舄入至晶粒0之上部頁（亦即頁2〕 之後不到900 將資料寫 主日日粒〇之該下部頁（亦即頁 3)。該450叩之資料傳送時 町丨』』邛分地係由寫入資料中因 (例如）授碼所引起的延遲所導致。 丄又录格中之第二Μ κ異動令，個 300 之一資料傳送時間 乂用以稭助一3〇 ΜΗζ 鐘將資料寫入至一晶粒之一 茅舰 下頁之3〇〇 的一資料僅 一系統控制器必須在將資料寫人至晶㈣之」 頁（亦即頁3)之後必須必須 丹大”勺150 μ8以將資料寫入 157855.doc -14. 201222250 晶粒1之一下部頁（亦即頁3)，以便確保以確保該系統控制 器並不在將資料寫入至晶粒1之一上部頁（亦即頁2)之後小 於不到900 μ3不將資料寫入至晶粒1之一下部頁（亦即頁 3)。用以寫入至一晶粒之一下部頁之該3〇〇 之資料傳送 時間對用以寫入至一晶粒之一上部頁之450 之一資料傳 送時間可係在寫入資料中因（例如）在控制器等待快取進行 釋放時可能已完成擾碼及/或可能準備寫入資料而缺少_ 延遲的結果。可如下文所展示計算該第二64 K異動之總異 動時間。 表2 :第二64K異動之總時間 晶粒〇，頁2 上部頁 晶粒1，頁2 上部頁 等待 晶粒0 ’頁3 下部頁 等待 450 +450 us +450 μ s +300 ms +150 us -- -—Μ 〇 由於在至一晶粒之一下部頁之一寫入之後快取進行釋放
之時間係大約20 ps而非在至一晶粒之—上部頁之一寫入 之後快取進行釋放之大約9〇〇 μ3,因此在本申請案中闡述 之系統及方法中，可修改系統控制器之程式化序列以減少 系統控制器在一異動期間必須等待快取進行釋放之時間 量。下表圖解說明其中已修改一程式化序列以減少—系： 控制器在一異動期間必須等待快取進行釋放之時間量= 最初二個異動。然而，將瞭解，經修改 又柱式化序列可包含 任一數目個64 Κ異動。 如下文所展示，在除最初64 Κ異動以外的 邛的―M K異動期 間’系統控制器首先將資料寫入至晶粒 ' ^ 之—上部頁。系 157855.doc •15- 201222250 統控制器接著在繼續將資料寫入至晶粒1之一上部頁之前 將資料寫入至晶粒1之一下部頁。最後，系統控制器將資 料寫入至晶粒0之一下部頁。 表3 :經修改程式化序列 第一 64Κ 異動 晶粒0頁0 下部頁 晶粒1頁0 下部頁 晶粒0頁1 下部頁 晶粒1頁1 下部頁 第二 64Κ 異動 晶粒0頁2 上部頁 晶粒1頁3 下部頁 晶粒1頁2 上部頁 晶粒0頁3 下部頁 第三64Κ 異動 晶粒0頁4 上部頁 晶粒1頁5 下部頁 晶粒1頁4 上部頁 晶粒0頁5 下部頁 類似於上文藉助一 30 MHz寫入時鐘闡述之實例，在某 些實施方案中，一系統控制器花費450 ps來將資料寫入至 一晶粒之一上部頁且將資料寫入至一晶粒之一下部頁。因 此，舉例而言，在經修改程式化序列下操作以執行第二64 K異動之一系統控制器在將資料寫入至晶粒1之一下部頁 (亦即頁3)之後僅需要等待20 以將資料寫入至晶粒1之一 上部頁（亦即頁2)以確保快取進行釋放。可如下文所展示計 算經修改程式化序列中之第二64 Κ異動之總異動時間。 表4 :第二64Κ 新程式> 異動之總時間 ί匕序列 晶粒0， 晶粒1， 晶粒1 ’ 晶粒0， 頁2 頁3 等待 頁2 頁3 總時間 上部頁 下部頁 上部頁 下部頁 450 μ s + 450 με + 20 μβ + 450 μβ + 450 ps =1820 με 因此，藉由修改程式化序列以利用在至一晶粒之一下部 頁之一寫入之後一快取進行釋放之時間（大約20 μ3)對在至 一晶粒之一上部頁之一寫入之後一快取進行釋放之時間 157855.doc -16- 201222250 (大900 ps)的差，一系統控制器能夠使用經修改程式化 序列在1820叩内完成—64 κ異動對比使用傳統程式化序 列在2100 ps内完成。 在另一實例中，使用諸如表丨中所圖解說明之傳統程式 化序列之傳統私式化序列，當在資料之間不存在延遲 時’用以將資料寫入至—晶粒之一頁之一資料傳送時間係 280 ps。因此，為在來自表i之傳統程式化序列中執行第 二64 K異動，一系統控制器在將資料寫入至晶粒丨之一上 頁（亦即頁2)之後必須等待大約620 以將資料寫入至晶 粒0之一下部頁（亦即頁3)，以確保該系統控制器並不在將 資料寫入至晶粒〇之一上部頁（亦即頁2)之後不到9〇〇叩將 資料寫入至晶粒〇之一下部頁（亦即頁3)。可如下文所展示 計算第二64 Κ異動之總異動時間。 表5 :第二64 Κ異動之總時間—無延遲 晶粒0 ’ 頁2 上部頁 晶粒1， 頁2 上部頁 呀机狂j 等待 V1G斤夕 晶粒0 * 頁3 下部頁 晶粒1 ’ 頁3 下部頁 總時間 280 μβ + 280 μ s + 620 us + 280 [is + 280 [is =1740 μ<5 繼續上文其中在資料之間不存在延遲之實例，舉例而 s ’當一系統控制器執行表3之經修改程式化序列之一第 二64 Κ異動時，該系統控制器在將資料寫入至晶— 下部頁（亦即頁3)與將資料寫人至晶粒！之一上部頁（亦即頁 2)之間僅需要等待2() μδ。’然而，該系統控制器在將資料寫 入至晶粒1之一上部頁（亦即頁2)之後必須等待大約32〇恥 157855.doc -17- 201222250 以將資料寫入至晶粒〇之一下部頁（亦即頁3)，、 』’以確保該系 統控制器並不在將貢料寫入至晶粒〇之一卜如π ” 上#頁（亦即頁2) 之後不到900 將資料寫入至晶粒〇之一 Γ⑷貝（亦即頁 3)。可如下文所展示計算該第二64κ異動之總異動時間。 表6 :第二64 Κ異動之總時間一無延遲 經修改程式化岸列 晶粒0 ’頁2 上部頁 晶粒1 ’頁3 下部頁 等待 晶粒1，頁2 上部頁 等待 280 ps + 280 ps +20 με + 280 ps + 320 μβ + 280μδ
晶粒0，頁3 總時間 :1460 Ms 因此，藉由修改程式化序列以利用在至一晶粒之一下部 頁之一寫入之後一快取區釋放快取進行釋放之時間（大約 20 對在至一晶粒之一上部頁之一寫入之後一快取區釋 放快取進行釋放之時間（大約900 μ3)的差，一系統控制器 能夠使用經修改程式化序列在大約1460网内完成一 64 κ 異動（在資料之間沒有延遲）對比使用傳統程式化序列在 1740 ps内完成。 圖8a及圖8b係用於實施一經修改程式化序列以將資料順 序地寫入至一記憶體裝置（諸如一通用串列匯流排（USB)記 憶體裝置）之一方法的一流程圖，該方法減少一系統控制 器在將資料寫入至—第一晶粒及一第二晶粒之一或多個頁 時在等待一快取進行釋放時必須等待之一時間量。下文所 闡述之步驟中之每—者發生於包括一第一晶粒及一第二晶 粒之一記憶體裝置中，其中該第一晶粒及該第二晶粒中之 每一者包含複數個頁。 157855.doc 201222250 裝置接收一第一組資料開 組資料可係該記憶體裝置 K異動之64千位元組之資 方法800在步驟802處以記憶體 始。在某些實施方案中，該第一 自一主機裝置接收之一第一 64 料。在步驟804處 该§己憶體裝置將該第一組資料寫入至 該第一晶粒及該第二晶粒之一或多個頁。 在步驟806處，該記憶體裝置在將該第一組資料寫入至 該第一晶粒及該第二晶粒之該一或多個頁之後接收一第二 組資料。在某些實施方案中，該第二組資料可係一第二 64Κ異動之64千位元組之資料。在步驟8〇8處，該控制器將 s玄第二組資料之一第一部分寫入至該第一晶粒之一上部 頁。在步驟810處’該控制器在將該第二組資料之該第一 部分寫入至該第一晶粒之該上部頁之後將該第二組資料之 一第二部分寫入至該第二晶粒之一下部頁。 在步驟812處，該控制器在將該第二組資料之該第二部 分寫入至該第二晶粒之該下部頁之後將該第二組資料之一 第三部分寫入至該第二晶粒之一上部頁。在步驟814處， 该控制器在將該第二組資料之該第三部分寫入至該第二晶 粒之該上部頁之後將該第二組資料之一第四部分寫入至該 第一晶粒之一下部頁。 在步驟816處’該記憶體裝置接收一第三組資料。在步 驟8 18處’該控制器在將該第二組資料之該第四部分寫入 至該第一晶粒之該下部頁之後將該第三組資料之一第一部 分寫入至該第—晶粒之一上部頁。在步驟820處，該控制 益在將該第三組資料之該第一部分寫入至該第一晶粒之該 157855.doc •19· 201222250 第二部分寫入至該第二晶 上部頁之後將該第三組資料之一 粒之一下部頁。在步驟822處，該控制器在將該第三組資 料之該第二部分寫人至該第二晶粒之該下部頁之後將該第 三組資料之一第三部分寫入至該第二晶粒之一上部頁。在 步驟824處，該控制器在將該第三組資料之該第三部分寫 入至該第二晶粒之該上部頁之後將該第三組資料之一第四 部分寫入至該第一晶粒之一下部頁。 將瞭解，可使用經修改程式化序列針對另外的Μ κ異動 重複步驟816、818、820、822及824。舉例而言，該記憶 體裝置可接收一第四組資料且將該第四組資料之若干部分 寫入至該第一晶粒及該第二晶粒之上部頁及下部頁，以使 得在將該第四組資料之一部分寫入至一晶粒之一上部頁之 前將該第四組資料之另一部分寫入至該相同晶粒之一下部 頁此外，將瞭解，雖然上文已關於接收資料且將資料寫 入至第一晶粒及第二晶粒之上部頁及下部頁之一記憶體裝 置闡述了經修改程式化序列，但可在垃圾收集操作期間使 用該相同經修改程式化序列以將已儲存於該記憶體裝置處 之資料寫入至該第一晶粒及該苐二晶粒之其他上部頁及下 部頁。 意欲將如述貫施方式理解為對本發明可採用之所選形式 之一圖解而非理解為對本發明之一定義。僅意欲由以下申 請專利範圍（包含所有等效物）來界定本發明之範疇。此 外，以下申請專利範圍中之某些可陳述一組件操作以執行 某一功能或針對某一任務進行組態。應注意，此等陳述並 157855.doc -20- 201222250 非限制性限定。亦應注意，可以任—次 圍中所敍述之動作且未必以其被敍述:中睛專利範 【圖式簡單說明】 朝*行。 圖1圖解說明與具有含有多個晶 橹挪* . ^ ^. 夕庫非揮發性記 隐體之一 §己憶體糸統連接在一起的一主機。 圖2係供用於圖1之多晶粒非揮發性記憶體中之-實例性 快閃記憶體系統控制器之一實例性方塊圖。 圖3係適合作為圖1中所圖解說 肝兄明之非揮發性記憶體庫中 之一者之一實例性單快閃記憶體庫。 圖4係可用於圖3之記憶體庫 表性電路圖。 中之一記憶體胞陣列之一代
圖 5圖解說明圖3之記憶 體庫之一實例性實體記憶體組 圖6a展示圖5之實體記憶體之一部分之一展開圖。 圖6b圖解說明操作以將兩位元之資料儲存於一記憶體胞 中之一 MLC記憶體中之電荷仅準。 圖7圖解說明兩晶粒記憶體系統。 圖8a及圖8b係用於實施—經修改程式化序列以將資料順 序地寫入至一記憶體裝置之一方法的一流程圖，該方法減 少一系統控制器在將資料寫入至一第一晶粒及一第二晶粒 之一或多個頁時必須等待—快取進行釋放之一時間量。 【主要元件符號說明】 100 主機系統 102 記憶體系統 157855.doc •21 配件 配件 應用程式部分 磁碟機部分 處理器 檔案系統 快閃記憶體 系統控制器 記憶體晶粒 前端 控制器邏輯 快閃管理邏輯 快閃介面模組 内部資料匯流排 記憶體介面 處理器 啟動程式碼唯讀記憶體 隨機存取記憶體緩衝器 錯誤校正碼模組 主機介面 内部時鐘 庫 系統匯流排 資料部分 •22- 位址部分 控制及狀況部分 記憶體胞陣列 記憶體胞陣列 行控制電路 行控制電路 位元線 位元線 字線 列控制電路 源電壓控制電路 源電壓控制電路 P井電壓控制電路 P井電壓控制電路 資料輸入/輸出電路 資料輸入/輸出電路 線 線 介面 狀態機 控制線 控制線 控制線 控制線 -23- 201222250 354 控制線 356 線 402 全域位元線 404 全域位元線 406 全域位元線 408 全域位元線 410 記憶體胞串 412 記憶體胞串 414 記憶體胞串 416 記憶體胞串 418 記憶體胞串 420 記憶體胞串 422 記憶體胞串 424 記憶體胞串 426 電荷儲存記憶體胞 428 電荷儲存記憶體胞 430 電荷儲存記憶體胞 432 電荷儲存記憶體胞 434 選擇電晶體 436 選擇電晶體 438 字線 440 字線 442 字線 444 字線 157855.doc -24- 201222250 446 控制閘極線 450 控制閘極線 452 記憶體胞區塊 454 第二區塊 502 平面 504 平面 506 平面 508 平面 510 記憶體胞區塊 512 記憶體胞區塊 514 記憶體胞區塊 516 記憶體胞區塊 518 元區塊 520 第二元區塊 522 區塊 524 區塊 526 區塊 528 區塊 602 元頁 700 記憶體 702 記憶體晶粒 704 記憶體晶粒 706 快取儲存區域 708 快取儲存區域
I57855.doc -25- S 201222250 710 712 主儲存區域 主儲存區域 157855.doc -26