TW201218321A - Vertical capacitor-less DRAM cell, DRAM array and operation of the same - Google Patents

Description

201218321 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體元件及其操作方法，且特 別是有關於一種垂直式無電容動態隨機存取記憶胞 (DRAM Cell)、基於此種記憶胞之DRAM陣歹丨J，以及操 作此記憶胞之方法。 【先前技術】 傳統DRAM記憶胞包括存取電晶體（access transistor) 及與其耦接之電容器，其缺點是製程複雜且佔據較大面 積’後者會限制集積度（integration degree)及資料儲存空 間。由於該些問題，先前技術提供了無電容之DRAM。 無電容DRAM記憶胞藉由浮置體效應（floating body effect)儲存資料’可分為平面式及垂直式。平面式無電容 DRAM記憶胞包括位於SOI基板上之平面式M0S電晶 體，垂直式無電容DRAM記憶胞則包括垂直式M0S電晶 體，其包含堆疊之源極層、主動層及汲極層。該二式記憶 胞皆精由閘極引致汲_極漏電流（GIDL )或碰撞電離（impact ionization)寫入，故具有與源/汲極（S/D)重疊之閘極及 摻雜較濃之S/D接面，故對閘介電層品質要求較高，且因 S/D與閘極重疊而使接面漏電較高。而且，平面式無電容 DRAM記憶胞更有面積大之缺點，垂直式無電容DRAM 記憶胞則更有在碰撞電離寫入機制中功耗高之缺點。 201218321 【發明内容】 有鑒於上述問題’本發明提供一種垂直式無電容 DRAM記憶胞之結構。 本發明亦提供一種DRAM陣列，其是基於多個本發明 之垂直式無電容DRAM記憶胞。 本發明更提供一種操作本發明之垂直式無電容 DRAM記憶胞之方法。 本發明之垂直式無電容DRAM記憶胞包括：第一導電 型的源極層、設於源極層上且具有第二導電型的儲存層、 設於儲存層上且具有第一導電型的主動層、設於主動層上 且具有第一導電型的没極層、設於主動層旁且以第一閘介 電層與主動層相隔的位址閘（addressgate)，以及設於儲存 層旁且以第二閘介電層與儲存層相隔的儲存閘。 在某些實施例中，位址閘不與儲存層或汲極層重疊。 上 上 在某二實施例中，位址閘可設於主動層之二相對側壁 或者環、’堯主動層。儲存閘可設於儲存層之二相對側壁 或者環繞儲存層。 在某些實施例中，第一導電型為p型，且第二導電型 為η型。在其他實施例中，第一導電型為n型，且第二導 電型為Ρ型。 ，發明之無電容DRAM陣列包括：排列成多列及多行 ^固上述本發明之垂直式記憶胞、各自搞接—行記憶胞 條字樣，以及各自_—航憶胞的没極 層的多條位元線。 4 201218321 上述無電容DRAM陣列可包括一共用源極線（CS]L)， 其與各記憶胞的源極層搞接。另外，所有記憶胞的儲存閘 可為一共用儲存閘的多個部分。 在本發明之垂直式無電容DRAM記憶胞中，儲存層、 主動層、汲極層、第一閘介電層及位址閘形成第一金氧半 場效電晶體（MOSFET) ’源極層、儲存層、主動層、第二 閘介電層及儲存閘形成第二MOSFET，儲存層、主動層及 汲極層形成第一雙載子電晶體（BJT)，且源極層、儲存層 及主動層形成第二BJT。該記憶胞之寫入操作包括：施加 為〇狀或1狀態之寫入電墨至汲極層、施加第一電壓至 位址閘、施加第二電壓至儲存閘且施加第三電壓至源極 層’致使第一 MOSFET開啟且第二MOSFET、第一 BJT 及第二BJT關閉。 於寫入操作之後的讀取操作可包括：施加介於〇狀態 之寫入電壓與1狀態之寫入電壓之間的第四電壓至没極 層、施加第五電壓至位址閘、施加第二電壓至儲存閘且施 加第三電壓至源極層，致使第一 M0SFET及第二M0SFET 二者皆關閉且第一 B JT及第二B JT視被寫入狀態而開啟或 關閉，並依據胞電流決定被寫入的儲存態。 於上述寫入操作後的保持操作可包括：施加介於〇狀 態之寫入電壓與1狀態之寫入電壓之間的第四電壓至汲極 層、施加第六電壓至位址閘、施加第二電壓至儲存閘且施 加第三電壓至源極層，致使第一 M0SFET、第二 MOSFET、第一 BJT及第二BJT皆關閉。 201218321 作的人操作後的更新操作包括：類似上述讀取操 操作的用二：Ϊ寫入狀態之讀取步驟，以及類似上述寫入 ’、、；重寫所決定狀態之重寫步驟。 f本㈣t，因有儲存層介於絲層與源極層之 = 卿ET™非藉由 叔電離進仃寫入，故對閘介電層品質之要求較 昆位㈣毋軸祕層重疊。更可降低GiD[及接面 漏電A延長資料保持的時間，達到功耗低的優點。 :讓本么明之上述和其他目的、特徵和優點更明顯易 文特舉較佳實施例，並配合所關式詳細說明如下。 【實施方式】 & H以^實化例是用來進一步鬧述本發明，而非欲限制本 :二，圍。例如’無電容DRAM陣列中記憶胞之源極層 =子間可不形成為一體’而亦可形成為單獨之源極線或 早獨=閘極線或者連接至單獨之源極線或單獨之閘極線。 ^參照圖1A ’該垂直式無電容⑽施記憶胞包括： 第一導電型的_層1〇2、設於源極層1〇2上的第二導電 型的儲存層104、設於儲存層似上的第一導電型的主動 層106。又於主動層1〇6上的第二導電型的汲極層⑽、設 於主動層106旁並以第一閘介電層112與主動層1〇6相隔 的位址閘110、以及設於儲存層1〇4旁並以第二閘介電層 116與儲存層104相隔的儲存層114。 可使第一導電型為P型且第二導電型為η型，或者使 6 201218321 第一導電型為η型且第二導電型為。源極層ι〇2、儲 存層έτ/〇4、主動層1〇6及汲極層1〇8可各自包括摻雜複晶 石夕、經植入的石夕、磊晶石夕或 SiGe。源極層1〇2可具有5〇〜2〇〇 奈米之厚度。儲存層104可具有20〜150奈米之厚度。主 動層106可具有20〜150奈米之厚度。汲極層1〇8 〇具有 20〜200奈米之厚度。該二閘介電層112及116可同時形 成，或於不同之步驟中形成。各閘介電層112或116可^ 含Si〇2或其他絕緣材料，如Si3N4或Al2〇3等。 儲存層104、主動層1〇6、汲極層1〇8、第一閘介電層 112及位址閘11〇形成第一 MOSFET118。源極層102、^ 存層104、主動層106、第二閘介電層116及儲存閘ιΐ4 形成第二MOSFET 120。儲存層1〇4、主動層1〇6及汲極 層108形成第一 BJT 122。源極層1〇2、儲存層1〇4及主動 層106形成第二BJT 124。此種結構類似美國專利第 7,488,627號之閘流體（thyristor)結構，且具有類似閘流 體的電特性。 ~ 雖然圖1A中位址閘11〇及儲存閘114設置於結構 104+106之同一側，但其亦可設置於結構1〇4+106之不同 側，如圖1B所示。於一實施例中，位址閘11〇設置於主 動層106之二相對側壁上或環繞主動層1〇6,以及/或者儲 存閘114設置於儲存層104之二相對側壁上或環繞儲存層 104，如圖1C及圖1D所示。 可將位址閘110設置於主動層之二相對側壁上且 將儲存閘114設置於儲存層1〇4之位於位址閘11〇正下方 201218321 的二相對側壁上，或者位址閘11()環繞主動層應且儲存 問114環繞儲存層104，如圖1E所示。亦可將位址問⑽ 設置於主動層106之二相對側壁上且將儲存閘ιΐ4設置於 儲存層104之位在主動層1〇6之另一對相對側壁下絲」 相對側壁上。 ~ 以下提供上述無電容DRAM記憶胞之寫入、讀取 持及更新操作的例子。施加至源極層1〇2、沒極層刚、位 址閘110及儲存閘114之電壓分別表示為「Vs」、「vd」、 々「Vag」及「Vsg」，如圖1E所示。儘管在以下說明中是」以 第一導電型為p型且第二導電型為_之記憶胞為例，秋 而根據以下說明，可輕易推得第—導電型為n型且第二暮 電型為p型之記憶胞之操作。 在寫入操作中’對沒極層⑽施加為0狀態或i狀能 之寫入電壓（對於〇狀態，Vd=VdQ;對於i狀態，vd=vd^ 對位址閘U0施加正健Vpp (Vag=Vpp)，對儲存問114 施加固定電壓並對源極層102施加另-固定電壓，致使 - MOSFEU〗啟且第二M〇SFET、第—Β;τ及第二_ 關閉。藉此在第- M〇SFET 118之主動層1〇6中之通道中 ^生電子流注入儲存層1(M中（如圖1E所示），而於 1〇4中建立與〇或！狀態寫人電壓及Vpp對應之電位。 在寫入操作後的讀取操作中，對汲極層1〇8施加介於 0狀態寫入電壓與i狀態寫入電壓之間的電壓^ Vd-Vr) ’對位址閘11〇施加負電壓vkki (ν^=ν^ι)， 十儲存閘114施加相同之Vsg並對源極層ι〇2施加相同之 8 201218321

Vs ’使第一MOSFET 118及第二MOSFET 120關閉，且第 一 BJT 122及第二BJT 124視被寫入狀態而開或關。被寫 入狀態是依垂直式無電容DRAM記憶胞的胞電流來決定。 圖2繪示在本發明之一實例中，垂直式無電容DRAM 記憶胞於讀取操作中的I-V曲線。如圖2所示，0狀態之 胞電流與1狀態之胞電流間的差別頗大，故可輕易決定被 寫入狀態。在讀取操作中1狀態的大胞電流歸因於由源極 層102及儲存層1〇4所形成之空乏區與由儲存層1〇4及主 動層106所形成之厚空乏區間之擊穿（punch-through )，此 厚空乏區大部分位於儲存層1〇4中。 在上述寫入操作後的保持操作中，對汲極層108施加 介於0狀態之寫入電壓與1狀態之寫入電壓之間的電壓Vr (Vd=Vr) ’對位址閘uo施加較用於讀取之vkki負值更 大的負電壓Vkk2 (Vag=Vkk2)，對儲存閘114施加相同之 Vsg’並對源極層1〇2加相同vs，致使第一 MOSFET 118、 第二 MOSFET 120、第一 BJT 122 及第二 BJT 124 皆關閉。 圖3繪示在本發明之一實例中’垂直式無電容DRAM 記憶胞於保持操作中的Ι-ν曲線。如圖3所示，保持操作 中之胞電流在0狀態下與1狀態下相同。可藉由調整施加 至位址閘110之電壓Vag而調整保持操作中的胞電流。 上述電壓Vd、Vag、Vsg及Vs在上述寫入、讀取及保 持操作中的適宜範圍提供於表丨。此等偏壓組態僅用於其 中;及極層、主動層、儲存層及源極層分別為n型、p型、n 型及p型之情形。 201218321 表1 寫入 讀取 保持 Vd Vd,= 0 V~2 V Vd«= -1 V~1 V Vr= -2 V〜0 V Vr= -2 V〜〇 V Vag Vpp= 1 V〜3 V Vkk,= -3 V~0 V Vkk2= -5 V~0 V Vsg -5 V~0 V 同左 同左 Vs -2 V~2 V 同左 ~Wa~~ 1st MOSFET 開啟 關閉 關閉 2· MOSFET 關閉 關閉 關閉 1st BJT 關閉 開啟或關閉 關閉 2na BJT 關閉 開啟或關閉 關閉 更新操作是在寫入操作後一段時間後，散失—定數量 的電荷時執行，其包括類似上述讀取操作之讀取步驟及類 似上述寫入操作之重寫步驟’其中讀取步驟用於決定被寫 入儲存狀態’重寫步驟則用於重寫所決定之儲存狀態。 圖4繪示本發明之一實施例的無電容DRAM記憶胞之 更新操作之電壓架構。階段(a)與階段(b)之組合對應讀取步 驟，其中儲存層104之電位在階段(a)傳到與汲極層ι〇8耦 接的位元線，且階段(b)是感測胞電流以決定先前之被寫入 狀態。階段(C)對應重寫步驟。階段(d)包括在更新操作後所 執行的上述保持操作。 圖5繪示根據本發明之一實施例的無電容DRAM陣列 的電路圖，其巾50對應於圖1A〜1E所示 胞。如圖5所示，每一條字元線（如WLl、WI^w= ，一仃記憶胞5G的各位址_接，且每—條位元線（如 、BL2或Β“）與一列記憶胞5〇的各汲極耦接。 201218321 所有記憶胞50的源極皆耦接共用源極線CSL，且所 有記憶胞50之儲存閘皆耦接共用儲存閘極線CSG。亦可 使各記憶胞50之源極耦接多條源極線但不使該些源極線 耦接共用源極線，及/或使各記憶胞50之儲存閘耦接多條 閘極線但不使該些閘極線耦接共用儲存閘極裱。杏 -組電壓W、，Vsg及Vs至記憶胞5G /進行加 該些電壓是分別經由對應之位元線、對應之字元線、共用 儲存閘極線CSG及共用源極線CSL而施加的。 圖6A繪示本發明一實施例的無電容DRAM陣列之立 體圖，且圖6B/圖6C繪示該無電容drAM陣列之垂直剖 視圖/上視圖。如圖1A〜1E及圖6A〜6B所示，各記憶胞的 源極層102為共用源極線102,的多個部分，且各記^胞之 儲存閘114為共用儲存閘極線114,的多個部分。每一條字 元線110 §史置於一行記憶胞的二相對側，包括該行中己 憶胞側壁上的位址閘110。亦即’一行記憶胞的各位址閘 110是字元線1UT的多個部分，且每個記憶胞的位址閘11〇 設置於主動詹106之二相對側壁上以形成雙重閘極結構。 每條位元線126與一列記憶胞之汲極層1〇8耗接。 此外，另一選擇為，子元線11〇’可環繞對應那行記憶 胞中母個s己憶胞的主動層106，亦即每個記憶胞的位址閘 110可環繞主動層106，如圖6C’及圖id所示。 在本發明中’因有儲存層介於主動層與源極層之間且 記憶胞是藉由自第一 MOSFET注入之電流而非藉由qdl 或碰撞電離進行寫入，故對閘介電層品質的要求降低，且 11 201218321 位址閘毋須與難層4疊’進而使接面漏電降低並使 保存時間更長。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限;本發明，任何熟習此技藝者，在不脫離本發明之精神 =1巳圍内’當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 ^圖ΙΑ、1B為本發明二實施例之垂直式無電容DRAM 記憶胞的垂直剖面圖，圖1C、1〇為本發明另二實施例的 垂直式無電容DRAM記憶胞的橫剖面圖，且圖1E繪示圖 1C或1D所示記憶胞之一例的垂直剖面圖。 圖2繪示本發明一實施例之垂直式無電容dram記憶 胞於讀取操作中的I-V曲線。 圖3繪示本發明一實施例之垂直式無電容DRAM記憶 胞於保持操作中的I-V曲線。 圖4繪示本發明一實施例之垂直式無電容DRAM記憶 胞的更新操作的電壓架構。 圖5繪示基於本發明一實施例之垂直式無電容dram 記憶胞的無電容DRAM陣列的電路圖。 圖6A為本發明一實施例之無電容DRAM陣列的立體 圖，圖6B/6C繪示該無電容DRAM陣列的垂直剖面圖/上 視圖，且圖6C’繪示上述DRAM陣列的經修改結構，其中 每一記憶胞中的位址閘皆環繞主動層。 12 201218321 【主要元件符號說明】 50 :記憶胞 102 :源極層 102^共用源極線 104 :儲存層 106 :主動層 108 :汲極層 110 :位址閘 1HT :字元線 112 :第一閘介電層 114 :儲存閘

Ilf :共用儲存閘極線 116 :第二閘介電層

118、120 :第一 MOSFET、第二 MOSFET

122、124 :第一 BJT、第二 BJT 126 :位元線

Vag :位址閘電壓

Vd :汲極電壓

Vr :讀取電壓

Vs :源極電壓

Vsg :儲存閘電壓

Vklq、Vkk2、Vpp :電壓代號 WLi、WL2、WL3 :字元線 BLi、BL2、BL3 .位元線 CSG :共用儲存閘極線 CSL :共用源極線 13

Claims (1)

1. 201218321 七、申請專利範圍： 1.一種垂直式無電容動態隨機存取記憶胞（DRAM Cell)，包括： 一源極層 一儲存層 一主動層 一沒極層 一位址閘 具有第一導電型； 位於該源極層上，具有第二導電型； 位於該儲存層上，具有該第一導電型； 位於該主動層上，具有該第二導電型； 位於該主動層旁，且以第一閘介電層與該 主動層相隔；以及 一儲存閘，位於該儲存層旁，且以第二閘介電層與該 儲存層相隔。 2. 如申請專利範圍第1項所述之垂直式無電容DRAM 記憶胞，其中該位址閘不與該儲存層或該汲極層重疊。 3. 如申請專利範圍第1項所述之垂直式無電容DRAM 記憶胞，其中該位址閘設置於該主動層的二相對側壁上， 或者環繞該主動層。 4. 如申請專利範圍第1項所述之垂直式無電容DRAM 記憶胞，其中該儲存閘設置於該儲存層的二相對側壁上， 或者環繞該儲存層。 5. 如申請專利範圍第1項所述之垂直式無電容DRAM 記憶胞，其中該第一導電型為p型，該第二導電型為η型。 6_如申請專利範圍第1項所述之垂直式無電容DRAM 記憶胞，其中該第一導電型為η型，該第二導電型為p型。 7.—種無電容DRAM陣列，包括： 14 201218321 夕個垂直式S己憶胞，排列成多列及多行，各該垂直式 記憶胞包括： 一源極層，具有第一導電型； 一儲存層’位於該源極層上，具有第二導電型； 一主動層’位於該儲存層上’具有該第一導電型； 一汲極層，位於該主動層上，具有該第二導電型； =一位址閘，位於該主動層旁，且以第一閘介電層與 該主動層相隔；以及 一 二—儲存閘，位於該儲存層旁，且以第二閘介電層與 该儲存層相隔； /、 夕條子元線，各自耦接一行記憶胞的該些位址閘丨以 f條位it線’各自g接—列記憶麟該些汲極層。 其中在專觀11第7項所述之無電^DRAM陣列， 重叠。/錢胞巾’ 4位址閘不與該儲存層或該沒極層 其中之繼轉陣列， 側壁上， 或者瑗缝姑+ I a 該位址閘設置於該主動層的二相對

   15 201218321 12. 如申請專利範圍第7項所述之無電容DRAM陣 列，更包括一共用源極線，該共用源極線與所有該些記憶 胞的該些源極層耦接。 13. 如申請專利範圍第12項所述之無電容DRAM陣 列，其中所有該些記憶胞的該些源極層為該共用源極線的 多個部分。 14. 如申請專利範圍第7項所述之無電容DRAM陣 列，其中所有該些記憶胞的該些儲存閘為一共用儲存閘的 多個部分。 15. 如申請專利範圍第7項所述之無電容DRAM陣 列，其中該第一導電型為P型，且該第二導電型為η型。 16. 如申請專利範圍第7項所述之無電容DRAM陣 列，其中該第一導電型為η型，且該第二導電型為p型。 17. —種操作垂直式無電容D RA Μ記憶胞的方法 該垂直式無電容DRAM記憶胞包括： 一源極層 一儲存層 一主動層 一没極層 一位址閘 該主動層相隔 一儲存閘 具有第一導電型； 位於該源極層上，具有第二導電型； 位於該儲存層上，具有該第一導電型； 位於該主動層上，具有該第二導電型； 位於該主動層旁，且以第一閘介電層與 以及 位於該儲存層旁，且以第二閘介電層與 該儲存層相隔 其中該儲存層、該主動層、該没極層、該第一閘介 16 201218321 電層及該位址閘形成第一 MOSFET，該源極層、該儲 存層、該主動層、該第二閘介電層及該儲存閘形成第二 MOSFET，該儲存層、該主動層及該汲極層形成第一雔 載子電晶體（BJT)’且該源極層、該儲存層及該主動 層形成第二BJT ; 且該方法包括： 一寫入操作，包括：施加對應〇狀態或丨狀態之一寫 入電壓至該汲極層、施加第一電壓至該位址閘、施加第二 電壓至該儲存閘且施加第三電壓至該源極層，致使該第一 MOSFET開啟且該第二MOSFET、該第一 BJT及該第二 BJT關閉。 μ 一 18. 如申請專利範圍第17項所述之操作垂直式無電容 DRAM記憶胞的方法，更包括一讀取操作，其包括： 施加介於該0狀態之寫入電壓與該！狀態之寫入電壓 之間的第四電壓至該汲極層、施加第五電壓至該位址閘、 轭加泫第一電壓至該儲存閘且施加該第三電壓至該源極 層，致使g第-MOSFET及該第二M0SFET二者皆關閉 且δ玄第- B JT及销二BIT視先前被寫人狀態而開啟或關 閉，並依據該垂直式無電容職心己憶胞的胞電流來決定 該被寫入狀態。 19. 如申5月專利範圍第17項所述之操作垂直式無電容 DRAM記憶胞的方法，更包括__保持操作，其包括： 施加；丨於。亥0狀態之寫入電壓與該i狀態之寫入電壓 之間的第四電壓至該及極層、施加第五電壓至該位址間、 17 201218321 施加該第二電壓至該儲存閘且施加該第三電壓至該源極 層，致使該第一 MOSFET、該第二M〇SFET、該第一 b 及該第二BJ丁皆關閉。 20. 如申請專利範圍帛π項所述之操作垂直式無電六 DRAM記憶胞的方法，更包括一更新操作，其包括： -讀取步驟’包括：施加介於該〇狀態之寫入電壓盘 該1狀態之寫入電壓之間的第四電壓至該汲極層、施加/第 五電壓至該位址閘、施加該第二電壓至該儲存閘且施加該 第三電壓至該源極層，致使該第一 M〇SFET及該第二 MOSFET關閉且該第- BJT及該第二BJT視先前被寫入狀 態而開啟或關閉’並依據該無電容DRAM記憶胞之胞電流 來決定該被寫入狀態；以及 一重寫步驟，包括：施加該被決定狀態之寫入電壓至 該汲極層、施加該第一電壓至該位址閘、施加該第二電壓 至該儲存閘且施加該第三電壓至該源極層，致使該第一 MOSFET開啟且該第二M0SFET、該第—BJT及該第二 BJT關閉。 21. 如申請專利範圍第17項所述之操作垂直式無電容 dram記憶胞的方法，其中該第一導電型為p型，且該第 二導電型為η型。 22. 如申請專利範圍第17項所述之操作垂直式無電容 DRAM記憶胞的方法，其中該第_導電型為η型，且該第 二導電型為ρ型。