TW200931523A - Methods and systems for forming at least one dielectric layer - Google Patents

Methods and systems for forming at least one dielectric layer Download PDF

Info

Publication number
TW200931523A
TW200931523A TW097140532A TW97140532A TW200931523A TW 200931523 A TW200931523 A TW 200931523A TW 097140532 A TW097140532 A TW 097140532A TW 97140532 A TW97140532 A TW 97140532A TW 200931523 A TW200931523 A TW 200931523A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
nitrogen
forming
rate
Prior art date
Application number
TW097140532A
Other languages
English (en)
Other versions
TWI442471B (zh
Inventor
Li-Qun Xia
Mihaela Balseanu
Victor Nguyen
Derek R Witty
Saad Hichem M
hai-chun Yang
Xinliang Lu
Chien-Teh Kao
Mei Chang
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of TW200931523A publication Critical patent/TW200931523A/zh
Application granted granted Critical
Publication of TWI442471B publication Critical patent/TWI442471B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

200931523 六、發明說明： 【發明所屬之技術領域】 本發明係關於形成至少一介電層的方法和系統。 【先前技術】 自從幾十年前半導體元件的出現，半導體元件的幾何 形狀在尺寸上顯著減小。現代半導體製造裝置一般生産 特徵尺寸爲250nm、180nm和65nm的元件，而即將開發 和實施的新裝置使元件甚至具有更小的幾何形狀。然 而，小尺寸意味著元件單元必須靠近一起工作，這會增 加包括串音和寄生電容的電干擾機會。 抑一 w wH竹嚷凡仔 單疋、金屬線和其他元件特徵間之間隙、溝槽和其他空 隙&選擇在元件特徵間之空隙中容易形成並且具有低:
馬了减小電干擾的程度 材料有利於最小化串…值的介電 總體功耗。傳統介電材:包括 術沉積時，氧化”平::值氧在7 』十岣k值在4.0到4 2之 在形成半導體元件期間，採用氮切介 應用中的阻擋層或敍刻終止層。氮膜有： 膜可以對諸如其下=/化石夕介電 護。 極#結構提供期望的保 200931523 然而，橫跨具有密集且絕緣之元件的晶圓而形成的氮 化矽介電膜可能具有不均勻的厚度，這是不想要的。而 且’形成在呈階梯式高度分佈的底部、侧壁和頂部的氮 化矽"電膜的厚度也會不利地影響隨後的低_k介電材料 的間隙填充效果。當半導體元件的形狀按比例縮小時這 種情況變得更糟。 【發明内容】 根據不例性實施例，一種形成結構的方法包括橫跨基 材表面形成至少一特徵。在該至少一特徵上方形成含氮 介電層。以第一速率去除該至少一特徵的至少一側壁上 之含氮層的第—部分，並以第二速率去除鄰近該至少一 特徵之底部區域的基材上之含氮層的第二部分。該第一 速率大於該第二速率。在該含氮介電層上方形成介電層。 根據另一示例性實施例，一種形成電晶體的方法包括 在土材上方形成至少一電晶體柵極。 一 拇極的側壁上形成至少一介電間隔部。在基材中= 近所述電晶體栅極的至少一接觸區域。在該至少一電晶 體栅極上方形成含氮介電層。以p速率去除該至少一 電晶體栅極的至少-側壁上之含氮層的第一部分，並以 第二速率去除鄰近該至少_電晶體柵極之底部區域的基 材上之含氮層的第二部分，其中該第一速率大於該第二 速率。在該含氮介電層上方形成介電層。 5 200931523 根據一替代實施例，一種形成結構的方法包括橫跨基 材表面形成至少一特徵·，在該至少一特徵上方形成第一 介電層。在該第一介電層上方形成第二介電層。以第一 速率去除該至少一特徵的i少一側壁上之第二介電層的 第-部分，並以第二速率去除鄰近該至少一特徵之底部 區域的基材上之第二介電層的第二部分，該第—速率大 於該第二速率。在蝕刻後的第二介電層上方形成第三介 電層。 根據其他示例性實施例，一種設備包括室。基座設置 在該室中㈣支撐基材，其巾橫相基材形成至少一特 徵’在該至少—特徵上方形成有含氮層。喷頭設置在該 室中並在該基座的上方。電毁產生器與該室㈣，其中 該電漿產生器被構造爲産生包括裔& & & ^玍土匕秸氟離子和氫離子的電 漿。該電漿被提供到該室中， 用於以第一速率去除該至 夕一特徵的至少一側壁上 j & 3氮層的第一部分，以第二 速率去除鄰近該至少一牲 特徵之底部區域的基材上之含氮 層的第二部分，該第一 弟迷率大於該第二速率。 關於其他實施例和特徵，一 „ 0 分將在下面的說明書中 闡明，一部分對本領域 口 U. ^ ^ ^ -技術人貝來說通過研究本說明書 將變侍更加明顯， 明蚩所，者 本發”實踐獲卜通過說 β曰所插述的裝置、細人 和優點。 ，，σ和方法可以實現本發明的特徵 【實施方式】 200931523 本發明描述了在至少—特徵（fe細）（例如，橫跨基 材表面形成的電晶體栅極）上方形成至少—層介電層的 * 系統和方法。介電層經蝕刻處理。蝕刻處理可以期望減 . 小間隙和’或溝槽的深寬比（例如，大約5 : i或更高的 /木寬比）。然後可以在蝕刻的介電層上方形成介電層，以 使传可以用介電材料實質無縫地填充這種深寬比的間隙 和/或溝槽。 〇 本發明的方法包括橫跨基材表面形成至少一特徵。在 至夕特徵上方形成介電層。以第一速率去除特徵拐角 周圍之介電層的第-部分，並以第二速率去除鄰近至少 一特徵之底部區域的基材上之介電層的第二部分。在蝕 刻後的介電層上方形成介電層。 示例性虚揮 第1A-1D圖是示出在兩個電晶體栅極之間填充示例性 介電材料之示例性處理的示意截面圖。 〇 參見第1A圖，橫跨基材100的表面形成至少一特徵 1 〇 1。特徵101可以是，例如，電晶體、電晶體栅極、溝 槽、開口、間隙、導電線或其他具有深寬比的特徵。電 ' 晶體101可以形成在基材1〇〇的上方。基材可以是例如 -矽基材、m-v族化合物基材、矽/鍺（SiGe)基材、磊基 材（epi-substrate)、絕緣體上矽（SOI)基材、顯示器基 板例如液晶顯示器（LCD )、電漿顯示器、電致發光（EL ) 燈顯示器或發光二極體（LED )基材。在一些實施例t， 基材100可以是半導體晶圓（諸如，2〇〇 mm、300mm、 7 200931523 400 mm等矽晶圓）。 每個電晶體101可以包括形成在基材1〇〇上方的柵極 介電層105。電晶體栅極11〇形成在柵極介電層1〇5的 上方。接觸區域1 20(例如’源/汲極區域）係形成在基材 100中並且鄰近電晶體栅極110。栅極介電層可以由 諸如，氧化矽、氮化矽 '氮氧化矽、高k介電材料（諸 如，氧化鋁（Al2〇3)、氧化銓（Hf〇2)、氮氧化銓（Hf〇N)、 φ 矽酸給（HfSl〇4 )、氧化錘（Zr02 )、氮氧化锆（Zr〇N)、 矽酸锆（ZrSi04 )、氧化釔（γ2〇3 )、氧化鑭（La2〇3 )、 氧化鈽（Ce〇2)、氧化鈦（Ti〇2)、氧化鈕（Ta2〇5))、其 他介電材料或上述之各種組合製成。可以通過諸如，化 學氣相沉積（CVD )處理、物理氣相沉積（pVD )處理、 其他適於形成柵極介電材料層的半導體處理或上述各種 組合來形成栅極介電層1〇5。 電晶體柵極110可以由諸如，多晶矽；非晶矽；金屬 ❹ 材料’諸如Ru、Ti、Ta、W、Hf、Cu、A1 ;金屬氮化物； 金屬氧化物，諸如Ru〇2或Ir〇2 ;金屬氮化物，諸如、 WM、TiN、TaN、TaAlN;柵極矽化物，諸如 c〇Si2 或 NiSi ; • 適於用作電晶體柵極的其他金屬材料，或上述之各種組 ‘ 合。在一些實施例中，可以通過CVD處理、PVD處理、 電化學電鍍處理、無電鍍復處理或上述之各種組合形成 電晶體柵極11 〇。 接觸區域120係形成在基材1〇〇内。接觸區域12〇可 以具有η型摻雜劑（例如，磷和砷）或p型摻雜劑（例如， 8 200931523 硼）。可以通過至少—佈植處理形成接觸區域⑽。在一 些實施例中’接觸區域12〇可以包括至少一輕摻雜汲極 (LDD)。
再次參見第1A圖，至少一層纟電層（諸如，氧化物層 ⑴、氮化物層115和氧化物層117)形成在電晶體栅極 U〇的側壁上。可以將氧化物層⑴、氮化物層115和氧 化物層117構造爲保護電晶體栅極11G和/或用作向基材 中佈植離子以形成接觸區域12〇的遮罩。在一些實施例 中’可以通過例如CVD處理形成氧化物層ιΐ3、氮化物 層115和氧化物層117。值得注意的是，多層間隔部只是 一個示例性實施例。A甘 在其他的實施例中可以採用單介電 層間隔部。 在二實施例中，電晶體柵極11 〇的寬度大約3 5納米 (nm )而间度大約！ 〇〇⑽。電晶體栅極之間的空隙 可以是大約1 80 nm。氫外此a , - 氧化物層113、氮化物層115和氧 化物層117的底都官β - 又了 u疋大約3 5 nm。值得注意的 疋’可以採用其他尺寸的蕾a掷1 Λ 1 ib 丁的電日日體101來實現所欲之電晶 體。本發明的範圍不限定於此。 在第1B圖中，至少 層介電層（例如，介電層125)可 以形成在電晶體1〇1的上 人+ a 町上方。介電層125可以是，例如 氮化夕（SiN)層、氮氧化石夕（训⑴層、氮碳化石夕（ f '氧化Μ、碳氧切層、碳切層、氮硼化石夕層、 亂化爛層、其他介雷思 他；丨電層或上述之各種組合。 在一些形成含氣介^ 又3双^丨電層的實施例中，可以由含矽前驅 9 200931523 物（諸如’矽烷（SiH4 )、二氯矽烷（SiH2Cl2 )、三氣矽烷 (SiHClO、和四氣化矽（Sicl4))和含氮前驅物（諸如， * 氮氣（N2)和氨氣（NH3))形成介電層125。在其他的 * 實施例中，可以由含矽前驅物（諸如，烧氧基二矽烷、烷 氧基-烷基二矽烷、烷氧基-乙醯氧基二矽烷、和聚矽烷） 以及含氣則驅物（諸如’氮氣和氨氣）形成介電層125。例 如烧氧基二矽烷可以包括Si2(Et0)6乙氧基二矽烷、 〇 Sl2(Me0)6曱氧基二矽烷和Si6(MeO)12曱氧基環已基矽 烧’其中Et表示乙基（c^6 )以及Me表示甲基（ch3 )。 在一些實施例中，烷氧基-烷基二矽烷可包括 Si2(EtO)4(Me)2 四乙氧基二曱基二矽烷、si2(Et〇)4(Et)2 四乙氧基二乙基二矽烷、Si2(Et〇)2(Me)4二乙氧基-四甲 基二石夕燒、Si2(MeO)4(Me)2四甲氧基-二曱基二矽烷、以 及Si'CMMe)8甲基環己基矽氧、Si6(Me〇)6(Me)6甲氧基_ 曱基環己基石夕烧、Si4〇2(H2)4氫環己基碎氧。在一些實施 ® 例中，燒氧基-乙醯氧基二石夕烧可包括si2(Ac〇)6乙醯氧 基二碎.烷、Si2(Me)4(AcO)2四甲基_二乙醯氧基二矽烷和 Si2(Me)2(AcO)4二曱基-四乙醯氧基二矽院，其中Ac表示 * 乙醯基。在一些實施例中，聚矽烷可以包括環戊基矽烷 *· 或其他成分。 再次參見第1B圖，可以發現介電層125在電晶體 的拐角126周圍具有修剪（pinch-0ff)輪廓和/或負分佈 (negative profile)。如果形成厚的介電層125，介電層 125的修剪輪廓和/或負分佈可能在電晶體ι〇1之間産生 10 200931523 空隙或缝隙◊在一些實施例中，電晶體栅極丨1〇上的介 電層125的厚度ra」大於基材1〇〇上鄰近電晶體ι〇ι底 . 部區域之介電層125的厚度「b」。在另一個實施例中， 介電層125的厚度rb」大於電晶體1〇1側壁上之介電層 • 125的厚度「c」。 參照第1 C圖，蝕刻處理丨3〇可以用第一蝕刻速率去除 電晶體ιοί之拐角126周圍的介電層125的第一部分， 0 並以第二钱刻逮率去除鄰近電晶體101底部區域127之 介電層125的第二部分，其中第一蝕刻速率大於第二蝕 刻速率。 在去除介電層12.5(例如’氮化矽（siN)層）之多個部 分的某些實施例中’蝕刻處理130可以用含氟前驅物（諸 如，二I化氮（NF3 )、四故化梦（siF4)、四I化碳（CF4 )、 氣化甲烷（CH3F )、二氟化甲烷（CH2F2 )、三氟化甲燒 (chf3 )、八氟化丙烷（C3f8 )、六氟化乙烷（c2f6 )、其 © 他含氟前驅物或上述之各種組合）以及含氫前驅物（諸 如，氫氣（H2 )、氨氣（nh3 )、肼（N2H4 )、疊氮酸（HN3 )、 其他含氫前驅物或上述之各種組合）。在一些實施例中， • 姓刻處理130的氣體流速可在大約每分鐘10標準立方公 . 分（seem )和大約每分鐘5標準升（slm )之間；處理壓 力在大約100毫托和大約200托之間；射頻（RF )功率 在大約5瓦和大約3,000瓦之間而RF在大約l〇〇kHz和 大約64MHz之間。在其他的實施例中，RF可以在大約 400kHz和大約13.67MHz之間。 11 200931523 在一些實施例中’將NF3、H2和He提供給外部電漿產 生器以產生電漿，如第2A圖中步驟210所述。NF3的流 速可約50 seem ; H2的流速可約300 seem ; He的流速可 ' 約100 sccm。處理壓力是約3托而RF功率是約40瓦。 • 在一些實施例中’可以在被配置爲執行蝕刻處理1 30的 姓刻室中産生電漿。可以按照下述反應式産生電漿：
NF3 + H2 — NHxFy (或 NHxFy . HF ) + HF+ F ❹ 然後可以將電漿導入到用於餘刻氮化石夕層之多個部分 的姓刻室中。遠端産生的電漿可以與氮化矽相互作用以 産生副産物（例如’（NFJ 2SiF6)，如第2A圖中步驟22〇 所述°在一些實施例中，基材1 00放置在溫度在大約 -l〇〇°C和大約i，00(rc之間的基座上方。在其他實施例 中，基座的溫度可爲約30°C。期望基座的溫度可以促進 電漿與氮化矽的相互作用。在一些實施例中，電漿與氮 化矽的相互作用可以稱為蝕刻步驟。蝕刻步驟可以按照 ❹ 如下反應式所述： NHxFy . HF + SiN ( NF4) 2SiF6+ N2+ NH3 然後如第2A圖中步驟230所述，副産物（ni?4) 2SiF6 . J < ’、、、處理以分解和/或昇華副産物。在一些實施例中， ' 可以通過將副產物接近喷頭來實現熱處理，其中可操作 °玄喷頭以提供大約-5〇°C到大約1,000°C之間的處理溫 度在一實施例中，處理溫度是約18(rc。在其他的實施 i歹 |J 、 以通過例如烤箱、爐子、快速熱退火（Rta 設備、或甘 ) 4再他熱設備來執行熱處理。副産物的分解和/或 12 200931523 昇華可以如下反應式所述：
(NF4) 2SiF6 — SiF4 + NH3 + HF
再次參見第1C圖，可以實質消除介電層125的修剪輪 靡和/或負分佈。在一些形成厚度約1,〇〇〇人之介電層125 的實施例中’蝕刻處理130可以將厚度b減少約14%， 並將厚度c減少約50%。在形成厚度約6〇〇A之氮介電層 125的其他實施例中，蝕刻處理13〇可以減少約u%的 厚度b和約40%的厚度c。由於蝕刻處理1 3〇可以用比 鄰近電晶體101底部區域127的介電層125要快的蝕刻 速率來去除電晶體101之拐角126周圍的介電層125， 蝕刻後的介電層125a間之間隙（第lc圖所示）的深寬 比小於介電層125間之間隙（第1B圖所示）的深寬比。 在一些實施例中，蝕刻處理！ 3〇可以用比去除厚度b 决的速率去除厚度a。厚度a的蝕刻速率與厚度b的蝕刻 速率的比率可以是約2: i或更高。在其他的實施例中， 該比率可以是10 : 1或更高。在一些實施例中，蝕刻處 理130可以用實質等於或快於厚度b的去除速率來去除 此厚度itbyf·度的姓刻速率與厚的姓刻&率的比率 可以疋大約1 . 1更咼。在其他的實施例中，該比例是大 約2 : 1或更高。 在第1D圖中’在蚀刻後的介電層125a上方形成介電 層135。可以由例如氧化物、氮化物、氮氧化物、低乂 介電材料、超低k介電材料、其他介電材料或上述之各 種組合製成介電.層1 3 5 可以通過例如CVD處理、旋轉 13 200931523 塗覆處理、其他適於形成介電層的方法或上述之各種組 合形成介電層135。由於實質上消除了介電層125的修 剪輪廓和負分佈（如第1B圖所示），期望介電層135可 以填充在蝕刻後的介電層1 25a之間的間隙中。 再次參見第1D圖，電晶體101可以是p型金屬氧化物 半導體場效電晶體（MOSFET)。蝕刻後的介電層125a(例 如’含氮層）是水平擠壓電晶體柵極110的壓縮層。蝕刻 後的介電層125a可以引起電晶體柵極110下面基材200 中的電晶體101溝道區域中的壓縮應變。壓縮應變可以 預期地提高溝道中的電洞遷移率。 還發現厚度b'可以影響PMOSFET的電洞遷移率。厚 度bT的增加可以預期地提高Pm〇SFET的電洞遷移率。 由於餘刻處理130可能不會充分地蝕刻鄰近電晶體1〇1 底部127的介電層125，蝕刻後的介電層125的殘餘厚 度V可以預期地改善pmOSFET的電洞遷移率》在一些 實施例中’蝕刻後的介電層125a的厚度b，可約600A或 更高°因此’厚度b，可以預期地提高PMOSFET的電洞 遷移率並同時減小電晶體1 〇 1之間的深寬比。
第1E圖是形成在示例性電晶體上方之示例性介電結 構的示意截面圖。在第1E圖中，介電層140和介電層 145依續地形成在電晶體101的上方。在一些實施例中， 介電層140和145是不同的介電層。在其他的實施例中， 介電層140和145可以相似於上述第1B圖中的介電層 125。在其他的實施例中，介電層14〇和145是SiC層/siN 14 200931523 層、SiCN 層 /SiN 層、SiCN 層 /SiN 層、BN 層 /SiN 層或 上述之各種組合β 在一些實施例中，上述參照第1C圖描述的蝕刻處理 130可以用比去除與電晶體1〇1底部區域127鄰近之介 電層145的第二部分要快的速率去除電晶體栅極11〇之 上表面上方的介電層145的第一部分。在其他的實施例 中’餘刻處理130還可以去除電晶體橋極11〇的上表面 H 上的介電層140的一部分’而基本不去除與電晶體 底部區域127鄰近的介電層。 值得注意的是介電層的數量不限於上述的示例性實施 例所描述的。多於兩層的介電層可以形成在電晶體1〇1 的上方’然後將這些介電層進行蝕刻處理丨3〇以實現蝕 刻後結構的期望深寬比。還應當注意蝕刻處理13〇可以 包括用於去除介電層140和/或介電層ι45之多個部分的 單一步驟或多個步驟。 第2B圖是示出蝕刻氮碳化矽（SiCN)層之多個部分 的不例性處理的流程圖。在一些實施例中，介電層^ h 是氮碳化矽層。已經發現，由於碳的存在，NF3/H2/He ' 前驅物可能不能預期地去除SiCN層。在一些實施例中， • SiCN層可以在例如第2B圖中步驟謂所述的沉積室中 被氧化。SiCN層可以被例如氧、臭氧、其他含氧氣體或 上述之各種組合氧化。氧化之後，SiCN中的碳可以預期 地被去除，SiCN層可以實質上被氧化爲氮氧切（siw) 15 200931523 再次參見2B，步驟250可以産生含氟電漿。在一些實 施例中，步驟250可以與上述第2A圖中步驟210相似。 在其他實施例中，步驟250可以用NF3/NH3前驅物産生 ‘ 含氟電漿。在其他的實施例中，步驟250可以使用 • NF3/H2/He前驅物和NF3/NH3前驅物産生含氟電漿。 再次參見第2B圖，步驟260使含氟電漿與SiON層的 多個部分相互作用以形成副産物；步驟270熱處理副産 物來分解或昇華副産物。在一些實施例中，步驟260和 © 270分別與上述第2A圖中的步驟220和230相似。 步驟270之後，在蝕刻後的介電層上方可形成介電 層。介電層和形成介電層的方法可以與上述結合第1D 圖所描述的相似。 示例性膜沉穑系統 可以沉積介電層的沉積系統可以包括高密度電漿化學 氣相沉積（HDP-CVD )系統、電漿增強化學氣相沉積 0 ( PECVD )系統、次大氣壓化學氣相沉積（SACVD )系 統、和熱化學氣相沉積系統、及其它類型的系統。可以 實現本發明實施例的CVD系統的具體實例包括 . CENTURA ULTIMA™ HDP-CVD 室 / 系統，和 PRODUCER™ PECVD室/系統例如從加利福尼亞州的聖 克拉拉的Applied Materials公司可得到的PRODUCER™ Celera™ PECVD。 可以使用本發明示例方法的基材處理系統的實例包括 共同轉讓的Lubomirsky等、2006年5月30日提交的， 16 200931523 題爲 “PROCESS CHAMBER FOR DIELECTRIC GApFILL” 的美國臨時專利申請No_60/803,499中所示和所述的，其 全部内容通過參考引入其中。其他的示例性系統可以包 、 括美國專利N〇.6,387,2〇7和6,830,624所示和所述，其 全部内容也通過參考引入其中。
現在參見第3A圖，CVD系統10的垂直截面示出其具 有包括室壁15a和室蓋組件15b的真空或處理室15eCVD 〇 系統10包括用於向基材（未示出）分散處理氣體的氣體 分配歧管U，基材放置在處理室15中心的加熱基座12 上。氣體分配歧管11可以由導電材料形成，以作為形成 電容電漿的電極。在處理期間，基材（例如，半導體晶 圓）係放置在基座12的平坦（或輕微凸起）表面l2a上。 可以可控地在低負載/無負載位置（第3A圖所示）和上 方的處理位置（第3A圖中虛線14所示）之間移動基座 12，所述上方的處理位置非常接近歧管n。中心板（未 ® 示出）包括提供晶圓位置資訊的感測器。 通過常規的平坦的、圓形氣體分配面板13a的穿孔 將沉積和載體氣體導入到室15中。更具體地，使沉積處 . 理氣體通過入口歧管11、通過常規的沖孔的阻隔板42, - 然後通過氣體分配面板Ua中的穿孔13b流入到室中。 在到達歧管U之前，沉積和载體氣體從氣體源7通過 氣體供應線路8進入到混合系統9中，在混合系統9中 >儿積和載體氣體混合，然後送至歧管丨丨。一般而言，每 種處理氣體的供應線路包括（i)可以用於自動或手動關 17 200931523 閉流入室中的處理氣體流的幾個安全 和（η)測量通過供應線路之氣體流量的流量控制器（未 不出）。當在處理中使用古^ 〇A qJp .,. 1之用有毒氣體時，幾個安全關斷閥設 置在常規結構的每條氣體供應線路上。 ❹
CVD系統10中進行的沉積處理可以是熱處理或電浆 增強處理。在電漿增強處理中，RF電源44在氣體分配 面板⑴和基座12之間供應電力，以在面板Ua和基座 12之間的柱狀區域内激發理氣體混合物來形成電漿。(該 區域將稱爲「反應區域」）。電漿成分進行反應以在基座 12上支撐的半導體晶圓表面上沉積所欲之膜。rf電源 44疋混頻RF電源、，一般供應工356 mhz的高RF頻率 (RF1)和360 KHz的低RF頻率（RF2)的電力來增強 導入到真二至15中之反應物種的分解。在熱處理中，不 需使用RF f：源、44 ’處理氣體混合物發生熱反應以在支 撐在基座12上之半導體晶圓的表面上沉積所欲之膜，其 中將處理t體混合物進行電阻加熱來爲反應提供熱能。 在電浆增強沉積處理期間，電漿加熱整個處理室1〇， 这包括圍繞廢氣排出通道23和關斷閥24之室主體的壁 15a。虽電漿沒有導通時或沒有處於熱沉積處理期間，熱 的液體循％通過處理室15的壁15a，以維持室在高溫 下未示出剩餘處理室壁15a中的通道。用於加熱室壁 5 a的流體包括典型流體類型，即水溶性乙二醇或油溶 性傳熱流體。這種加熱（指通過「熱交換」加熱）可以 有利地減少或消除不期望之反應産物的凝聚並促進了處 200931523 理氣體揮發產物的消除和可能污染處理之其他污染物的 消除（這些物質本來會凝聚在冷卻真空通道的壁上並在 >又有氣體流過期間遷移回到處理室申）。 ❹ ❹ 殘餘的沒有沉積到層中的氣體混合物(包括反應副産 物）係通過真线（未示出）從室15中排出。具體地， 氣體通過圍繞反應區域的環形、槽狀孔排出，並進入環 形排氣虱室17。通過室的柱形側壁15a的頂部（包括壁 上的上部介電襯套19)與圓形室蓋2〇的底部間之間隙 來限定環形槽16和氣室17。對於在晶圓上方獲得均句 的處理氣體流以在晶圓上沉積均句的膜，槽孔Μ和氣室 17的360度圓圈對稱性和一致性是非常重要的。 一=氣氣室17的橫向擴展部分21下面的氣流，從排氣 氣至17通過檢視埠（未示出），通過向下延伸的氣體 通道23，通過真空關斷閥24 (其主體與較下方的室壁 …集成在一起）’進入通過前級管道（―”未示 出）與外部真空泵（未示出）相連的排出口 25。 利用内嵌單回路的内置式加熱器元件來電阻加熱基座 的甜圓支撑盤（較佳係銘、陶究或其組合），該加熱 器疋件被構造爲以兩個並行同心圓環的形式繞整圈。加 熱器元件的外部趨向鄰近於支撐盤的周緣，同時内部在 有較J半仏的同心圓環的路徑上。通往加熱器元件的 佈線經過基座12的基杆（stem)。
一般而言’任何或所有的室襯套、氣體人口歧管面板 和各種其他反應器硬體係由例如銘、陽極氧化㈣H 19 200931523 的材質所製成。這種CVD裝置的實例如共同轉讓的Zha〇 等、題爲「CVD PROCESSING CHAMBER」的美國專利 Νο·5,558,717所描述的，其全部内容通過參考引入其中。 Ο
隨著通過機械刀片（未示出）經室1〇 一側的的插入/ 去除開口 26將晶圓移入/移出室15的主體，升降機械和 馬達32 (第3Α圖）提升和降低加熱器基座組件12及其 晶圓舉升銷。馬達32在處理位置14和較低的晶圓 載入位置之間提升和降低基座12。連接至供應線路8的 馬達、閥或流量控制器，氣體傳遞系統，節流閥，RF電 •尿4以及至和基材加熱系統均由系統控制器通過控制 線路36控制，在圖中僅示出了其中的一些。控制器μ 根據光學感測器的反饋來確定可移動機械組件（例如節 机閥和襯托器（suscept〇r))在控制器34的控制下由適 當的馬達移動的位置。 在示例陡實施例中，系統控制器包括硬碟驅動器（記 憶體38)、軟碟驅動器和處理器37。處理器包括單板機 (SBC)、類比和數位輸入/輸出板、介面板和步進馬達控 制板。CVD ,系、统！ 〇的不同部分符合歐洲通用模組
Modular Eur〇pean ’ VME )標準，該標準界定了板、插件 架和接連器的尺寸和類型。VME標準還可以界定具有b 位元數位匯流排和24位元位址匯流排的匯流排結構。 。系統控帝jH 34_ CVD機器的所有活動。系統控制 器執仃系統控制軟體，系統控制軟體是存儲在電腦可讀 介質（例如，記憶體38)中的電腦程式。優選地，記憶體 20 200931523 …碟驅動器，但是記憶體38還可以是其他 δ己憶體。電腦程式包括規定具體處理的時間 物、室壓力、室、声氣體展合 心 皿度、灯功率水平、襯托器位置和其他 參數的指令組。還可以使用存儲在其他㈣裝置中，、 如’軟碟或其他適當的驅動器中的其他電腦操： 控制器34。 术操作
可以利用通過控制器34執行的電腦程式產品來執行 在基材上沉積膜的處理或清潔室15的處理。可以用任 常規電腦可讀程式語言，例如，6_0組合語言、c可 ❹ C++、Pasea卜Fc)man或其他語言編寫電腦程式代碼。 適當的電腦程式代碼利用常規文本編輯器寫成單文件或 多文件’並存儲或包含在電腦可用的媒介，例如電腦記 憶體系統^如果所輸人的代碼文本是高階語言形式，編 譯代碼然後將得到的編譯代碼與預編譯⑷。⑽他 Wmdow®的庫存程式的目標代碼鏈結。冑了執行鏈結、 編譯目標代碼，系統用戶調用目標代碼，使電腦系統將 該代碼載入在記憶體中 執行程式中識別的任務。 。然後，讀取CPU並執行代碼來 如第3B圖所示，用戶和控制器34之間的介面通過cRT 監視器50a和光筆5〇b實現，第3B圖是基材處理系統中 系統_〇£視器和CVD系統1 〇的簡化示意圖，基材處理系 統可以包括一個或多個室。在優選實施例中，使用兩個 監視器5〇a，—個安裝在清潔室壁上用於操作者，另一 個在壁的後面用於服務技術員。監視器5〇a同時顯示相 21 200931523 同的資訊，但是僅能使用一個光筆50b。光筆5〇b筆尖 中的光感測器檢測CRT顯示器發出的光。爲了選擇具體 的顯示幕或功能，操作者接觸顯示幕的指定區域並按下 • 筆501?上的按鈕。接觸區域改變它的高亮顏色，或顯示 ' 新的功能表或屏’以確認光筆和顯示幕之間的通信連 接。其他的裝置，例如鍵盤、滑鼠或其他指示或通信裝 置，可以替代或附加於光筆50b來使用以允許用戶與控 制器34通信。 ❺ 第3A圖示出安裝在處理室15的蓋組件15b上的遠端 電漿產生器60，處理室15包括氣體分配面板na和氣 體为配歧管11。如第3A圖中可以清楚看到的，安裝轉 接器64將遠端電漿產生器6〇安裝在蓋組件15b上。轉 接器64 —般由金屬材料所製成。混合裝置7〇與氣體分 配歧管11 (第3A圖）的上游側相連。混合裝置7〇包括 設置在用於混合氣體之混合塊的槽74内部的混合嵌入 ❹ 物72。陶瓷絕緣體66放置在安裝轉接器64和混合裝置 70 (第6A圖）之間。陶瓷絕緣體66可以由陶瓷材料例 如AhO3 ( 99%純度）、Teflon⑧等製成。當安裝混合裝置 . 7〇和陶竟絕緣體66時，混合震置70和陶竞絕緣體66 彳以形成蓋組件…的—部分。陶变絕緣器66使金屬轉 接器66與混合裝置70、氣體分配歧管u絕緣，以使蓋 組件15b中形成第二電漿的可能性最小化，下面將更加 詳細描述。三通閥77控制直接或通過遠端電聚產生器 60流向處理室15的處理氣體流。 22 200931523 期望遠端電漿產生器60是緊湊的、獨立的單元，該單 元能夠方便地安裝在蓋組件1 5b上並且容易被改型翻新 到現有室上而不需要花費大量金錢和時間去修改。一個 適合的單元是 Woburn, Mass 的 Applied Science and * Technology公司市售的ASTRON®產生器。ASTRON®產 生器用低場環形電漿來離解處理氣體。在一個實施例 中’電漿離解處理氣體（包括含氟氣體（例如nf3)和載體 氣體（例如氬））’以産生用於清潔處理室1 5中之膜沉積物 ^ 的自由氟。 示例性蝕刻系統 可以執行蝕刻處理的蝕刻系統可以包括，例如，加利 福尼亞州聖克拉拉的Applied Materials公司市售的 SiConi™ Preclean 室/系統。 第4圖是示例性姓刻室的示意截面圖。餘刻室400可 以包括室壁43 0。蝕刻室400可以包括電漿分配設備 φ 410(例如，管、管道和/或歧管）以向放置在基座420上的 基材100分散處理電漿415，基座420處於處理室的中 心。蝕刻室400可以通過電漿分配設備410與電漿產生 * 器405耦接。電漿產生器405用以産生電漿415。可以 . 通過銷440可控制地在較低位置/接近喷頭450的較高位 置之間移動基材1 〇〇。基材1 〇〇可以具.有形成在其上方 的特徵101和介電層125(第1B圖中所示）。 在一些實施例中，電漿分配設備410可以將例如分別 通過上述第2A圖或2B中步驟210或250産生的電漿 23 200931523 415，導入處理室400中。在一些實施例中，蝕刻電漿 415的供應線路可以包括（丨）能夠用於自動或手動關閉 流入室的處理電漿流的安全關斷閥（未示出），和（H) ’ 測量通過供應線路之電漿415流量的流量控制器（未示 * 出）。 再次參見第4圖，室壁430可以具有充分防止蝕刻劑 和/或副產物凝聚於其上的溫度。在一些實施例中，可以 ❹ 操作基座420來提供約- loot：到約i，〇〇〇°c之間的期望溫 度來凝結基材1〇〇表面（即基材1〇〇上方之介電層125) 上的蝕刻劑。然後，蝕刻劑可以預期地與形成在基材i 〇〇 上方的介電層i25發生作用，以産生上述第2八或23圖 中所述的副産物^産生副産物之後，銷44〇可以升降基 材100使其靠近噴頭450。可以操作噴頭45〇來提供約 -50°C到大約1，000。(：之間的處理溫度。在一些實施例中， 喷頭450可以分別進行上述第2A圖或2B中的步驟23〇 © 或270，以分解和/或昇華副産物從而去除介電層125的 多個部分。 再次參見第4圖’可以在蝕刻室4〇〇中設置至少一粟 . 通道460，以預期地去除副產物和/或分解後氣體。泵通 • 道460可以與例如泵或馬達耦連，以預期地去除副產 物。在一些實施例中，泵通道46〇可以具有至少一孔（未 示出），通過孔可以預期地去除副産物。 在一些實施例中，RF電源（未示出）可以耦接電漿產 生器405來激發包括含氟前驅物和含氫前驅物的處理氣 24 200931523 體以形成電漿415。可以姐从 了以操作RF電源以提供大約5瓦和 大約3，_瓦之間的灯功率。好電源可以提供大約100 他和大約64MHz之間的rf頻率的功率。 系統控制器（未示出）可以議刻系統的所有活動。 =統控=執行系統控制軟體，^控制軟體是存储在 腦可漬介質（例如，記憶體）中的電腦程式。在-些實 施例中’記憶'體是硬碟㈣器，但是記憶賴可以:其 ❹ ，類型的記憶體°電腦程式包括規定具體處理的時間、 乳體混合物、官厭士 . 至壓力、至溫度和其他參數的指令組。還 可以使用存儲在其他存料置，例如，軟碟或其他適當 的驅動器中的其他電腦程式來操作控制器。 可以由上述通過控制器執行的電腦程式産品來實現用 於钱刻基材上方膜的多個部分的處理。可以用任何常規 電腦可讀程式語言，例#，680G0組合語言、c、c + +、 Μ81、⑽咖或其他語言編寫電腦程式代碼。適當的 電腦程式代碼利用常規文本編輯器寫成單文件或多1 並存儲或包含在電腦可用的媒介，例如電腦記憶體 如果以高階語言寫人代碼文本，編譯代碼然後將 仵’、編譯代瑪與預編譯Micr〇s〇ftWind〇w、庫存裎 式的目標代蜗鏈結。爲了執行鏈結、編譯目標代喝，系 統用戶調用目標代碼’使電腦系統將該代碼載入到 :夕後，CPU讀取並執行代碼來執行程式中識‘ 的任務。 由已經說明的幾個實施例，本領域技術人員可以理解 25 200931523 在不脫離本發明的精神的條件下，本發明可以有各 改、替代結構和等效物。另外，爲了避免不必要的複雜 化本發明，沒有描述很多熟知的處理和元件。因此，上 述說明不應當被視爲對本發明的範圍的限制。 ❹ ❹ 在給出數值範圍時，可以理解除非上下文清楚地另有 規定’否則還具體公開了在該範圍的上限和下限之間 :、-直到下限的十分之一單位的每個居間值。在提及 圍内的任何提及值或居間值與在提及範圍内的任何其 他提=值或居間值之間的每個較小範圍也包含在本發明 :广些較小範圍的上限和下限可以獨立地包含在該範 ，或者也可以被該範圍排除，其上限和/或下限都包 在所述較小範圍内的每個範圍以及其上限和下限 包含在所述較小範圍内的每個範圍也包含在本發明中， 且受到在提及範圍中被具體排除的那些的限制。在提及 ，圍包括上限和/或下限時，排除了這些上限/下限的任何 個或兩者的範圍也包含在本發明中。 i如在說明書或所附巾請專利範圍所用的，除非上下文 清楚地另行規定’否則名詞都包括其複數形式。因此， 如:一種方法」包括一個或多個這種方法，「一種前驅 」匕括本領域技術人員所熟知的一個或多個 等效物、等等。 〜砰 「:且，當在「本說明書或所附申請專利範圍中使用術語 匕括」「包含」等時，意在具體說明提及的特徵、 整數、成分或步驟’但它們不排除存在或增加一個或多 26 200931523 成分、步驟、行爲或基團。 【圖式簡單說明】 參’、、、說明書的其他部分和附圖，可以實現對本發 本質和優點的進一步理解，其中在整個附圖中用相似的 附圖標記表示相似的組成部分。在—些實施例中，文級 Ο 標記與附圖標記相關。當引用—個不帶有次級標記的附 圖標記時，這個附圖標記意指所有這樣的多種相似的組 成部分。 第1Α-Π)圖是；^出在兩個電晶體栅極之間填充示例性 介電材料的示例性處理的示意截面圖。 第1E圖是形成在示例性電晶體上方之示例性介電結 構的示意截面圖。
個其他特徵、整數 第2A圖是示出去除含氮介電層的多個部分之示例性 處理的流程圖。 第2B圖是示出去除含氮介電層的多個部分的另一個 示例性處理的流程圖。 第3A圖是示出示例性薄膜沉積系統的垂直截面圖。 第3B圖是示出薄膜沉積系統的示例性系統監視器，控 制器元件的簡化圖。 第4圖是示例性蝕刻系統的示意截面圖。 【主要元件符號說明】 27 200931523
10 系統 12、 420 基座 12b 舉升銷 14 虛線 15a 壁 16 槽孔 19 介電襯套 21 橫向擴展部分 24 關斷閥 26 開口 5 0a 監視器 60 遠端電漿產生器 66 陶瓷絕緣體 72 混合嵌入物 101 特徵 110 電晶體棚極 115 氮化物層 125 、135 、 140 、 145 125a 蝕刻後的介電層 127 底部區域 210 、220 ' 230 、 240 、 400 蝕刻室 410 電漿分配設備 430 室壁 11 氣體分配歧管 12a 表面 13a 氣體分配面板 15 處理室 15b 蓋組件 17 氣室 20 室蓋 23 廢氣排出通道 25 排出口 32 馬達 50b 光筆 64 轉接器 70 混合裝置 100 基材 105 柵極介電層 113、 117 氧化物層 120 接觸區域 介電層 126 拐角 130 蝕刻處理 250、260、270 步驟 405 電漿產生器 415 電漿 440 鎖 28 200931523 泵通道 450 喷頭 460
29

Claims (1)

  1. 200931523 七、申請專利範圍： 1、 一種形成一結構的方法，其至少包括： • 橫跨一基材之一表面形成至少一特徵； 在該至少一特徵上形成一含氮介電層； 以一第一速率去除該至少一特徵的至少一側壁上之 含氮層的-第-部分，並以一第二速率去除與該至少一 特徵之一底部區域鄰近的基材上之含氮層的一第二部 ❿ 分，該第一速率係大於該第二速率；及 在該含氮介電層上形成一介電層。 2、 如申請專利範圍第1項所述之方法，纟中形成該 至少一特徵的步驟包括形成至少一電晶體柵極。 3、 如申請專利範圍第2項所述之方法，更包括： 在該基材中形成鄰近該至少一電晶體栅極的至少一 ® 接觸區域；及 在該至少一電晶體柵極的至少一侧壁上形成至少一 介電間隔部》 ' 4、如申請專利範圍第1項所述之方法，其中去除該 含氮介電層的第一部分和第二部分的步驟更包括以一第 三速率去除該至少一特徵上之含氮介電層的一第三部 分，該第三速率與該第二速率的比例係约2 :】或更高。 30 200931523 5、如申請專利範圍第 含II介電層的步驟包括$ 梦（SiON)層。 1項所述之方法，其中形成該 成一氣化梦（sm)層或氮氧化 6、如申請專利範圍第 含氮介電層的步驟包括$ i項所述之方法，其中形成該 成一氮碳化矽（SiCN)層。
    如申°月專利範圍第6項所述之方法，更包括將 SiCN層實質上氧化成一氮氧化石夕層。 該 8如申δ月專利範圍第i項所述之方法，其中去除該 含氮介電層之多個部分的步驟包括： 産生一含氟電漿； 使該含氟電漿與該含氮介電層的第一部分與第二部 0 分交互作用以生成一副産物；及 熱處理該副産物以去除該含氮介電層的多個部分。 9、如申請專利範圍第8項所述之方法，其中産生該 含氟電漿的步驟利用一選自三氟化氣（NF3)、四氟1化石夕 (SiF4)、四氟曱烷（CF4)、氟化甲烷（CH3F)、二氟甲烷 (CH2F2)、三氟曱烷（CHF3)、八氟丙烷（C3F8)和六氟乙烷 (c2f6)所組成之群組的前驅物。 31 200931523 10、如申請專利範圍第8項所述之方法，其中使該含 氟電漿與該含氮介電層的多個部分交互作用的步驟包括 在一温度約-HKTC到約UOCHTC之間的—基座上放置該基 • 材0 u、如申請專利範圍第8項所述之方法，其中熱處理 該副産物的步驟包括昇華該副産物。 Φ 、如申請專利範圍第8項所述之方法，其中熱處理 該副産物的步驟之處理溫度係約，。c到約i ,刚。〇之間。 13、W請專利範圍第8項所述之方法，更包括舉升 該基材靠近一噴頭。 14、一種形成一電晶體的方法，包括 在一基材上形成至少一電晶體栅極； -在該至少一電晶體栅極的側壁上形成至少一介電間 隔部； 、在該基材中形成鄰近該電晶體栅極的至少一接觸區 域； 在該至少一電晶體栅極上形成一含氮介電層； 以-第一速率去除該至少一電晶體柵極的 壁上之含氮層的-第一部分，並以一第： 至少一電晶體拇極之-底部區域鄰近的基材上之t氣層 32 200931523 示一叶刀再中該第一逮率係^ 在該含氮介電層上形成—介電層 14項所述之方法，其中形成 成一氮化矽（SiN)層或氮氧 15、如申請專利範圍第 該含氮介電層的步驟包括形 化矽（SiON)層。 16、 如中請專利範圍第14項所述之方法，其中形成 該含氮介電層的步驟包括形成一氮碳化矽（sicN)層。 17、 如申請專利範圍第16項所述之方法，更包括將 該SiCN層貫質上氧化成—氮氧化石夕層。 18、 如申請專利範圍第14項所述之方法，其中去除 該含氮介電層之第一部分與第二部分的步驟包括： φ 産生一含氟電漿； 使該含氟電漿與該含氮介電層的第一部分與第二部 分交互作用以生成一副産物；及 熱處理該副産物以去除該含氨介電層的第一部分與 第二部分。 19、 如申請專利範圍第18項所述之方法，其中産生 該含氟電漿的步驟利用一選自三氟化氮（NF3)、四氟化石夕 (SiF4)、四氟曱烧（CF4)、氟化甲院（CH3F)、二氟甲炫 33 200931523 (CH^2)、三氟甲烷（CHF3)、八氟丙烷（C3F8)和六氟乙烷 (C2F6)組成之群組的前驅物。 • 20、如申請專利範圍第18項所述之方法，其中使該 含氟電漿與該含氮介電層的多個部分交互作用的步驟包 括在一溫度約-100。(：到約1，000。(：之間的一基座上放置該 基材。
    ❹ 21、如申請專利範圍第18項所述之方法，其中熱處 理該副産物的步驟包括昇華該副産物。 22、如中請專利範圍第18項所述之方法，其中熱處 理該副産物的步驟之處理溫度係約_5〇。。到約】_。〇之 間。 ’ 23、如申請專利範圍第18項 <〈方法，更句括嚴 升該基材靠近一噴頭。 文1枯举 24、一種形成—結構的方法，包括· 橫跨一基材之一表面形成至少—特徵. 在該至少-特徵上形成一第一介電層： 在該第一介電層上形成一第二 1黾層； 以-第-速率去除該至少—特徵的至 第二介電層的一第—部分，並 _ 乂-側壁上之 罘一速率去除與該至 34 200931523 少一特徵之一底部區域鄰近的基材上之第二介電層的一 第二部分’該第一速率係大於該第二速率；及 在該蝕刻後的第二介電層上形成一第三介電層。 25、如申請專利範圍第24項所述之方法，其中去除 該第二介電層的第一部分與第二部分的步驟更包括以一 第三速率去除該至少一特徵上之第二介電層的一第三部 . 分，該第三速率與該第二速率的比例係約2 ::或更高。 26、如申請專利範圍第24項所述之方法，其中去除 該第二介電層的第-部分與第二部分的步驟更包括在實 質上不去除與該至少一特徵之一底部區域鄰近的第一介 電層的條件下，去除該至少—特徵上之第 部分。 /丨1：層的一 ❹ 27、 如申請專利範圍第24項所述 _ ., 不去’其中該第 W電層包括一碳化矽層、一氮碳化 層、各儿 增、一氮硼化矽 層-氮化蝴層、-氧化石夕層、一碳氣切 ^ 者❿該第二介電層包括一氮化石夕層。 28、 如申請專利範圍第24項所述之方 該第二介雷屉的楚 x ^ 法’其中去除 乐，丨電層的第-部分與第二部分的 產生一含氟電漿； 使該含氟電漿與該第二介電層 弟部分與第二部 35 200931523 分交互作用以生成一副産物；及 熱處理該副産物以去除該第二介電層的第一部分與 第二部分。 29、 如申請專利範圍第28項所述之方法，其中産生 該含氟電漿的步驟利用一選自三氟化氮（NF3)、四氟化矽 (S1F4)、四氟甲烷（CFO、氟化曱烷、二氟甲烷 (ch2f2)、三氟曱烧（CHf3)、人敦丙烧（c^)和六氣乙院 (C2F6)組成之群組的前驅物。 30、 如申請專利範圍第28項所述之方法，其中使該 含氟電漿與該介電層的第一部分與第二部分交互作用的 步驟包括在-溫度約_1〇〇。。到約"Ο。。。之間的 放置該基材。 ❹ 31、如中請專利範圍第28項所述之方法，其中熱處 理該副産物的步驟包括昇華該副産物。 ...... 其中熱處 l，000°c 之 更包括舉 32、如申請專利範圍第28項所述之方法 理該副産物的步驟之處理溫度係約-50。(:到約 間。 33、如申請專利範圍第28項所述之方法 升該基材靠近一嘴頭。 36 200931523 34、 一種設備，包括： 一室； • 一基座，設置在該室中，用來支撐一基材，其中橫跨 該基材形成至少一特徵，在該至少一特徵上形成有—含 氮層； 一喷頭，設置在該室中且在該基座的上方； 一電漿產生器，與該室耦連，其中該電漿產生器經構 ❹ 造以産生一包括氟離子和氫離子的電漿，該電漿被提供 到該室中，用於以一第一速率去除該至少一特徵的至少 一側壁上之含氮層的一第一部分，並以一第二速率去除 與該至少一特徵之一底部區域鄰近的基材上之含氮層的 一第二部分，該第一速率係大於該第二速率。 35、 如申請專利範圍第34項所述之設備，更包括一 ❹ 電漿分配設備’耦接在該電漿產生器與該室之間。 36、 如申請專利範圍第34項所述之設備， > 尺包括設 - 置在該基材下的至少一銷’其中該至少一銷係可操作來 舉升該基材朝向該喷頭。 3 7、如申請專利範圍第3 4項所述之設備， 尺包括該 室中的至少一泵通道。 37 200931523
    38、 如申請專利範圍第34項所述之設備，其中該基 座係可操作來提供一約- l〇〇°C到約l,〇〇〇°C之間的溫度。 39、 如申請專利範圍第34項所述之設備，其中該喷 頭係可操作來提供一約-50°C到約l，〇〇〇°C之間的溫度。 38
TW097140532A 2007-10-22 2008-10-22 形成至少一介電層之方法與系統 TWI442471B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/876,649 US7871926B2 (en) 2007-10-22 2007-10-22 Methods and systems for forming at least one dielectric layer

Publications (2)

Publication Number Publication Date
TW200931523A true TW200931523A (en) 2009-07-16
TWI442471B TWI442471B (zh) 2014-06-21

Family

ID=40563900

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097140532A TWI442471B (zh) 2007-10-22 2008-10-22 形成至少一介電層之方法與系統

Country Status (5)

Country Link
US (1) US7871926B2 (zh)
JP (1) JP5305830B2 (zh)
KR (1) KR101027266B1 (zh)
CN (1) CN101425458B (zh)
TW (1) TWI442471B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI456652B (zh) * 2010-04-30 2014-10-11 Applied Materials Inc 具有減少之後蝕刻固體殘餘物的高溫選擇性乾蝕刻
TWI587496B (zh) * 2015-02-04 2017-06-11 國立中山大學 電阻式記憶體

Families Citing this family (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8211808B2 (en) * 2009-08-31 2012-07-03 Applied Materials, Inc. Silicon-selective dry etch for carbon-containing films
US8609484B2 (en) * 2009-11-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high-K metal gate device
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
KR101276262B1 (ko) * 2011-11-21 2013-06-20 피에스케이 주식회사 반도체 제조 장치 및 반도체 제조 방법
KR101276258B1 (ko) * 2011-11-21 2013-06-20 피에스케이 주식회사 반도체 제조 장치 및 반도체 제조 방법
CN102522328B (zh) * 2011-12-30 2014-01-29 江苏宏微科技有限公司 Mos器件栅极孔的制作方法
JP5758829B2 (ja) * 2012-03-27 2015-08-05 東京エレクトロン株式会社 ボロン含有シリコン酸炭窒化膜の形成方法およびシリコン酸炭窒化膜の形成方法
CN102683284A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 一种形成双应力层的方法
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8980758B1 (en) * 2013-09-17 2015-03-17 Applied Materials, Inc. Methods for etching an etching stop layer utilizing a cyclical etching process
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US20150206803A1 (en) * 2014-01-19 2015-07-23 United Microelectronics Corp. Method of forming inter-level dielectric layer
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
JP6250513B2 (ja) * 2014-10-03 2017-12-20 信越化学工業株式会社 塗布型ケイ素含有膜形成用組成物、基板、及びパターン形成方法
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
JP6600480B2 (ja) * 2015-04-20 2019-10-30 東京エレクトロン株式会社 被処理体を処理する方法
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10818792B2 (en) 2018-08-21 2020-10-27 Globalfoundries Inc. Nanosheet field-effect transistors formed with sacrificial spacers
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US10937659B2 (en) * 2019-04-09 2021-03-02 Tokyo Electron Limited Method of anisotropically etching adjacent lines with multi-color selectivity

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04239723A (ja) * 1991-01-23 1992-08-27 Nec Corp 半導体装置の製造方法
JPH08148470A (ja) * 1994-11-21 1996-06-07 Sanyo Electric Co Ltd 半導体装置の製造方法
US5558717A (en) 1994-11-30 1996-09-24 Applied Materials CVD Processing chamber
KR970013210A (ko) * 1995-08-08 1997-03-29 김주용 다층 금속 배선 구조의 반도체 소자의 층간 절연막 평탄화 방법
US6191026B1 (en) * 1996-01-09 2001-02-20 Applied Materials, Inc. Method for submicron gap filling on a semiconductor substrate
US6149828A (en) 1997-05-05 2000-11-21 Micron Technology, Inc. Supercritical etching compositions and method of using same
US6379575B1 (en) 1997-10-21 2002-04-30 Applied Materials, Inc. Treatment of etching chambers using activated cleaning gas
US6387207B1 (en) 2000-04-28 2002-05-14 Applied Materials, Inc. Integration of remote plasma generator with semiconductor processing chamber
JP4720019B2 (ja) * 2001-05-18 2011-07-13 東京エレクトロン株式会社 冷却機構及び処理装置
KR100403630B1 (ko) * 2001-07-07 2003-10-30 삼성전자주식회사 고밀도 플라즈마를 이용한 반도체 장치의 층간 절연막 형성방법
US6830624B2 (en) 2003-05-02 2004-12-14 Applied Materials, Inc. Blocker plate by-pass for remote plasma clean
JP2005033023A (ja) * 2003-07-07 2005-02-03 Sony Corp 半導体装置の製造方法および半導体装置
US7288482B2 (en) 2005-05-04 2007-10-30 International Business Machines Corporation Silicon nitride etching methods
US20070107750A1 (en) 2005-11-14 2007-05-17 Sawin Herbert H Method of using NF3 for removing surface deposits from the interior of chemical vapor deposition chambers
JP2007201294A (ja) 2006-01-27 2007-08-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7780865B2 (en) * 2006-03-31 2010-08-24 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
US20080124937A1 (en) 2006-08-16 2008-05-29 Songlin Xu Selective etching method and apparatus
US8252696B2 (en) 2007-10-22 2012-08-28 Applied Materials, Inc. Selective etching of silicon nitride

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI456652B (zh) * 2010-04-30 2014-10-11 Applied Materials Inc 具有減少之後蝕刻固體殘餘物的高溫選擇性乾蝕刻
TWI587496B (zh) * 2015-02-04 2017-06-11 國立中山大學 電阻式記憶體

Also Published As

Publication number Publication date
CN101425458B (zh) 2012-10-17
TWI442471B (zh) 2014-06-21
JP2009152550A (ja) 2009-07-09
KR20090040869A (ko) 2009-04-27
US7871926B2 (en) 2011-01-18
KR101027266B1 (ko) 2011-04-06
CN101425458A (zh) 2009-05-06
US20090104764A1 (en) 2009-04-23
JP5305830B2 (ja) 2013-10-02

Similar Documents

Publication Publication Date Title
TW200931523A (en) Methods and systems for forming at least one dielectric layer
KR102357418B1 (ko) 유기금속 공-반응물들과의 교차-복분해 반응들을 통해 ｓｉｃ 및 ｓｉｃｎ 막들을 증착시키기 위한 장치들 및 방법들
KR102145694B1 (ko) 플라즈마 활성화된 등각 막 성막을 위한 전구체들
JP5925802B2 (ja) ２段階での均一なドライエッチング
TWI389251B (zh) 處理薄膜之方法
KR102012532B1 (ko) 플라즈마 활성화된 컨포멀 유전체 막 증착
US8435902B2 (en) Invertable pattern loading with dry etch
CN102687249B (zh) 用于含硅薄膜的平滑SiConi蚀刻法
TWI534290B (zh) 透過自由基化成份化學氣相沉積形成的共形層
KR101764166B1 (ko) 탄소 함유 필름들에 대한 실리콘-선택적 건식 식각
KR102084901B1 (ko) 플라즈마 활성화된 컨포멀 유전체 막 증착
US8475674B2 (en) High-temperature selective dry etch having reduced post-etch solid residue
TW201207934A (en) Selective etch for silicon films
JP2013048127A (ja) アッシュ後の側壁の回復

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees