TW200904108A - Dynamic phase alignment - Google Patents
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Description
200904108 九、發明說明: t 明所肩技領3 發明領域 树明之各種不同實施例-般而言,係有關位元流同 5 步與計時。 【先前技術3 發明背景
10 15 20 例如,於發射具有一來源同步時鐘之一位元流的一高 速介面中,以-較低時鐘鮮來執行串列/解串列以處理該 位元流是相當常見的。該類系統之—範例描繪於第i圖。該 發射器11中之該串列lilla可執行串列操作,#中串列器 11a可採用每秒Μ個字元的比例,每字元_位元的字元大 小(其可,例如,串列操作之前儲存於—nF〇緩衝器丨比), 並於一通道上以每秒MxN個位元的比例將其送出至一接收 器12。該接收器12之後可接收該仅元流並執行解串列仏來 將其轉換回每秒M個字元的比例,每字元N個位元的字元大 小(解串列操作之後其可儲存於,例如,—nF〇::器 12b)。諸如第1圖中所示之-系統可包括—來源同步_体
即,從與該資料相同來源送出的—時鐘),其可與從該發射 器11至該接收器12之資料來同相送出。 X 然而,可能會有造成該貢料與該接收時鐘間失配的許 多問題。例如,不同的資料通道間之板體位準追蹤失配、 資料與時鐘間之追蹤失配、電壓/溫度差異,而處理過程中 的變動會完全導致於一取樣接收器之該輸入端,該時鐘與 5 200904108 資料之到達時間的差 J走異。針對發射具有一單一時鐘之若 資料位元(例如,資料通 4通道)的一系統,因為每一資料通道可 具有相關該單一時鐘 之一不同的偏斜,所以該情況會 糟,而這使得使用兮知η Α X同時鐘來取樣所有該等資料通道更 加複雜化;該其中一笳也 T靶例顯示於第2圖。資料通道間之該低 斜會相當嚴重,佶猓料&丄 ^ 使侍對所有資料通道取樣無共同的視窗; 該類情況之-範例顯示於第3圖,其中資料通❸、如可 藉此位於’例如’可設置—取樣時鐘造成來自不同字元之 10 1$ 資料被取樣的任何位置。例如,若該取樣於對應線段31之 -時間執行,則針對資料通道丨與資料通道3可取得該正確 資料,但針對資料通道2則無法取得(練樣時間可能太 早)。同樣地’若該取樣於對應線段32之—時間執行,則針 對資料通道2與資料通道3可取得正確資料,但針對資料通 道1則無法取得(該取樣時間可能太遲)。 此問題之-可能的解決方案是使用—種稱為“動態相 位對準”之技術。某些動態相位對準技術已由,例如,从啦 公司與Xilinx企業提出與/或執行,該類技術亦有缺點。例 如,某些技術會使用無法輕易取得與/或㈣製造之特殊元 件、某些技術會於晶片上需要相當大的空間來執行、
些技術會需要相當長的時間週期來達_簡準。^ 【發明内容;J 發明概要 關動態相位對準技術與 之系統。 本發明之各種不同實施例係有 裝置、以及使用該類技術與/或裝置 20 200904108 圖式簡單說明 現將詳細說明本發明之各種不同實施例連同該等附接 圖式,其中: 第1圖顯示一應用本發明之各種不同實施例的系統; 5 第2圖顯示一關於一共同時鐘之各種不同資料通道間 的偏斜之範例; 第3圖顯示一彼此間互相偏斜之資料通道的範例; 第4A圖至第4D圖以圖形描繪一根據本發明之一示範 實施例的技術; 10 第5A圖至第5C圖以圖形描繪一根據本發明之一示範 實施例的技術; 第6 A圖至第6 F圖以圖形描繪一根據本發明之一示範實 施例的技術; 第7圖顯示一可用來執行本發明之一示範實施例的裝 15 置之概念方塊圖; 第8圖顯示一可用來執行本發明之示範實施例的另一 裝置之概念方塊圖; 第9圖顯示一根據本發明之一示範實施例的計時圖; 第10圖顯示另一可用來執行本發明之示範實施例的裝 20 置;以及 第11圖顯示尚有另一可用來執行本發明之示範實施例 的裝置。 C實施方式3 較佳實施例之詳細說明 200904108 第4A圖至第4D圖以圖形表示本發明之一第一實施 例。該等圖形之每一個中,該資料通道顯示於上半部,而 該時鐘信號顯示於下半部。根據第4A圖至第4D圖所示之該 技術,開始如第4A圖所示,之後如第4B圖所示,該資料通 5道可由,例如,一可規劃延遲緩衝器鏈來加以延遲,之後 如第4C圖所示,直到一第一邊緣出現。一旦出現一適當的 資料延遲(來將該等資料週期與該等時鐘週期對準),該内部 取樣時鐘(如第4A圖至第4D圖之下半部所示)之後可反相以 取得該取樣時鐘之一 180相位位移。是否對準可,例如,藉 10由實際對該資料取樣以及考驗該等取樣來檢查,因此可取 得該時鐘乜號與該資料通道間之特定相對的對準關係。 現更詳細說明第4A圖至第4_,如第4A圖所示,若該 初始取樣點靠近該資料之右邊緣,則僅需要一資料週期之 -最大總延遲來對準該資料與該時鐘,因此形成—取樣點 15 位於一資料週期之中央。 連同結合第5A圖至第5C圖以及第从圖至第好圖, 應出可絲陳料鐘與資料之相對偏斜的本發明复他實 例。第5A圖至第5C圖之該等實施例可藉由使用該資料視窗也 之左半部的一取樣點來開始,第 固 郊乐圖所不,若如圖所干 該等資料與時鐘通道線段摇窯,目,丨 、米奴如南,則如第诏圖所示,該 通道可被延遲高達一又-分 貝科 刀之個貢料週期直到該第—個 邊緣出現。一旦出現該第一邊絲 弟邊緣,如第5C圖所示,該取 時鐘之後可被反相來取得一中央取樣點。 樣 然而,假設給定—χ , 又一刀之一個週期之一最大延遲, 20 200904108 則該等時鐘與資料通道可能對齊,如第6A圖所示,使得該 初始取樣點將位於該資料視窗之右半部。結果是,如第6B 圖所示’§亥第一邊緣不會出現於該提供之半週期延遲當 中。若S亥第一邊緣不出現於一半週期延遲當中,則如第6C 5圖所示,該延遲可重置為〇 ,以回到該初始取樣點。之後, 如第6D圖所示,可將該内部取樣時鐘反相;結果是,該新 的開始取樣點可因此位於該資料週期之左半部。從該點開 始,之後可進行延遲該資料通道高達一又二分之一個週 期,如第6E圖所示,直到該第一個邊緣出現。一旦出現該 10第一邊緣,如第6F圖所示,該取樣時鐘之後可被反反相來 取得一中央取樣點。 結果是,較第4A圖至第4D圖之實施例更複雜的第5A圖 至第5C圖以及第6A圖至第6F圖中之一實施例使用一較小 延遲(一又二分之一個週期),其可使用較一完全週期延遲少 15的晶片空間來加以執行,並可依次使用較於先前提議之某 些對準技術中出現的更多延遲少之晶片空間。 第7圖顯示一可使用本發明之實施例的一解串列器系 統之不範實施例。第7圖之該解串列器系統可包括若干解串 歹器通道71 a、71 b、…71 η、以及一動態相位對準控制器72。 20第7圖中,DIN[M-1:0]定義來自一外部發射器之該進入串列 資剩' 如圖所示’該解串列器可具有Μ個通道,71 a、 71t> ·,.7ιη ’其可用來於該進入串列資料中執行解串列動 作’以產生Μ個輸出資料通道(DOUT〇至DOUTm」)。每一 輸出資料通道可包含一個N位元匯流排,其中N是該解串列 9 200904108 器比例(例如,若該比例為10:1則N=10)。該動態相位對準控 制器7 2可以,例如,一狀態機器或執行如上述本發明之一 實施例的其他處理器之型式來加以執行。如圖所示,該動 態相位對準控制器72可從該解串列器通道71a、71b、...71η 5 來接受該並列輸出資料,以判定其是否應延遲該進入串列 資料,或(如上所討論)將用於對該進入串列資料取樣之該等 時鐘反相。 第8圖顯示一解串列器通道71a、71b、...71η之一示範 實施例的實施態樣。第8圖顯示之該示範解串列器通道可包 10 括兩列正反器83、以及一可規劃延遲緩衝器鏈81與一時鐘 脈衝產生器82。該第一列可作為一位移暫存器來對該進入 串列資料取樣,而該第二列可作為一並列輸出暫存器來擷 取該進入串列資料以用於輸出至,例如,使用者邏輯。上 述該範例中,其中Ν代表該解串列比例,每列可有Ν個正反 15 器;若每列有Ν個正反器,則此可用來容納高達Ν之一解串 列比例。例如,若該解串列器通道設計為支援2:1、4:1、6:1、 8:1以及10:1之比例,則選擇Ν=10可用來支援該等所有解串 列比例。 如上所述,若該等兩列正反器83之每一列有Ν個正反 20 器,則第8圖之該示範解串列器通道可用來支援高達一最大 解串列比例Ν。然而,該計時可根據該實際的解串列比例來 改變。第9圖顯示一針對Ν=10,而其中每列有十個正反器 的情況之計時圖。如圖所示,可由時鐘脈衝產生器82產生 之一時鐘信號(C L Κ)可用來將從該可規劃延遲緩衝器鏈81 10 200904108 進入該第-列十個正反器的進入位元之負载職能。一曰此 動作完成後,亦由時鐘脈衝產生器82產生之載賦能 (LOAD闹㈣可韓將儲存於該第—列正反器之該等位 元載入至該第二列正反器。 / 5 如第8圖所 器鏈81來延遲 緩衝器的型式加以具體化 不’該進人串列資料可由-可規劃延遲緩衝 。該可規劃延遲緩衝器鏈81可以一串列延遲 而該輸出可於一適當點從該延 遲鏈接通,該適當點可由該控制信號DEL[X-i:0]來選擇, 其中2是該延遲鏈之接通數量。此可,例如,作為一尸輸 10 入MUX來予以執行。
第ίο圖顯示具有x=3之一可規劃延遲緩衝器鏈81的示 範實施例。資料可輸入至一串列延遲緩衝器1〇1中。該等延 遲緩衝器輸出之後可饋送至一第一串列MUX 1〇2,其輸出 可由DEL[0]來選擇。該第一串列MUX 1〇2之該等輸出可形 15 成至一第二串列MUX 103之輸入,其輸出可由DEL[1]來選 擇。該第二串列MUX 103之該等輸出之後可形成至另一 MUX 104之該等輸入,其輸出可由DEL[2]來選擇。 時鐘脈衝產生器82可用來根據該輸入串列時鐘以建立 該等CLK與LOADEN脈衝,該等脈衝可,例如,與該資料 20 一起被傳送。 並不受限於本發明之時鐘脈衝產生器82的一示範實施 例顯示於第11圖。於第U圖中具體化之時鐘脈衝產生器82 可包括一反相器111、一 MUX Π2、以及一N位元計數器 113。該輸入串列時鐘可與反相器111建立之一反相樣式一 11 200904108 起饋送至MUX 112。該CLK脈衝之後可從該MUX I12之輸 出取得。該CLK信號f根據該反相選擇(INVSEL)#號之數 值來被反相或非反相。將該時鐘反相之決疋可根據上述本 發明之該等實施例的其中之一。該1NVSEL信號可,例如, 5根據提供至動態相位對準控制器72之資訊與/或由動態相 位對準控制器72產生之資訊,而由動態相位對準控制器72 來產生(此可根據,例如,來自該等解串列器通道71a、 71b、··.71η之輸出資料取樣),並可饋送至該等解串列器通 道713、711)、...7111之每一通道,而若適當的話,該^\/18£]^ 10 信號可針對每一個解串列器通道而有所不同。 如上所述,該LOADEN脈衝可用來將位元從該等兩列 正反器83之該第一列載入第二列。於每個N CLK脈衝中, LOADEN可被產生為高準位(或低準位,根據該正反器83如 何被觸發而定)脈衝,而其可與該CLK相位反相180度。因 15 此,loaDEN可由一計數器113產生,該計數器接受該CLK 仏號來作為其輸入時鐘並於驅動一脈衝之前計數N次。 另一實施例中,只要該等信號於適當區間觸發,該等 CLK與LOADEN脈衝可由一鎖相迴路(pll)或其他計時產 生裝置來產生。 20 如上所述,動態相位對準控制器72可以若干方式來具 體化,包括,例如,硬體、(由—處理器執行之)軟體與/或 韌體。就本身而言,本發明之各種不同實施例可包含於一 機器可存取媒體中具體化之可執行指令/軟體碼,以供一處 理器執行或用於規劃一狀態機器(例如,一可規劃硬體設備) 12 200904108 以執行根據本發明之一實施例。該類機器可存取媒勺 括,例如,但不褐限於,RAM、ROM、快閃記憶體、^ DVD、EPROM、EEPROM、磁性媒體(例如,辟 、 t喷、磁帶、 等等)或其似憶體媒體。該類指令亦可、經由—通訊網路(例 5 如,但不侷限於,網際網路、一無線網路、一電与網路 等等)’而從某些來源(例如,一機器可存取媒體)來下載。 本發明之各種不同實施例可進一步於一通孔可規劃結 構特定應用積體電路(ASIC)中執行。該類通孔可規劃ASIC 可包括本發明之各種不同實施例可相互作用的各種不同功 10能元件(例如,邏輯、記憶體、等等)。 本發明之各種不同實施例已於上文中呈現。然而,本 發明並不意欲侷限於以上僅用於舉例解說而呈現的特定實 施例中。而是,本發明可延伸至位於該等附接申請專利範 圍之範巾的功m等效元件。了解此規格說明之該等教 μ示的優點之業界熟於此技者,在本發明之各種不同觀點 中不运方其範_與精神的情況下可作大幅修改。 【圖式簡單說^明】 第1圖顯不-應用本發明之各種不同實施例的系統; 第2圖顯示-關於一共同時鐘之各種$同資料通道間 20的偏斜之範例; 第3圖顯不-彼此間互相偏斜之資料通道的範例; 第4 A圖至第4 D圖以圖形描繪_根據本發明之一示範 實施例的技術; 第5 A圖至第5 C圖以圖形贿_根據本發明之一示範 13 200904108 貫施例的技術, 第6 A圖至第6 F圖以圖形描繪一根據本發明之一示範實 施例的技術; 第7圖顯示一可用來執行本發明之一示範實施例的裝 5 置之概念方塊圖; 第8圖顯示一可用來執行本發明之示範實施例的另一 裝置之概念方塊圖; 第9圖顯示一根據本發明之一示範實施例的計時圖; 第10圖顯示另一可用來執行本發明之示範實施例的裝 10 置;以及 第11圖顯示尚有另一可用來執行本發明之示範實施例 的裝置。 【主要元件符號說明】 1、2、3…資料通道 ll···發射器 11a···串列器 lib、12b··.FIFO緩衝器 12···接收器 12a···解串列 31、32…線段 8l···可規劃延遲緩衝器鏈 82…時鐘脈衝產生器 83…正反器 101···延遲緩衝器 102".第一串多工器 103. ··第二串多工器 104、 112.··多工器 713、711)、...71以"解串列器通道 111…反相器 72…動態相位對準控制器 113 ·_·Ν位元計數器 14
Claims (1)
- 200904108 十、申請專利範圍: 1. 一種將一時鐘信號與一資料信號對準之方法,其包含下 列步驟: 以根據該時鐘信號之一初始取樣點開始、將該資料 5 信號延遲直到一時鐘信號之邊緣與一資料信號之邊緣 對準;以及 當該時鐘信號之邊緣與該資料信號之邊緣對準 時,將該時鐘信號反相。 2. 如申請專利範圍第1項之方法,其中該延遲程序包含下 10 列步驟: 將該資料信號至多延遲一又二分之一個時鐘週期。 3. 如申請專利範圍第2項之方法,其中該延遲程序更包含 下列步驟: 若一時鐘信號之邊緣與一資料信號之邊緣於一又 15 二分之一個時鐘週期内對準,則重置至該初始取樣點、 將該時鐘信號反相以取得一反相之時鐘信號、以及將該 資料信號延遲直到一時鐘信號之邊緣與一資料信號之 邊緣對準, 其中將該時鐘信號反相包含將該反相之時鐘信號 20 反相。 4. 一種包含可執行指令之機器可存取媒體,其由一處理器 執行時,會使該處理器執行如申請專利範圍第1項之該 方法。 5. 如申請專利範圍第1項之方法,更包含下列步驟: 15 200904108 經由一通訊系統來下載可執行指令,當其由一處理 器執行時,會使該處理器執行該延遲程序與該反相程 序。 6.種硬體狀態機器用於執行如申請專利範圍第^項之該 5 方法。 ' 7· —種裝置,其包含: —用以將-資料信號延遲直到—時鐘信號之邊緣與 該資料信號之一邊緣對準的裝置;以及 用以將該時鐘信號反相之裝置。 !〇 8·如申請專利範圍第7項之裝置,更包含下列步驟: 用以判疋一 #號之邊緣是否與該資料信號之 一邊緣對準的裝置。 9. 一種通孔可規劃特定應用積體電路(ASIC),其包含·· 至少一功能元件;以及 15 如申請專利範圍第7項之該裝置, 其中如帽專利_第7項之_置祕麵合至該 至少一功能it件’以便將輸人至該至少—功能元件或從 其輸出之一時鐘信號與一資料信號對準。 10. —種解串列系統,其包含: ° 詩接收作為輸人串列資料與—輸人串列時鐘以 及輸出解串列資料之至少一解串列器通道;以及 -輕合來將至少-控難號提供至該至少一解串 列器通道之相位對準控制器,該至少—控制信號用於調 整該輸入串列資料與該輸入串列時鐘間之一相對延 16 200904108 遲,直到該輸入串列資料之一邊緣與該輸入串列時鐘之 一邊緣對準,並且一旦該對準程序達成後,使該輸入串 列時鐘之一反相樣式用於對該輸入-列資料取樣。 11. 如申請專利範圍第10項之解串列器系統,其中該至少一 5 控制信號更使得該相對延遲至多一又二分之一個時鐘 週期。 12. 如申請專利範圍第11項之解串列器系統,其中若該對準 程序無法於相對延遲之一又二分之一個時鐘週期内達 到,則該至少一時鐘信號更重置至一初始開始點,以使 10 得該時鐘反相,並重新開始調整該相對延遲,而其中一 旦該對準程序已達成,該輸入時鐘之該反相樣式對應該 反相時鐘之一反相樣式。 13. 如申請專利範圍第10項之解串列器系統,其中該至少一 解串列器通道包含: 15 一用於接收該輸入串列資料之可規劃延遲緩衝器 鏈; 一用於從該可規劃延遲緩衝器鏈接收資料之第一 組正反器; 一第二組正反器,其數量上等於該第一組正反器, 20 並用於從該第一組正反器來平行接收資料;以及 一時鐘脈衝產生器,其用於接收該輸入串列時鐘並 將一時鐘信號輸出至該第一組正反器,以及將一負載允 許信號輸出至該第二組正反器。 14. 如申請專利範圍第13項之解串列器系統,其中該至少一 17 200904108 控制信號包含用於控制該可規劃延遲緩衝器鏈之一延 遲程序的一信號。 】5·如申請專利範圍第丨3項之解串列器系統,其中該至少一 控制信號包含用於選定是否選擇該輸入串列時鐘之一 反相樣式來作為該時鐘信號的一信號。 16·如申請專利範圍第13項之解串列m其中該可規劃 延遲緩衝器鏈包含-或更多的多工器與兩個或更多的 延遲緩衝器。 17·如申請專利範圍第13項之解串列器系統,其中該時鐘脈 衝產生器包含: 多工益,其耦合來接收該輸入串列時鐘與該輸入 串歹〗日寸名里之一反相樣式來作為輸入;以及 -耦合來接收該多工器之一輸出來作為一輸入的 計數器。 •如申μ專利範圍第17項之解串列器系統其中該多工器 用以耗合來接收該相位對準控制器產生之—選定信號。 18
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Families Citing this family (6)
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---|---|---|---|---|
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US8594264B1 (en) * | 2010-12-14 | 2013-11-26 | Xilinx, Inc. | Phase detection and aligned signal selection with multiple phases of clocks |
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US20160149566A1 (en) * | 2013-06-27 | 2016-05-26 | Emory University | Devices, Methods and Computer Readable Storage Media Storing Instructions for Generating Pulse Signals |
JP6160322B2 (ja) * | 2013-07-18 | 2017-07-12 | 富士通株式会社 | 受信回路および半導体集積回路装置 |
US10218360B2 (en) * | 2016-08-02 | 2019-02-26 | Altera Corporation | Dynamic clock-data phase alignment in a source synchronous interface circuit |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6570944B2 (en) | 2001-06-25 | 2003-05-27 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
US4847874A (en) * | 1987-09-09 | 1989-07-11 | Westinghouse Electric Corp. | Clock recovery system for digital data |
WO1992021204A2 (en) * | 1991-05-10 | 1992-11-26 | Eastman Kodak Company | Customizable timing and control asic for electronic imaging |
US5463351A (en) * | 1994-09-29 | 1995-10-31 | Motorola, Inc. | Nested digital phase lock loop |
US6286119B1 (en) * | 1998-12-22 | 2001-09-04 | Nortel Networks Limited | Delay fault testing with IEEE 1149.1 |
US6557066B1 (en) * | 1999-05-25 | 2003-04-29 | Lsi Logic Corporation | Method and apparatus for data dependent, dual level output driver |
US6643752B1 (en) * | 1999-12-09 | 2003-11-04 | Rambus Inc. | Transceiver with latency alignment circuitry |
US6606041B1 (en) | 2000-05-10 | 2003-08-12 | Micron Technology, Inc. | Predictive timing calibration for memory devices |
US6714612B1 (en) * | 2000-06-08 | 2004-03-30 | Sun Microsystems, Inc. | Method and device for synchronization of phase mismatch in communication systems employing a common clock period |
US6725390B1 (en) | 2000-06-29 | 2004-04-20 | Intel Corporation | Method and an apparatus for adjusting clock signal to sample data |
US6914953B2 (en) * | 2000-12-28 | 2005-07-05 | International Business Machines Corporation | Multiphase clock recovery using D-type phase detector |
US7170964B2 (en) * | 2002-08-07 | 2007-01-30 | Broadcom Corporation | Transition insensitive timing recovery method and apparatus |
US20040042504A1 (en) * | 2002-09-03 | 2004-03-04 | Khoury John Michael | Aligning data bits in frequency synchronous data channels |
US7164742B2 (en) * | 2002-10-31 | 2007-01-16 | Intel Corporation | Deskew architecture |
US7372928B1 (en) * | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
US6999547B2 (en) | 2002-11-25 | 2006-02-14 | International Business Machines Corporation | Delay-lock-loop with improved accuracy and range |
US7100067B2 (en) * | 2003-03-19 | 2006-08-29 | Victor Hansen | Data transmission error reduction via automatic data sampling timing adjustment |
US7089440B2 (en) * | 2003-11-24 | 2006-08-08 | International Business Machines Corporation | Skew compensation for a multi-agent shared bus |
US7302282B2 (en) * | 2003-12-05 | 2007-11-27 | Agilent Technologies, Inc. | Communications system for implementation of synchronous, multichannel, galvanically isolated instrumentation devices |
US7098714B2 (en) * | 2003-12-08 | 2006-08-29 | Micron Technology, Inc. | Centralizing the lock point of a synchronous circuit |
US6963236B2 (en) | 2003-12-10 | 2005-11-08 | Hewlett-Packard Development Company, L.P. | Method and apparatus for generating and controlling a quadrature clock |
US7143312B1 (en) * | 2003-12-17 | 2006-11-28 | Altera Corporation | Alignment of recovered clock with data signal |
US7813381B2 (en) * | 2004-05-07 | 2010-10-12 | Mindspeed Technologies, Inc. | Automatic data rate detection |
US7152136B1 (en) * | 2004-08-03 | 2006-12-19 | Altera Corporation | Implementation of PCI express |
US7467335B2 (en) * | 2005-07-01 | 2008-12-16 | Alcatel-Lucent Usa Inc. | Method and apparatus for synchronizing data channels using an alternating parity deskew channel |
US7279946B2 (en) * | 2005-08-30 | 2007-10-09 | Infineon Technologies Ag | Clock controller with integrated DLL and DCC |
US7639737B2 (en) * | 2006-04-27 | 2009-12-29 | Rambus Inc. | Adaptive equalization using correlation of edge samples with data patterns |
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