TW200901209A - Resistance sensing and compensation for non-volatile storage - Google Patents

Description

200901209 九、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性儲存器之技術。 交又參照以下申請案，並將其全文以引用的方式併入本 文中：

Nima Mokhlesi 及 Raul-Adrian Cernea在與本申請案之同 天申清之名為"具有阻抗感測及補償之非揮發性儲存系 統（Non-Volatile Storage System With Resistance Sensing

And C〇mpensation)"之美國專利申請#_f虎[代理人檔 案號碼SAND-〇1124US1 ]，其全文以引用之方式併入本文 中。 【先前技術】 半導體記憶體已風行於各種電子裝置中。舉例而言，非 揮發性半導體記憶體詩蜂巢式電話、數位相機、:人數 位助理、仃動計算裝置、非行動計算裝置及其他裝置中。 電可擦可程式化唯讀記憶體（EEPRQM)及快閃記憶體為最 為風行之非揮發性半導體記憶體。 、EEPRGM及㈣記憶體均仙定位於半導體基板中之通 C區戍上方且與半導體基板中之通道區域絕緣的浮動閑 極。將浮動閘極定位於源極區域與沒極區域之間。控制閘 極經提供於浮動閘極上方且盥 一 與/子動閘極絕緣。藉由保持於 淨動閘極上的電荷之|k在 —— I來控制電晶體之臨限電壓。亦即，

錯由浮動閉極上的雷益夕a、准A s ^ 位準來控制在接通電晶體以允許 其源極與汲極之間的導诵义 之别必須施加至控制閘極的電壓 之最小量。 127824.doc 200901209 在對EEPROM或快閃記憶體裝置（諸如nanD快閃記憶體 裝置）進行程式化時，通常向控制閘極施加程式化電壓且 位元線接地。來自通道之電子注入浮動閘極中。當電子於 浮動閘極中累積時，浮動閘極變得帶負電，且記憶體單元 之臨限電壓升高以使得記憶體單元處於程式化狀態。可在 題為"Source Side Self Boosting Technique For Non-Volatile

Memory"之美國專利第6,859,397號中、題為”

Over Programmed Memory"之美國專利第 6 917 542號中及 題為 ’’Programming Non-Volatile Memory"之美國專利第 6,888,758號中找到關於程式化之較多資訊，所有三個引用 之專利均以全文引用之方式而併入本文中。 ,在許多情況下，將程式化電壓作為一系列脈衝（稱為程 式化脈衝）而施加至控制閘極，其中脈衝之量值在每一脈 衝處遞i曰。在程式化脈衝之間，執行一或多個驗證操作之 集合來判定所程式化之記憶體單元是否已達到其目標位 準。若記憶體單元已達到其目標位準，則程式化對於彼記 憶體單元停止。若記憶體單元尚未達到其目標位準，則程 式化對於彼記憶體單元將繼續。 快閃記憶體系統之-實例使肋娜結構，其包括在兩 個選擇閑極之間串聯配置多 且夕似电日日體。將串聯之電晶體及 k擇閘極稱為NAND串。 體^典^娜快閃記憶體裝置中，以某一次序而對記憶 字綠μ β程式化，其中首先對鄰接於源極側選擇閉極之 記記憶體單元進行程式化。隨後，對鄰近字線上之 ^體早凡進行程式化，隨後對下_鄰近字線上之記㈣ 127824.doc 200901209 早疋進行程式化，等等，直至鄰接於没極側選擇閘極的最 後一字線上之記憶體單元經程式化。 隨著NAND串中之較多記憶體單元經程式化，未選定字 下的通道區域之傳導性將下降，因為經程式化之記憶體 单π具有比處於擦除狀態中之記憶體單元高的臨限電壓。 通道阻抗之此增大改變記憶體單元之1¥特性。在對特定記 憶體單元進行程式化（及驗證）時’高於選定字線（較接近於

汲極側選擇閘極)之字線上的所有記憶體單元仍處於擦除 狀態中。因此，彼等字線下之通道區域非常良好地傳導， 從而導致在f際驗證操作期間相肖車交高的$元電流。然 而，在將NAND串之所有記憶體單元程式化為其所要狀態 之後，彼等字線下之通道區域的傳導性通常下降，因為多 數單元將被程式化為程式化狀態中之—者（而平均洲之較 小數目的單元將保持於擦除狀態中）。因此，ιν特性改 變，因為與在程式化期間執行之先前驗證操作相比，將存 在較小電流。降低之電流造成記憶體單元之臨限電壓的虛 假偏移’其可導致在讀取資料時的錯誤。將此效應稱為背 式圖案（back pattern)效應。 【發明内容】 建議考慮到背式圖案效應的用於讀取非揮發性儲存器之 技術。在自為連接之非揮發性儲存器元件之—群組之部分 的非揮發性儲存器元件讀取資 丁貝取貝枓時’對於該群組量測阻抗 :訊。基於量測得之阻抗資訊設定一或多個讀取參數。接 著使用該一或多個參數而執行讀取過程。 一實施例包括量測連接之非揮發性儲存器元件之一或多 127824.doc 200901209 個，組之阻抗資訊及藉由使用該阻抗資訊而 -或多個非揮發性儲存器元件讀取資料。 群組的 阻列包括量測—或多個NAND串之阻抗資訊，基於 二=而對於每—NAND串單獨地選擇參數 用所選參數對於每一nan 由使 t主> —非揮發性儲存器元

件執仃-或多個讀取操作。NAN 軍發性儲存器元件。 "之母者包括一組 f# %例包括_連接之非揮發性儲存器元件之_或多 C =之:抗資訊。連接之非揮發性儲存器元件之每= 疒!\ ^非揮發性儲存器元件及鄰接於目標非揮發性儲 鄰接非揮發性_元件亦包括判定 *存器元件提供補償的二::==揮發性 # 卞耵於目钐非揮發性儲存器元件 飞壯3夕個墳取知作。補償係基於狀況資訊及阻抗資 "。狀況資訊指示鄰接非揮發性儲存器元件之狀況。貝 ㈣2例rf測連接之非揮發性儲存器元件之群組之 — 土於郴接非揮發性儲存器元件之資料儲存肤 判:鄰接非揮發性儲存器元件之狀況資料及在阻二： 之後，若阻抗資訊指示第二::枓:在調签狀況資料 性儲存器元件執行-或η 則對於目標非揮發 標非揮發性儲存琴元^固廣取操作。讀取操作包括向目 同時向鄰接非揮發 發性储存写元件#^電屋且向该群組之其他未選定非揮 料。h電^第一電㈣基於狀況資 127824.doc 200901209 元括向—或多個财啊上之非揮發性儲存器 ^之第―子集施加第_„，向該—或多個ναν〇串上 的非揮發性儲存器元件 义弟一子集細加苐二電壓，及基於 D巾回應於施加第一電壓及第二電壓而流動的電流 感測該一或多個NAND串之阻抗資訊。 實例實施包含複數個非揮發性儲存器元件及與該複數 個非揮發性儲存器元件通信以執行本文所論述之過程的一 或多個管理電路。

【實施方式】 快閃記憶體系統之—實例使用NAND結構，其包括串聯 配置夹於兩個選擇閘極之間的多個電晶體。將串聯之電晶 體及選擇閘極稱為NAND串。，為展示一 nand串之俯視 圖。圖2為其等效電路。圖丨及圖2描繪之nand串包括串聯 且夾於第一（或汲極側）選擇閘極丨2〇與第二（或源極側）選擇 閘極122之間的四個電晶體1〇〇、1〇2、1〇4及1〇6。選擇閘 極120經由位元線接觸點126而使NAND串連接至位元線。 選擇閘極122使NAND串連接至源極線128。藉由向選擇線 SGD施加適當電壓而控制選擇閘極12〇。藉由向選擇線sqs 施加適當電壓而控制選擇閘極122。電晶體1〇〇、1〇2、i⑽ 及106中之每一者具有控制閘極及浮動閘極。舉例而言， 電晶體100具有控制閘極l〇〇CG及浮動閘極1〇〇F(^電晶體 102包括控制閘極102CG及浮動閘極i〇2FG。電晶體1〇4包 括控制閘極104CG及浮動閘極1 〇4FG。電晶體1 〇6包括押制 閘極106CG及浮動閘極106FG。控制閘極i〇〇CG連接至字 線WL3 ’控制閘極102CG連接至字線WL2，控制間極 127824.doc -10- 200901209 104CG連接至字線WL1，且控制閘極106CG連接至字線 WL0。 注意，雖然圖1及圖2展示NAND串中之四個記憶體單 元，但四個電晶體之使用僅被提供作為實例。NAND串可 具有四個以下記憶體單元或四個以上記憶體單元。舉例而 言’一些NAND串將包括八個記憶體單元、16個記憶體單 元、32個記憶體單元、64個記憶體單元、128個記憶體單

元等等。本文中之論述不限於NAND串中之記憶體單元的 任何特定數目。 使用NAND結構之快閃記憶體系統的典型架構將包括若 干NAND串。每一 NAND串藉由其受選擇線SGS控制的源極 選擇閘極而連接至源極線，且藉由其受選擇線SGD控制的 汲極選擇閘極而連接至其相關聯之位元線。每一位元線及 經由位το線接觸點連接至彼位元線的各別NAND串構成記 憶體單元之陣列之行。多個NAND串共用位元線。通常， 位元線在NAND串之頂部上在垂直於字線之方向上延伸且 連接至一或多個感測放大器。 每一記憶體單元可儲存資料（類比或數位）。當儲存一位 元之數位資料時（稱為二進位記憶體單元），記憶體單元之 可能臨限電壓的範圍經劃分為被指’派邏輯資料m,之 兩個範圍。在NAND型快閃記憶體之—實例中，記憶 元經擦除之後的臨限電壓*备沾 " 电！馬負的，且經界定為邏輯"Γ,。 程式化之後的臨限電壓為正的， 幻 i絰界疋為邏輯”〇”。春 臨限電壓為負且藉由向控制蘭 田 徑制閘極施加0伏特而嘗試讀取 時’記憶體單元將接通以指示儲. 不正儲存邏輯丨。當臨限電壓 I27824.doc 200901209 為正且藉由向控制閘極施加ο伏特而嘗試讀取操作時，記 憶體單几將不接通，其指示儲存邏輯零。 Γ =憶體單元亦可儲存多個層級之資訊（稱為多狀態記憶 ，早70) °在儲存多級資料之情況下，將可能臨限電壓之 範圍劃分為資料之層級的數目。舉例而言，若儲存四級資 訊（兩位元之資料），則將存在四個臨限電壓範圍，將其指 給資料值”u”、”10"、”01 ”及"〇〇"。她難型記憶體： 一實例中’在擦除操作之後的臨限電壓為負#，且經界定 為11 。正臨限電壓用於資料狀態"10"、"01”及”00”。若 儲存八級資汛(或狀態)(例如，關於三位元之資料），則將 存在八個臨限電壓範圍’將其指派給資料值"_"、 权式化至„己憶體單π中之資料與單元之臨限電壓位準之間 的！定關係取決於對於單元所採用的資料編碼機制。舉例 而口，美國專利第6,222,762號及美國專利申請公開案第 2_G255_號（其兩者均以全文引用之方式併入本文中） 2述用於多狀態快閃記憶體單元之各種資料編碼機制。在 一實施例中，藉由使用格雷竭指派而將資料值指派給臨限 電^圍以使得料動閘極之臨限電壓錯誤地偏移至其鄰 接實體狀態，則將僅影響一個位元。在一些實施例中，可 對於不同字線改變資料編碼機制，可 碼機制，或可反隸产她玄始+ 4 艾貝丁叶、局 資料位元以減小資料圖案敏 感性及記憶體單元上之均句磨損。 :D型快閃記憶體之相關實例及其操作提供於以下美 國專利/專利申請案中，其心引用方式併入本文中：美 127824.doc -12· 200901209 國專利第5,570,3 15號；美國專利第5,774,397號；美國專利 第M46,935號；美國專利第6,456,528號；及美國專利公開 案第US2003/0002348號。本文中之論述亦可應用於陝 NAND之外的其他類型之快閃記憶體以及其他類型之非揮 發性記憶體。 亦可使用除NAND快閃記憶體之外的其他類型之非揮發 性儲存器裝置。舉例而言，亦可配合本發明而使用所謂的 TANOS結構（由矽基板上之TaN_Al2〇3_siN_Si〇2的堆疊層紐 成），其基本上為使用電荷在氮化物層（替代浮動閘極）中之 捕集的記憶體單元。在快閃EEPROM系統中有用的另—類 記憶體單元利用非傳導介電材料來替代傳導浮動閘極從而 以非揮發性方式儲存電荷。該單元描述於Chan等人所著之 文章”A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device”，IEEE Electron Device Letters，第 EDL-8卷，第 3 號，1987年3月，第93-95頁中。將由氧化矽、氮化矽及氧 化矽（"ΟΝΟ”）形成之三層介電質夾於傳導控制閘極與半導 體基板之表面之間記憶體單元通道以上。藉由自單元通道 向亂化物中注入電子而對單元進行程式化，在氮化物中將 電子捕集並儲存於有限區域中。此儲存之電荷接著以可偵 測之方式而改變單元之通道之一部分的臨限電壓。藉由向 氮化物中注入熱電洞而對單元進行擦除。亦參看^_〇^^等 人之”A 1-Mb EEPROM with MONOS Memory Cell for

Semiconductor Disk Application" . IEEE Journal of S〇lid-

State Circuits，第 26卷，第 4號，1991 年 4月，第 497 5〇1 頁，其描述採取分裂閘極組態之類似單元，其中摻雜多晶 127824.doc •13-

200901209 矽閘極在記憶體單元通道之—部分上延伸以形成單獨的選 擇電晶體。前述兩篇文章以全文引用之方式併入本文中。 在由 William D. Brown及 J〇e E· Brewer編輯之”N〇nv〇iadle Semiconductor Memory Technology» » IEEE Press, 1998(^-以引用方式併入本文中)的章節12中提及之程式化技術亦 在彼章節中經描述為可應用於介電電荷捕集裝置。亦可使 用其他類型之記憶體裝置。 圖3說明具有用於並行讀取並程式化記憶體單元（例如， Ν·多狀態快閃記憶體）之頁面的讀取/寫入電路之記憶 體裝置2 1 0。記悻體I#署9 m,, 〜遐裒置210了包括一或多個記憶體晶粒或 晶片212。記憶體晶粒212包括記憶體單元之陣列（二維或 二維）2GG、控制電路22〇及讀取/寫人電路⑽a及2獅。在 -實施例中’在陣列之相對兩側以對稱方式實施藉由各種 周邊電路而進行的對記憶體陣列2〇〇之存取，&而使每一 側上的存取線路及電路之密度減半。讀取/寫人電路230八 及230B包括多個感測區塊·，其允許並行讀取或程式化 記憶體單元之頁面。可蕻 ^ 丁藉由子線經由列解碼器24〇A及 謂且〜藉*位元線經由行解碼器繼及2彻對記憶體障 列100定址。在典型實施例 例中控制益244與-或多個記憶 -曰曰；立12包括於同一記憶體裝置21〇(例如，可抽取式儲 存卡或封裝）中。經由線路232在主機與控制器Μ 經由線路234在控制莠盥 斗、々v a人 徑㈣與一或多個記憶體晶粒212之間轉移 命令及資料。 W移 以對記憶 控制電路220與讀取/寫 入電路23 0A及230B合作 127824.doc -14- 200901209

體陣列200執行記憶體操作。控制電路220包括狀態機 222、晶片上位址解碼器224及功率控制模組226。狀態機 222提供對記憶體操作之晶片級控制。晶片上位址解碼器 224提供主機或記憶體控制器所使用之位址與解碼器 240A、240B、242A及242B使用之硬體位址之間的位址介 面。功率控制模組226控制在記憶體操作期間供應至字線 及位元線的功率及電壓。在一實施例中，功率控制模組 226包括可產生比電源電壓大之電壓的一或多個電荷泵。 在一實施例中，控制電路221、功率控制電路226、解碼 器電路224、狀態機電路222、解碼器電路242A、解碼器電 路242B、解碼器電路24〇A、解碼器電路24〇B、讀取/寫入 電路230A、讀取/寫入電路23〇3及/或控制器244中之一者 或任一組合可稱為一或多個管理電路。 圖4描繪記憶體單元陣列2〇〇之例示性結構。在一實施例 中，將記憶體單元之陣列劃分為大量記憶體單元區塊。如 對於快閃EEPRQM系統為常見的，區塊為擦除之單位。亦 即，每區塊含有一同經擦除的最小數目之記憶體單元。 通常將每一區塊劃分為許多個頁面。頁面為程式化之單 位通吊將資料之_或多個頁面儲存於一列記憶體單元 中。頁面可儲存一或多個區段。區段包括使用者資料及附 加項^料。附加項資料通常包括已根據區段之使用者資料 而計算出的錯誤校正碼（ECC)。控制器（在下文中得到描 述)之部分在資料經程式化至陣列中時計算ecc，且亦在資 料被自陣列讀取時拾 貝；子檢查丑(：(：。或者，將Ecc及/或其他附加 127824.doc -15 - 200901209 項資料儲存於與其所關於之使用者資料不同的頁面中或甚 至不同的區塊中。使用者資料之區段通常為512位元組， 其對應於磁碟機中磁區之大小。大量頁面形成區塊，在 (例如)8個頁面至咼達32個、64個、i28個或上個以上頁面 之間。亦可使用不同大小之區塊。 纟$ f心列中K立元線劃分為偶數位元線及奇數位 元線在可數/偶數位&線架構中，g時對沿共同字線且 〇 4接至奇數位元線之記憶體單元進行程式化，而在另一時 間對/口共同字線且連接至偶數位元線之記憶體單元進行程 式化。 圖4展示串聯連接以形成NAND串之四個記憶體單元。雖 然展示每-NAND串中包括四個單元，但可使用四個以上 或以下之單元(例如’ 16個、32個、64個、128個或另—數 目之記憶體單元可處於一 NAND串上）。NAND串之一端子 經由汲極選擇閘極（連接至選擇閘極汲極線SGD)連接至相 〇 應位元線，且另一端子經由源極選擇閘極（連接至選擇閘 極源極線SGS)連接至源極線。 圖5為個別感測區塊3〇〇之方塊圖，將其分割為稱為感測 模組480之核心部分及共同部分49〇。在一實施例中，將存 . 在對於每一位元線的單獨的感測模組480及對於多個感測 模組480之集合的—共同部分例。在一實例中，感測區塊 將包括一個共同部分49〇及八個感測模組48〇。群組中之感 測杈組中之每一者將與相關聯的共同部分經由資料匯流排 472通信。關於其他細節，參看以全文引用方式併入本文 127824.doc -16- 200901209 中之美國專利申請公開案第2006/0140007號。 感測模組480包含感測電路470，其判定所連接之位元線 中的傳導電流是否在預定臨限位準以上或以下。在一坻實 施例中，感測模組480包括通常稱為感測放大器之電路。 感測模組480亦包括用以設定所連接之位元線上的電壓狀 況之位7C線鎖存器482。舉例而言，鎖存於位元線鎖存器

482中之預定狀態將導致所連接之位元線被拉至表示程式 化抑制的狀態（例如，Vdd)。 共同部分490包含處理器492、資料鎖存器之集合斗叫及 耦合於資料鎖存器之集合494與資料匯流排42〇之間的1/〇 介面496。處理器492執行計算。舉例而言，其功能中之一 者為判定儲存於所感測之記憶體單元中的資料及將所判定 之資料儲存於資料鎖存器之集合中。資料鎖存器之集合 494用以儲存在讀取操作期間由處理器492判定之資料位 凡。其亦用以儲存在程式化操作期間自資料匯流排42〇匯 入之資料位元。所匯入之杳姐> -* _也 义貝枓位兀表不意欲經程式化至記 憶體中的寫入資料。],, 、付i/U ;丨面496在資料鎖存器494與資料 匯流排420之間提供介面。 在讀取或感測期間，系# + & 七 1糸統之刼作處於狀態機222之控制 下，該狀態機2 2 2控制不闾奸也丨^ J控制閘極電壓向經定址之單元 的供應。隨著該電壓步進辩堝 乂适&過對應於記憶體所支援之各種 記憶體狀態的各種 在此等電壓中之— 480經由匯流排472 預定義控制閘極電壓，感測模組480可 者處跳脫（trip)，且輸出將自感測模組 而被提供至處理器492。在彼點處，處 127824.doc 200901209 ::裔492藉由對感測模組之跳脫事件的考慮及關於自狀態 機經由輸入線路493施加之控制問極電壓的資訊而判定所 得記憶體狀態。其接著計算針對記憶體狀態之二進位編碼 且將所得資料位元儲存至資料鎖存器例中。在核心部分 之另一實施例中’位元線鎖存器482服務於雙重用途，作 為用於鎖存感測模組480之輸出的鎖存器且亦作為如上文 描述之位元線鎖存器。 Γ 預期-些實施將包括多個處理器492。在一實施例中， 视將包括—輸线路（圖5t未描繪）以使得輸 出線路中之母一者被有線邏輯或地連接至—起。在一 施例中，輸出線路在連接至有線邏輯或線路之前經反轉。 此組態致能在程式化驗證過程期間對程式化過程何時 =速判定，因為接收有線邏輯或線路之狀 !式化之所有位元何時已達到所要位準。舉例而言丄 有線其所要位準時’彼位元之邏輯零將被發送至 者經反轉所有位元輸出資料 s —之資料υ時’狀態機就知曉需終止程式化過 母一處理器與八個感測模組通信之實施例中，狀離 機可能（在一些實施你丨由、小亦 jτ狀嘘 中）茜要讀取有線邏輯或線路八次， ί者=經添加至處理器492以累計相關聯之位元線的結 則传狀態機僅需讀取有線邏輯或線路—次。 在程式化或驗證_，料經程式化之資料自 =〇儲存於資料鎖存器之集合494中。在狀態機之控二 的程式化操作包含祐★ s z j下 3施加至經定址之記憶體單元之控制閘極 127824.doc 18 200901209 的一系列程式化電塵脈衝（其具有遞增之量值）。每一 化脈衝之後為一用以 。_ 己L、體早70疋否已被程式化至所 ，的驗證過程。處理器492對照所 驗證之記愔舻 队也皿視 線鎖存^ "兩者—致時，處理器492設定位元 態。此抑制輕合至位元線之單元：制之狀 化，卽祛甘—# <早兀使其免於進一步的程式 例中，虚控制間極上經受程式化脈衝。在其他實施 證過㈣人位元線鎖存器482且感測電路在驗 D 且過耘期間將其設定為抑制值。 之m疊494含有對應於感測模組的資料鎖存器 :。在-實施例中，對於每一感測模組 =:，或另一數目)資料鎖存器。由於感測模組= Ο ;=:Γ例如，一…此，特定： =其：同—_D串上之鄰接者共用三個鎖存器之共 门集口。在-實施例中，鎖存器各為—個位元。 在-些實施中（但未作要求），將 暫存器以使得儲存於其中之並n Μ實施為移位 用於資料匯流排倒且反\=料經_為串行資料以 對應於m個記單元y取在—較佳實施例中， 可被鏈接至—起以二=寫入區塊的所有資料鎖存器 >成&塊移位暫存器以 轉移而輸入或輸出資料之區塊 二了猎由串仃 組之組經調適以使得其資料 ° ’項取/寫入模 序地將資料移至資料匯流排中切的每一者將順 …飞移出資料匯流排，如同其 127824.doc -19- 200901209 為整個讀取/寫入區塊之移位暫存器的部分一般。 圖6況明感測模組480之實例；然而，亦可使用其他實 施。感測模組480包含位元線隔離電晶體5 12、位元線下拉 電路（電晶體522及550)、位元線電壓箝位電晶體612、讀出 匯流排轉移閘極530、感測放大器600及位元線鎖存器 482。位兀線隔離電晶體512之一端連接至位元線bl及電容 器510。位元線隔離電晶體512之另一端連接至位元線電壓 箝位電晶體612及位元線下拉電晶體522。位元線隔離電晶 體5 12之閘極接收標記為BLS之信號。位元線電壓箝位電 晶體612之閘㈣收標記為ΒΙχ之㈣。位元線電壓箝位 電晶體612於節點SEN2處連接至讀出匯流排轉移閘極 530。5賣出匯流排轉移閘極53〇連接至讀出匯流排。位 兀線電壓箝位電晶體5 12於節點SEN2處連接至感測放大器 600。在圖6之實施例中，感測放大器6〇〇包括電晶體612、 634 041、642、643、654、656及 658 以及電容器 Csa，位 元線鎖存器482包括電晶體661、662、663、664、666及 668 ° 一般而言，並行操作沿一字線之記憶體單元。因此，相 應數目之感測模組並行操作。在—實施例中，狀態機 及/或處理盗492向並行操作之感測模組提供控制及時序信 唬在一些實施例中，將沿一字線之資料劃分為多個頁 面，且每次一頁面或每次多個頁面地讀取資料。 在位元線隔離電晶體512藉由信號bls致能時，感測模 組480可連接至s己憶體單元之位元線（例#，位&線。 127824.doc -20- 200901209 感測模組480經由感測放大器600來感測記憶體單元之傳導 電流，且於感測節點SEN2處將讀取結果鎖存為數位電壓 位準並經由閘極530而將其輸出至讀出匯流排532。 感測放大器600包含第二電壓箝位（電晶體613及634)、 預充電電路（電晶體641、642及643)及鑑別器或比較電路 (電晶體654、656及658 ;及電容器Csa)。在一實施例中， 向所喂取之5己彳思體单元的控制閘極施加參考電壓。若失考 電壓大於記憶體單元之臨限電壓，則記憶體單元將接通且 在其源極與汲極之間傳導電流。若參考電壓不大於記憶體 單元之臨限電壓，則記憶體單元將不接通且將不在其源極 與汲極之間傳導電流。在許多實施中，接通/斷開可為連 續轉變，從而記憶體單元將回應於不同控制閘極電壓而傳 導不同電流。若記憶體單元接通且傳導電流，則所傳導之 電流將使得節點SEN上之電壓下降，有效地使跨越電容器 Csa之電壓充電或上升，該電容器Csa之另一端子可處於 Vdd。若節點SEN上之電壓在預定感測時期期間放電至預 定位準，則感測放大器600回應於控制閘極電壓而報告記 憶體單元接通。 感測模組4 8 〇之一特徵為在感測期間至位元線之恆定電 壓供應的併入。此較佳地藉由位元線電壓箝位電晶體612 實施，該位元線電壓箝位電晶體612如同具有與位元線bl 串聯之電晶體612之二極體箝位一般而操作。其閘極經偏 壓為在其臨限電壓Vt以上的等於所要位元線電壓vbl之恆 定電壓BLC。以此方式’其使位元線與節點剛隔離，且 127824.doc •21· 200901209 在程式化驗證或讀取期間對於位元線設定恆定電壓位準， 諸如所要VBL-G.5至G.7伏特。—般而言，將位元線電壓位 準設定為-位準以使得其足夠低來避免長預充電時間，然 而足夠尚來避免接地雜訊及其他因素。 感測放大器600經由感測節點SEN來感測傳導電流且判 定傳導電流是否在預定值以μ七 ..,, 疋值以上或以下。感測放大器將所感 測之結果以數位形式作為信號SEN2輸出至讀出匯流排 532。 實質上可為SEN2處之信號之反轉狀態的數位控制信號 亦被輸出以控制下拉電路。當所感測之傳導電流高於 預定值時，rnv將為高且_2將為低。此結果由下拉電路 加強。下拉電路包括由控制信號跡控制之n電晶體⑵及 由控制信號GRS控制之另一 ^雷曰駚广 力η電的體55〇。gRS信號在為低 時允許位元線BL浮動，而不考膚j 个〒愿iNVk唬之狀態。在程式 化期間，⑽錢走高以允許位元魏被拉至接地且由 控制。當需要位元線扯浮動時，⑽信號走低。注 意，亦可使用感測模组 ' 虑·、目丨丨妨 感測放大器及鎖存器之其他設 計。 在一實施例中，讀取/寫入電 Μ時對一頁面之記憶 體早元加以操作。讀取/寫 一, 馬入電路365中之每一感測模組 480經由位元線而轉接至相應單# ^ 邳應早70。在—實施例中，傳導 電抓自感測模組經由位元線而流 L王< fe體早兀之汲極中且 在經由源極線而進入接地端之 離開源極。在積體電路晶 片中，記憶體陣列中之單元的 使作為連接至記憶體晶片 127824.doc -22- 200901209 之些外部接地塾（例如，Vss塾）的源極線之多個分支而被 系於一起。即使在使用金屬捆紮材料來減小源極線之阻抗 時，有限阻抗R仍處於記憶體單元之源電極與接地墊之 間。通常，接地迴路阻抗尺為％ 〇hm左右。 可在以下文獻中找到關於讀取操作及感測放大器之額外 資訊：（1)於2004年3月25日發表的美國專利申請公開案第 2004/0057287^; » "Non-Volatile Memory And Method With 、 Reduced Source Line Bias Errors” ；（2)於 2004年 6 月 l〇 日發 f 表的美國專利申請公開案第20〇4/〇1〇9357號，"Non-

Volatile Memory And Method with Improved Sensing” ； （3) 美國專利申請公開案第20050169082號；（4)於2005年4月5 日申'月’發明者為Jian Chen的題為"Compensating for Coupling During Read Operations of Non-Volatile Memory" 之美國專利公開案第2006/0221692號；及（5)於2005年12月 28曰申請，發明者為Siu Lung Chan 及 Raul-Adrian Cernea 的通為 Reference Sense Amplifier For Non-Volatils )

Memory"之美國專利申請案第1 1/32 1,953號。所有五個以 上列出之專利文獻均以全文引用之方式併入本文中。 在成功程式化過程（連同驗證）之末尾，記憶體單元之臨 限電壓應處於適當地用於經程式化之記憶體單元之臨限電 壓的一或多個分布内或用於經擦除之記憶體單元之臨限電 壓的分布内。圖7說明當每一記憶體單元儲存兩位元資料 時，記憶體單元陣列之實例臨限電壓分布（或資料狀態）。 然而，其他實施例可對於每一記憶體單元使用兩個以上或 127824.doc -23· 200901209 以下位7L之資料（例如，對於每一記憶體單元三位元之資 料）。圖7展示經擦除之記憶體單元的第一臨限電壓分布 E。亦描繪經程式化之記憶體單元的三個臨限電壓分布 A、B及C。在一實施例中，E分布中之臨限電壓為負且a、 B及C分布中之臨限電壓為正。 圖7之每一不同臨限電壓範圍對應於 預定值。經程式化至記憶體單元中之資料與單：=電的 壓位準之間的特定關係取決於對於單元所採用的資料編碼 機制。在—實施例中，#由使用格雷碼指派而將資料值指 派給臨限電壓範圍以使得若浮動閘極之臨限電魔錯誤地偏 移至其鄰接實體狀態’則將僅影響一個位元。—實例向臨 限電壓範圍E(狀態E)指派” u”，向臨 ν „1Λ„ ^ 丨良電壓範圍Α(狀態A) mo，向臨限電壓範_(狀態B)指派、 壓範圍C(狀態C)指派” 01"。然而，在其 阳電 用格雷碼。 4他實施例中，不使

C 面t—ir中，對於每—狀態之兩位元資料處於不同頁 面中。參看圖7之狀態E，兩個頁面均 A，h邱百；μ + , 翏看狀態

卩1㈣存位元1且下部頁面儲存位元〇。參看狀離 Β’兩個頁面均儲存"〇"。參看狀態乂 參看狀L 且下部頁面儲存位元1β 頁面儲存位兀0 在另一實施例t，對於每一狀態之兩 頁面中。雖然圖7展示四個狀態，但亦f料處於同一 結構（包括彼等包括四個以上或四個以σ其他多狀態 使用本發明。舉例而言，儲存三位元狀態的結構）來 貢枓的記憶體單元 J27824.doc -24· 200901209 可使用八個資料狀態。 圖7亦展示用於自§己憶體單元讀取資料之三個讀取參考 電壓Vra、Vrb及Vrc。藉由測試給定記憶體單元之臨限電 壓是否在Vra、Vrb及Vrc以上或以下，系統可判定記憶體 單元處於何種狀態。Vra、Vrb及yrc之實例值分別為〇 〇 V、1.25 V及 2.5 V。其他實例包括 Vra=〇.〇 v、Vrb=1 25 v 且 Vrc=2.65 v ;或 Vra=〇.〇 v、Vrb=1 35 v且 νιχ=2 6〇 v。 圖7亦展示二個驗證參考電壓Vva、乂…及Vvc。在將記 憶體單元程式化至狀態A時，系統將測試彼等記憶體單元 是否具有大於或等於Vva之臨限電壓。在將記憶體單元程 式化至狀態B時，系統將測試記憶體單元是否具有大於或 等於Vvb之臨限電壓。在將記憶體單元程式化至狀態c 時，系統將判定記憶體單元之臨限電壓是否大於或等於 Vvc。Vva、Vvb及Vvc之實例值分別為〇5 v、J 8 ¥及3 2 V。其他實例包括 Vva=〇.4〇 v、Vvb = 1.80 v 且 Vvc=3.35 v ; 或 Vva=0.5 v、Vvb=1.9 v且 Vvc=3.3 v。 在一實施例中，作為通常所說的全序列程式化，可直接 將記憶體單元自擦除狀態E程式化為程式化狀態a、B或c 中之任一者。舉例而言，待經程式化的記憶體單元之群體 可首先經擦除以使得群體中之所有記憶體單元處於擦除狀 態E中。在將一些記憶體單元自狀態E程式化為狀態A的同 時，將其他記憶體單元自狀態E程式化為狀態/或自狀 態E程式化為狀態C。藉由圖7之三個彎箭頭來以圖形描繪 全序列程式化。 127824.doc -25- 200901209 圖8A至圖8C揭示用於程式化非揮發性記憶體之另一過 程，其藉由對於任一特定記憶體單元，在關於先前頁面寫 入至鄰近記憶體單元之後關於特定頁面寫入至彼特定記憶 體單元而減小浮動間極與浮動閘極之耦合效應。在由圖Μ 至圖8C教不之過程之實施的—實例中，非揮發性記憶體單 凡藉由使用四個資料狀態而對於每—記憶體單元儲存兩位 70資料。舉例而言’假設狀gE為擦除狀態且狀態A、B及 C為程式化狀態。狀態聯存資仙。狀態A儲存資⑽。 狀：B儲存資料1〇。狀態〇儲存資料〇〇。此為非格雷編碼 之實例’ ®為兩個位元均在鄰近狀態A與B之間改變。亦 可使用資料至實體資料狀態之其他編碼。每—記憶體單元 在兩個頁面t儲存資料。出於參考㈣，此等資料頁面將 被稱為上部頁面及下部頁面；然而，可給予其其他標籤。 參看圖8A至圖8C之過程的狀態A，上部頁面儲存位元〇且 下部頁面儲存位元1。參看狀態B，上部頁面儲存位元以 下部頁面儲存位元〇。參看狀態C，兩個頁面均儲存位元資 料0。 貝 圖8A至圖8C之程式化過程為兩步過程。在第一步驟 下I5頁面進行程式化。若下部頁面待保持資料1， °己隐體單①狀態保持於狀態E。若資料待經程式化為〇， 則:己憶體早TL之電壓的臨限升高以使得記憶體單元經程式 化為狀B ° ®此’圖8A展示記憶體單元自狀態E至狀態 B之程式化。圖8A中描繪之狀態B，為中間狀態B ;因此， 將驗證點描繪為低於Vvb之Vvb'。 127824.doc -26- 200901209 ，在一實施例中’在將記憶體單元自狀態E程式化為狀態 B之後，其在NAND串中之鄰接記憶體單元（連接至 WLn+1)接著將關於其下部頁面而經程式化。舉例而言， 在對連接至WL0之記憶體單元的下部頁面進行程式:之 後，處t同-NAND串上但連接至wu之記憶體單元（鄰接 把憶體單元）的下部頁面將被程式化。在對鄰接記憶體單 凡進订程式化之後，浮動閘極與浮動閘極之耗合效應將使 得較早被程式化之記憶體單元的表觀臨限電壓升高（若彼 較早記憶體單元具有自狀態E升高至狀態B，之臨限電壓 ::將具有加寬狀態B，之臨限電麼分布的效應，如圖8B之中 間限電壓分布7〇〇所描繪。 將力斟h 電塵分布之此明顯加寬 將在對上部頁面進行程式化時得到矯正。 圖8。描纷對上部頁面進行程式化之過 處於擦除狀態E中且上部頁 礼體早几 保持於肤能p士 子保持於】’則記憶體單元將 :、心中。若記憶體單元處於狀態E中且其上邱百面 #料待經程式化為0，則記憶體單元之臨厭Π 使得記憶體單元處於狀“中1限㈣將升高以 限電麼分布7GG中且^憶體單元處於中間臨 ^資料待保持於卜财情許i 兀’、’座程式化為最終狀態B。若記悻體單… 電壓分布700中且上邱百&次 μ體早凡處於中間臨限 Τ丑上σρ頁面資料次 元之臨限電壓將弁古± 支為貝枓〇，則記憶體單 鳘將升网U使得記情體 SA至圖π所描繪之過 早兀處於狀態C中。圖 因為僅鄰接記怜體單年動閘極之間的耦合效應， 匕u體早兀之上部百 憶體單元之表觀臨限電壓的影響。式化將具有對給定記 I27824.doc •27· 200901209 圖8 C之程式化方法而對記憶

圖9為描述藉由利用圖8八至 體單元進行程式化的次序之— 線WL0之記憶體單元，下部| 在一實施例中，若寫入足夠資料而填滿字線，則系統可 經設置以執行全序列寫入。若無足夠資料被寫入，則程式 化過程可藉由所接收之資料來對下部頁面進行程式化。當 接收後續資料時，系統接著將對上部頁面進行程式化。在 又實鈿例中，系統可以對下部頁面進行程式化之模式而 開始寫入且在奴後接收到足夠資料以填充整個（或大部分） 字線之記憶體單元的情況下轉換為全序列程式化模式。該 實施例之較多細節經揭示於在12/14/04申請，發明者為 Sergy Anatolievich Gor〇bets 及 Yan u 的題為”卩如如以

Programming of Non-Volatile Memories Using Early Data" 之美國專利申請公開案第2006/0126390號中，該公開案以 全文引用方式併入本文中。 雖然圖7至圖9描繪使用四個資料狀態來對於每一記憶體 單元儲存兩位元資料，但其他實施例可使用不同數目之資 127824.doc -28- 200901209 料狀態來對於每一記情舻留_ n二隱體早7^儲存不同(或相同)數目之位 之資料。 使用八個資料狀態來儲存三位元 圖1〇為描w於對連接至以字線之記憶體單元進行程 f化的程式化過程之_圖1此，使㈣10之過程來實 把圖7之全序列程式化’或實施圖μ至圖π的二次進程 相式化技術之—次進程（第—次進程或第二次進 程）。圖IG之過程亦可作為對於資料之三個頁面（例如，對 :每-記憶體單元三位元之資料)的三次進程⑽―) ί式技術《_人進程或作為另一多次進程程式化技術之 一次進程而經執行。可配合本發明而使用許多不同的程式 化技術纟f施例中，藉由控制電路細或在控制電路 220之指引下（狀態機222提供控制且功率控制器226提供適 當信號）且/或在控制器244之指引下執行_之過程。因為 程式化過程可包括對多個頁面進行程式化，因此程式化過 程可包括執行圖9之過程多次。 注意，在一些（但並非全部）實施例中，可自源極側至汲 極側而對記憶體單元進行程式化。舉例而言，觀察圖4, 首先對字線WL0進行程式化，隨後對WL1進行程式化，隨 後對WL2進行程式化等等。 在圖10之過程的一實施中，在程式化之前擦除記憶體單 兀（以區塊或其他單位）（步驟720)。在一實施例中，藉由使 P井升冋至擦除電壓（例如，2〇伏特）歷時充足時期且在源極 及位το線為浮動的同時使選定區塊之字線接地而擦除記憶 127824.doc -29- 200901209 體單元。歸因於電容糕人，失撰〜； 电谷祸σ禾選疋之字線、位元線、選擇 線及源極亦升高至擦除電壓之相當大部分。因此向選定記 憶體單s之随道氧化層施加強電場，^在通常藉由福勒_ 諾爾德哈姆(Fowler_Nordheim)穿隧機制而將浮動閘極之電 子發射至基板側時擦除選定記憶體單元之資料。隨著電子 自浮動閘極轉移至P井區域’選定單元之臨限電壓降低。 可對整個記憶體陣列、—區塊或單元之另—單位執行捧 除。在擦除記憶體單元之區塊之後，可如本文所描述而對 各種記憶體單元進行程式化。注意，在步驟720中執行之 T除無需在區塊之每—字線經程式化之前執行。更正確的 情況為，可擦除區塊且接著可在無後續重複擦除 對每一字線進行程式化。 7 在步驟722中’執行軟性程式化以使經擦除之記拷體單 -的擦除臨限電壓之分布變窄。一些記憶體單元可由於捧 除過程而處於比必要深的擦除狀態中。軟性程式化可施力丁口 較小程式化脈衝來使經擦除之記憶體單元的臨限電壓移動 =較㈣的臨限電壓分布。注意，可在對每—頁面進行程 式化之前對於一區塊執行一次擦除及軟性程式化。 在步驟724中，藉由控制器244發布,，資料載人”命令 其輸入至狀態機如。在步驟7财，向解碼器電路提供表 在步驟728中’輸入經定址之頁 面的程式化資料之頁面用於程式化。舉例而言，在一 例中可輪人528位元組之資料。將彼資料鎖存於用於選= 位几線之適當暫存器/鎖存器中。在_些實施例中，、亦將 127824.doc •30· 200901209 貢料鎖存於用於選定位元線之第二暫存器中以用於驗證操 作。在步驟73 0中，自控制器244接收"程式化"命令且將其 提供給狀態機222。

藉由”程式化π命令所觸發，將藉由使用施加至適當字線 的脈衝之集合而將在步驟728中經鎖存之資料程式化至受 狀態機222控制之選定記憶體單元中。在步驟732中，將程 式化電壓信號（例如，脈衝之集合）初始化為起始量值（例 如，〜12 V或另一合適位準），且將由狀態機222維護之程 式化计數器PC初始化於〇。在步驟734中，向選定字線施加 私式化信號Vpgm之脈衝。 在步驟736中，藉由使用目標位準之適當集合(例如， Vva、Vvb、Vvc)而驗證選定記憶體單元之資料狀態。若 _得選定記憶體單元之臨限„已達到適當目標料， 則藉由升高記憶體單元之位元線電壓而使其排除於圖10之 分之未來程式化以外。若經程式化之所有記 二一7° '已達到其目標資料狀態（步驟738)，則程式化過 驗·^ :且成功’因為所有選定記憶體單元均經程式化並經 為：其目標狀態。在步請中報告，，通過”之狀態。 '王思，在步驟738之一些實 之$情赠一貫中檢查疋否至少預定數目 "己It體早元已被驗證為 可、於w 、曰榦狀怨。此預定數目 ;厅有C憶體單元之數目 葬 有記情P 11此允許程式化過程在所 己隐體早几達到其適當驗證位 程期問拉A ⑴知止。可在讀取過 精由使用錯誤校正來校正夫έ 單元。 柷正未經成功程式化之記憶體 127824.doc 200901209 Ο

右在步驟738處，判定並非所有記憶體單元均已達到其 目私狀怨，則程式化過程繼續。在步驟750中，對照程式 化極限值而檢查程式化計數器pc。程式化極限值之—實例 為20;然而，在各種實施中可使用其他值。若程式化計數 器PC不小於程式化極限值，在步驟766中判定尚未經成功 程式化之記憶體單元的數目是否等於或小於預定數目。若 未經成功程式化之記憶體單元的數目等於或小於預定數 目則將私式化過程標記為通過，且在步驟768中報告通 過之狀態。在許多情況下，可在讀取過程期間藉由使用錯 誤校正來校正未經成功程式化之記憶體單元。然而，若未 經成功程式化之記憶體單元的數目大於預聽目，則將程 j化過程標記為失敗，且在步驟77〇中報告失敗之狀態。 若程式化計數器pc小於程式化極限值，則在步驟762中， Vpgm脈衝之量值以步長（例#，〇 2伏特至〇 4伏特之步長） 而增大且程式化計數器PC遞增。在步驟762之後，過程\返 回至步驟73 4以施加下一 Vpgm脈衝。 圖11為描料種信號在驗證或讀取操作期間之行為的時 序圖。舉例而言’若記憶體單S為二進位記憶體單元，則 可在步驟736之迭代期間執行圖u之操作。若記憶體單元 為具有四個狀態（例如，E、A、B及〇之多狀態記憶體單 疋’則可在步驟736之迭代期間執行圖u之㈣三次 讀取過程期間執行三次。 ’選定字線連接至— 該電壓之位準以判定 —般而言，在讀取及驗證操作期間 電壓，對於每一讀取及驗證操作規定 127824.doc •32· 200901209 所關注之記憶體單元的臨限電麼是否已達到該位準。在施 加字線電麼之後，量測記憶體單元之傳導電流以判定是否 回應於施加至字線之電壓而接通記憶體單i若傳導電流 經量測為大於特定值，則假設記憶體單元接通且施加至字 線之電壓大於記憶體單元之臨限電壓。若傳導電流未經量 測為大於該特定值，則假設記憶料元未接通且施加至字 線之電壓不大於記憶體單元之臨限電麼。 存在許多^式來在讀取或驗證操作期間量敎憶體單元 之傳導電流。在-實例中’根據記憶體單元使感測放大器 中之專用電容器放電或充電之速率而量測其傳導電流。在 另-實例巾’選定記憶體單元之傳導電流允許(或未能允 許）包括§己憶體單元之NAND串使位元線放電。在一時期之 後量測位元線上之電荷以觀察其是否已放電。圖u闡述兩 個實例。 圖 11展示信號 SGD、WL—unse卜 WLn+1、WLn、SGS、 選定BL、BLC及源極（其開始於Vss(近似〇伏特））。sgd表 示汲極側選擇閘極之閘極。SGS為源極側選擇閘極之閘 極。WLn為經選擇用於讀取/驗證之字線。WLn+i為未選 定字線，其為WLn之汲極側鄰接字線。舉例而言，WL3為 WL2之汲極側鄰接者。WL—unsel表示除WLn+1以外的未選 疋子線。選定BL為經選擇用於讀取/驗證之位元線。源極 為記憶體單元之源極線。在上文參看圖6而論述了 BLc。 注意，圖11描繪SGS、選定Bl及BLC之兩個版本。此等信 號之一集合SGS(B)、選定bl(B)及BLC(B)描繪對記憶體單 127824.doc -33· 200901209 元之陣列的讀取/驗證操作，其藉由判定位元線是否已放 電而量測記憶體單元之傳導電流。此等信號之另一集合 SGS(C)、選定BL(C)及BLC(C)描繪對記憶體單元之陣列的 讀取/驗證操作，其藉由記憶體單元使感測放大器中之專 用電容器充電之速率而量測其傳導電流。 首先，將參看SGS(B)、選定BL(B)及BLC(B)來論述在藉 由判疋位元線是否已放電而量測記憶體單元之傳導電流中 所涉及的感測電路及記憶體單元之陣列之行為。在圖丨丨之 時間11處，SGD升高至Vdd(例如，近似3 5伏特），未選定 子線WL_un s el升尚至Vread(例如，近似5.5至5.75伏特）， 未選定沒極側鄰接字線WLn+1升高至Vrdx(如下文所論 述，其可為近似5.5至5_75伏特或另一值），選定字線WLn 升高至用於驗證操作之驗證位準Vcgv(例如，圖7之Vva、 Vvb或Vvc)或用於讀取操作之讀取比較位準Vcgr(例如，圖 7之Vra、Vrb或Vrc)，且BLC(B)升高至預充電電壓以對選 定位元線"選定BL(B)"進行預充電（例如，至近似〇 7伏 特）。電壓Vread及VrdX充當傳遞（或過驅動）電壓，因為其 使得未選定記憶體單元接通且充當傳遞閘極。在時間t2 處’ BLC(B)降低至VSS，因此NAND串可控制位元線。亦 在時間t2處，藉由使SGS(B)升高至vdd而接通源極側選擇 閘極。此提供在位元線上消耗電荷之途徑。若經選定用於 讀取的記憶體單元之臨限電壓大於Vcgr或Vcgv，則選定記 憶體單元將不接通，且位元線將不放電，如由信號線78〇 所描缯·。若經選定用於讀取的記憶體單元中之臨限電壓低 127824.doc -34- 200901209 於Vcgr或低於Vcgv，則選定記憶體單元將接通㈠專導），且 位tl線電壓將消耗，如&曲線782所描繪。在_間口之後 及時間t3之前的某一點(感測時期之末端)處(由肖定實施所 判疋）’感測放大器將判定位元線是否已消耗充分量。在口 與t3之間，BLC(B)升高以使得感測放大器量測所評估之 BL電壓且接著下降，如圖1〇中所描繪。在時間t3處，所描 繪之信號將降低至Vss(或用於待命或恢復之另—值）。注 意，在其他實施例中，可改變信號中之一些的時序（例 如’使施加至鄰接者之信號偏移）。 接著，將參看SGS(C)、選定BL(C)及BLC(C)來論述藉由 §己憶體單元使感測放大器中之專用電容器充電之速率而量 測記憶體單元之傳導電流的感測電路及記憶體單元之陣列 之行為。在圖11之時間tl處’ SGD升高至Vdd(例如，近似 3.5伏特）’未選定字線WL_unsel升高至Vread，未選定沒極 侧鄰接字線WLn+Ι升高至VrdX，選定字線WLn升高至用於 驗證操作之Vcgv(例如，圖7之Vva、Vvb或Vvc)或用於讀 取操作之Vcgr(例如’圖7之Vra、Vrb或Vrc)，且BLC(C)升 高。在此情況下，感測放大器將位元線電壓保持為恆定， 從而感測放大器以位元線"箝位"至彼電壓而量測流動之電 流。因此，BLC(C)在tl處升高且自tl至t3不改變。在時間 11之後及時間t3之前的某一點（感測時期之末端）處（由特定 實施所判定），感測放大器將判定感測放大器中之電容器 是否已充電充分量。在時間t3處’所描繪之信號將降低至 Vss(或用於待命或恢復之另一值）。注意，在其他實施例 127824.doc -35- 200901209 中，可改變信號中之一些的時序。 圖I2描繪NAND串及在圖U所炉给十曲a# _ u所栺繪之典型讀取或驗證操 作期間施加至NAN D串的一址雷厭 ®ΐιη 、且冤壓。圖12之NAND串包括 八個記憶體單元864、866、868、 ㈣、870 、 872 、 874 、 876及

⑺。彼等人個記憶體單0之每—者包括浮動閘極（fg) 及控制閘極(CG)。在浮動閘極中之每一者之間為源極/汲 極區域890。在-些實施中，存在p型基板（例如，石幻、基 板内之N井及N井内之P井(其均未描繪以使得圖式較為清 楚）。注意，P井可含有通常為p型植入的所謂通道植入， 其判定或有助於判定臨限電壓及記憶體單元之其他特性。 源極/汲極區域890為形成於P井中之n+擴散區域。在 NAND串之一端處為汲極側選擇閘極884。汲極選擇閘極 8 8 4經由位元線接觸點8 9 4而使N a N D串連接至相應位元 線。在NAND串之另一端處為源極選擇閘極882。源極選擇 閘極882使NAND串連接至共同源極線892。選定記憶體單 凡870於其控制閘極處接收心以或Vcgv(經由選定字線 WLn)。未選定記憶體單元 864、866、868、872、874、 876及878均被彳田繪為於其控制閘極處經由未選定字線接收 Vread。注意，圖12假設Vrdx=Vread。在其他實施例中， 如下文所描繪，VrdX垆Vread。 圖13為描述回應於接收讀取資料之請求而執行之過程的 —實施例之流程圖。在步驟95〇中，藉由控制器244發布讀 取命令且將其輸入至狀態機222。在步驟952中，向解碼器 電路提供表示頁面位址之位址資料。基於頁面位址，將— 127824.doc •36- 200901209 字線表示/定址為選定字線WLn。後續讀取過程將自連接

至WLn之記憶體單元讀取資料。在步驟954中，對於每一 NAND串量測阻抗資訊。在一實施例中，對於每一 NAND 串判定類比阻抗值。在另一實施例中，測試每一 NAND串 以判定其阻抗是否在某一位準以上或以下。在另一實施例 中’測試每一 NAND串以判定其阻抗是否在一組位準以上 或以下以使得可將NAND串分類為阻抗值之許多類別中之 一者。亦可執行對於阻抗資訊之其他測試。 用於量測阻抗資訊之過程的一實例（圖13之步驟9S4)為 執行圖11之過程之具有修改的修改版本，該等修改包括向 選疋。己憶體單元之控制閘極施加Vread(例如，藉由向 施加Vread)，向位於NAND串上選定記憶體單元與源極側 、、擇閘極之間的未選疋§己憶體單元施加vread及向位於 NAND串上選定記憶體單元與汲極側選擇閘極之間的未選 疋記憶體單元施加VreadL(低於Vread之過驅動電壓）。圖Μ :以圖形方式描繪用於量測NAND串之阻抗資訊的此過 転其展示圖12之具有記憶體單元8 64、866、868、870、 872、874、876及 878 的 NAND 串。 應主思，在一實施例中 w汗怙上邵NAND串Γ二仇^ 位兀線電壓應為比在正常讀取操作期間所使用之值低的 此在將由同時讀取之所有單元耗費之總電流保持於所 ::限以下為有料，因為所有位元線均將在阻抗讀取操 :=。在阻抗感測期間降低位元線電壓之另一原因為 付-夠將待分類為處於高阻抗狀態中之彼等咖串盘 127824.doc -37- 200901209 待分類為處於低阻抗狀態中之彼等N A N D串之間的分離標 準（cut-off criteria)置於感測之標稱跳脫點處。換言之藉 由降低位tl線電壓，高阻抗NAND串將具有低於丨⑽仏之 電流且低阻抗NAND串將具有高於1〇〇 nA之電流，其中臨 限跳脫點經設定於⑽nA，其中⑽⑽亦為用於在規律讀 取操作期間在接通記憶體單元與斷開記憶冑單元之間進行 區分的跳脫點電流。 在另-實施例中，替代降低位元線電壓，可出於阻抗感 測目的而配合較短的整合時間使用相同位元線電壓。整合 時間為用於在讀取或驗證過程期間感測位元線之電壓（或 電流）的增大或減小之時間週期。 在圖11之過程的時間t2處，記憶體單元864、866、 及870於其控制閘極處接收Vread，而記憶體單元π?、 874、876及878於其控制閘極處接收力以乩。若節點 SEN(參看圖6)上之電壓在預定感測時期期間放電至預定位 準（感測放大器跳脫點），則感測放大器6〇〇報告NAnd串處 於低阻抗狀悲中。若節點SEN上之電壓未在預定感測時期 期間放電至感測放大器跳脫點，則感測放大器6 〇 〇報生 NAND串處於高阻抗狀態中。其他實施例可使用不同配置 來進行量測。 在一實施例中，VreadL近似為4.5伏特。然而，應對於 每一設計判定VreadL之確切值。VreadL應為足夠高之電壓 以使得具有最高臨限電壓之記憶體單元接通，但為足約低 之電壓以能夠集中基於歸因於選定記憶體單元與汲極侧選 127824.doc -38- 200901209 擇閘極之間的記憶體單元之阻抗差異而進行的對感測放大 器是否感測到跳脫點之量測。亦需將VreadL校正至感測放 大器跳脫點以使得可區分高阻抗與低阻抗NAND串。步驟 9 54之此實例實施例在逐個NAND串之基礎上基於上部 NAND串（位於NAND串上選定記憶體單元與汲極側選擇閘 極之間的記憶體單元）是否共同處於高阻抗狀態或低阻抗 狀態中而判定NAND串是否處於高阻抗狀態或低阻抗狀態 中 〇 雖然以上實例實施將每一 NAND串分類為高或低，但額 外鎖存器及圖11之過程的若干次迭代將允許兩個以上的分 類。 在一實施例中，步驟954包括將每一 NAND串分類為兩個 或兩個以上類別。舉例而言，可將NAND串分類為高阻抗 NAND串或低阻抗NAND串。在其他實施例中，將使用兩 個以上類別。將分類之結果儲存於用於每一 NAND串之鎖 存器中。在一些實施例中，一同執行對阻抗之量測及分 類。 在步驟956中，基於每一 NAND串之相應的所量測之阻抗 資訊而對於每一 NAND串個別地設定在讀取過程期間使用 之一或多個參數。舉例而言，可在將NAND串分類為處於 高阻抗狀態中之情況下使用一參數值且可在將NAND串分 類為處於低阻抗狀態中之情況下使用另一參數值。可在步 驟956中設定許多不同參數。一些實例包括位元線電壓、 字線（控制閘極）電壓（注意，在一些實施例中，WL電壓對 127824.doc -39- 200901209 於高阻抗及低阻抗NAND串順序地變化而非同時變化，因 為WL電壓不允許逐位元線之控制）及感測放大器之參數（例 如’感測時間及感測參考值）。 在步驟958中，藉由使用在步驟956中設定之參數而執行 或多個讀取操作（圖1丨）。所執行之讀取操作的數目取決 於喂取明求、所讀取之資料量及儲存於記憶體單元中的位 元之數目。舉例而言’ 4 了對於每一記憶體單元儲存兩位 元資料之記憶體單元讀取全序列資料，通常需要三個讀取 操作（例如，在Vra、Vrb及Vrc下進行）來判定由該等記憶體 單元儲存之資料。在步驟960中，報告所讀取之資料。報 告貧料之各種實施例包括將資料自鎖存器傳輸至狀態機， 將貧料傳輸至控制器，將資料傳輸至主機，將資料儲存於 輸出檔案中，將資料提供給請求實體等等。 返回參看圖5，多工器500被描繪為與處理器492、感測 電路470及控制電路220通信。多工器5〇〇可自控制電路22〇 接收參數之多個輸入值且基於儲存於適當鎖存器中指示 NAND串處於高阻抗還是低阻抗狀況中之資料來在該等值 之間進行選擇。舉例而言，多工器5〇〇可基於NAND串之量 測阻抗而在BLC(參看圖6)之兩個電壓之間加以選擇來改變 位元線電壓。若NAND串處於高阻抗狀況中，則對於blc 選擇第一值’且若NAND串處於低阻抗狀況中，則對於 BLC選擇第二值。 或者，多工器500可基於NAND串處於高阻抗狀況還是低 阻抗狀況中而在STB(參看圖6)之兩個信號之間加以選擇來 127824.doc -40- 200901209 改變感測時間。處理ϋ 492讀取儲存阻抗量測之結果 存器且適當地指導多工器500選擇正確輪入信號。 輸入信號傳達至感測電路470。舉例而言，若ΝΑΝ〇串處於 高阻抗狀況中’則對於STB選擇導致第—感測時間週：之 第一信號’且若NAND串處於低阻抗狀況中，則對於stb 選擇導致第二感測時間週期之第二信號。在一實施例中， 第一感測時間週期大於第二感測時間週期。

>在另一實施例中，控制電路22〇直接與感測電路47〇通 信’可絲儲存阻抗量測之結果的鎖存器，且將基於鎖存 器。中之資料根據對兩個或兩個以上信號之選擇而發送適當 信號至感測電路470。 —在另-實施例中’可使用接收用作參考(例％，跳脫點 一見上文之論述）以測試NAND串電流作為圖u之過程之部 分的電流或電塵信號之不同感測放大器。在此情況下，： 處理器492之指導下的多卫器可基㈣示阻抗量測之結果 的鎖存器資料而在兩個參考信號之間進行選擇。可在讀取 根據上文描述之程式化機制以及此項技術中已知的其他程 式化機制而經程式化之資料時使用位元線電壓、參考值、 感測時間及其他感測放大器參數之改變。 可基於N AND串阻杬而變化之另一參數為控制閘極(或字 線）電壓。圖1 5為描述用於基於量測NAND串阻抗而變化控 制閘極（或子線）電壓之過程的一實施例之流程圖。可執行 圖b之過程作為圖13之步驟956及958之部分。 在圖15之步驟1002中，藉由使用字線（控制閘極）電壓之 127824.doc -41 - 200901209 弟一集合作為讀取點而對於選定宝始说/ * 耵孓进疋子線執行讀取過程。步驟 1002之一實施例包括執行圖16之過程。 圖16為描述用於讀取撰宕玄娃+次w k疋子線之貝料之讀取過程的流程 圖。此讀取過程判定連接黾牯准 〜 J心硬接主莜選疋子線之記憶體單元的 (可能資料狀態中之）資料狀態。在圖16之步驟ι⑽中，向 選定字線WLn施加第—比較電壓（例如，。在步驟· 中感別與頁面相關聯之位元線來判定經定址之記憶體單 元是否接通（基於第一比較電壓至其控制閘極之施加）。傳 導之位元線指示記憶體單元接通；因此，彼等記憶體單元 之臨限電壓在第一比較電壓以下。舉例而言，若第一比較 電壓為Vra且記憶體單元傳導，則記憶體單元處於狀態e 中。在步驟1104中，將位元線之感測的結果儲存於用於彼 等位元線之適當鎖存器中。步驟11〇〇至11〇4執行圖u中所 描述之過程’其中將Vcgr設定於第一比較電壓。 在步驟1106中，向選定字線WLn施加第二比較電壓（例 如，Vrb)。在步驟1108中，感測與頁面相關聯之位元線來 判疋經定址之記憶體單元是否接通（基於第一比較電壓至 其控制閘極之施加）。傳導之位元線指示記憶體單元接 通；因此’彼等記憶體單元之臨限電壓在第二比較電壓以 下。在步驟111 0中，將關於位元線之感測的結果儲存於用 於彼等位元線之適當鎖存器中。步驟11〇6至111〇執行圖n 中所描述之過程，其中將Vcgr設定於第二比較電壓。 在步驟1112中，向選定字線WLn施加第三比較電壓（例 如’ Vrc)。在步驟1114中，感測與頁面相關聯之位元線來 127824.doc -42- 200901209 判定經定址之記憶體單元是否接通（基於第一比較電壓至 ”控制閘極之施加）。傳導之位元線指示記憶體單元接 通，因此，彼等記憶體單元之臨限電壓在第二比較電壓以 下。在步驟1116中，將關於位元線之感測的結果儲存於用 於彼等位元線之適當鎖存器中。步驟1112至1116執行圖^ 中斤描述之過私，其中將Vcgr設定於第三比較電壓。 在步驟111 8中，判定每—位元線之資料值。舉例而言， 若記憶體單元在Vra下傳導，則記憶體單元處於狀態E中。 若記憶體單元在Vrb及Vrc下而非在b下傳導，則記憶體

單兀處於狀態A中。若記憶體單元在〜下而非在b及W 下傳V貝“己憶體單元處於狀態B中。若記憶體單元不在 二、Vrb或Vrc下傳導’則記憶體單元處於狀態c中。在一 貝細例中，在過程末端藉由處理器492判定資料值。在另 p實施例中，處理器492在工作中判定資料值，從而在執 行每-感測操作時’更新資料分析。在步驟ιΐ8中，處理 器492將於用於每一位元線之適當鎖存器中儲存所判定之 資料值。在其他實施财，❹i各個位準（vmb及Vre) 可以不同次序發生。 注意，可使用圖16之過程來獨立於圖15之過程而自連接 至字線之一組記憶體單元讀取資料。亦即，若控制閘極電 壓將不基於NAND串阻抗而變化’ 茭化則讀取過私（在一實施例 中）可包含執行圖16之過程。若感測放大H參數待㈣⑽ 如，感測時間、跳脫點、位元線電壓），則可使用圖此 過程來基於所選感測放大器參數而讀取適當資料。 127824.doc -43- 200901209 、回多看圖15 ’在執行步驟1GG2之後，讀取儲存得自量 測阻抗資訊（參看圖13之步驟954)之結果的鎖存器494來確 定已將nAND串如何分類。若特定鎖存器儲存指示其相應 NAND串處於低阻抗狀態中的資料，則由於圖15之過程而 將來自步驟1謝之資料儲存於鎖存器例中（步驟！ _)作為 相應NAND串的最終讀取資料。

在-實施例中’每—以删串（或位元線）具有鎖存器例 之集合中的三個1位元鎖存器。此等三個鎖存器將被稱為 LI、L2及L3。在一實例實施中，將步驟954之結果儲存於 L1中，以使得在低阻抗狀況中對於上，且 在高阻抗狀況中對於上部财湘串£1 = 1。在步驟1〇〇6中， 對於具有L1=〇2NAND_，將在步驟1〇〇2中讀取的資料之 一或兩個位元儲存於以及以中，其中將。設定為卜設定 L3-1指不L1及L2儲存有效資料。若L3=〇，則[丨及。不儲 存有效資料。在步驟1006中，對於具有u = 12NAnd串， 保持L3 = 0。 在步驟1008中，藉由使用字線（控制閘極）電壓之第二集 合作為讀取點而對於選定字線執行讀取過程。步驟1〇〇2之 一實施例包括執行圖16之過程；然而，替代使用Vra、vrb 及Vrc，使用三個比較電壓之不同集合。舉例而言，可使 用Vra+偏移、Vrb+偏移及Vrc+偏移；可使用Vra_偏移、

Vrb-偏移及Vrc-偏移；或者可使用三個比較電壓之另一集 合。 在步驟1010中，讀取儲存得自量測阻抗資訊（參看圖 127824.doc • 44 - 200901209 之步驟954)之結果的鎖存器494來確定已將ΝΑΝ〇串如何分 類。若特定鎖存器（或鎖存器之#合）儲存指*其相應 NAND串處於高阻抗狀態中的資料，則由於圖。之過程而 將來自步驟1008之資料儲存於鎖存器494中（步驟ι〇ΐ2)作為 相應NAND串的最終讀取資料。 在步驟1〇1〇及1〇12之一實例實施中，具有[3 = 1之難仙 串不在步驟1012中儲存最終資料，且其先前在步驟1〇6中 '-·里儲存的 > 料不梵干擾。具有。^及L1 = i之nand串將於 L1及L2中儲存來自步驟1〇〇8之資料，且亦將設定。 /主思，圖15之過程假設兩個狀況之使用：低阻抗及高阻 抗。然而，可使用兩個以上的狀況。若使用兩個以上狀 況則應對於與額外狀況相關聯的讀取點之額外集合重複 步驟 1008至 1〇12。 、口 非揮發性記憶體單元之浮動閘極（或其他電荷儲存元件） 之表觀臨限電壓的偏移可由於基於儲存於鄰接浮動閉極 (或其他鄰接電荷儲存元件）中的電荷之電場之耦合而發 生„亥問題在已於不同時間經程式化的鄰近記憶體翠元之 集合之間最為顯著地發生。為了考慮到此搞合，對於目標 記憶體單元之讀取過程將向鄰接記憶體單元提供補償以減 小鄰接，憶體單元對於特定記憶體單元所造成的輕合效 應。一實施例亦包括在驗證過程期間建立稍後向鄰接記憶 體單元施加補償所需的條件。在該實施例中，施加^ WLn+Ι之過驅動電壓（在圖u中被描繪為vrdx)自典型值（例 如，5.5 V)減小至（例如）3 v。因此，在驗證過程期間， 127824.doc •45· 200901209

VrdX為3 V(或視實施而定之另一合適值）。在隨後讀取時 提供之補償將由在對WLn執行之讀取操作期間向WLn+1施 加與在驗證階段期間所施加之電壓相比較高的電壓組成。 為了判定在讀取目標記憶體單元時應向鄰接記憶體單元 提供多少補償，本文描述之系統自一組預先計劃之潛在狀 况來判疋s己憶體單元之感知狀況。舉例而言，觀察圖7 , 系統將判定鄰接記憶體單元處於狀態£、A、B還是c中。

補償之使用及量值將基於鄰接記憶體單元處於哪一狀態 中〇 圖17包括描述用於在補償浮動間極與浮動閑極之搞合效 應（或錯誤之另-原因）的同時讀取資料之過程的—實施例 之流程圖1償包括觀察_字線及判定鄰接字線之程式 化已如何產生浮動閘極與浮動閘極之耗合效應。舉例而 言’在讀取字線WLn(例如，WL2)上之資料時，該過程亦 將=取字線乳叫例如，WL3)之資料1字線WLn+1± ;斗已引I WLn上之資料的明顯改變，則讀取過程將補 償彼改變。 圖17中描繪之過程庫用 〇 應 '用於上文參看圖7而描述之全序列 程式化’其中兩位元之資 — 貝抖儲存於母一記憶體單元中且將 被一同讀出及報告。若齙 c #接子線上之記憶體單元處於狀態 E中’則將不存在浮叙μ & μ ，Α ^ 《極與浮動閘極之耦合效應。若鄰 我·子線上之記愔赠置；士 雍^ # " 地於狀態Α中，則將存在小耦合效 應。右鄰接字線上之 φ笙μβ 隐體早兀處於狀態Β中，則將存在 中專的净動閘極與浮動閘 力極之耦合效應。若鄰接字線上之 127824.doc -46 · 200901209 C憶體單元處於狀態c中’則將存在較大的浮動閉極與浮 動閑極之麵合效應。歸因於鄰接字線之確切麵合效應隨陣 列實施而變化且可藉由對裝置進行特徵化而加以判定。 圖1 7之步驟包括執行對鄰接字線乳州之讀取操作 S '、巾㈣卜Vread)。在步驟1202中，將步驟1200之 結果儲存於適當鎖存器中。在一些實施例中，對於WLn+1 執行之讀取操作導致判定儲存於机州上的實際資料，並 指不相應記憶體單元所處於的狀態(例如，e、A、B、 c)。在其他實施财，對WLn+1執行之讀取操作導致判定 WLn+Ι上之電荷位準，此可能或可能不準確地反映館存於 WLn+Ι上之資料。 欠在步驟U04中，處理器492檢查儲存指示得自量測阻抗 :讯之結果（例> ’ U=〇對應於低阻抗狀況且L1叫對應於 高阻抗狀況）之資料的鎖存器。若特定nand串處於高阻抗 狀況中（LH)’則在步驟12〇6中’來自乳州之資料的指 不偏移—個資料狀態。因此’若鄰接記憶體單元處於狀態 A中且NAND串處於高阻抗狀況中，則使鄰接者之狀態的 指不偏移以指示狀態B。在一實施例中，此包括改變儲存 鄰接者之狀態之指示的一或多個鎖存器中之資料。可能需 要額外鎖存器用於此過程。 在步驟1208中，對於所關注之字線WLn執行讀取過程。 行W16之過程’其tVrdx=v_。在一實施例 ，vreadl=Vread。因此，未選定字線中之所有（參看圖“ 之WL_unsel及WLn+1)接收乂㈣。此提供最大補償，因為 127824.doc •47- 200901209 補償係藉由在讀取操作期間用於WLn+1上之Vread值與早 先在程式化/驗證之驗證階段期間所使用之¥代以值之間的 差異所判定。將步驟1208之結果儲存（在步驟121〇中）於適 當鎖存器中，該等適當鎖存器用於具有具有處於狀態^中 (如在步驟1200中所判定，且可能地在步驟12〇6中經修改） 之WLn+丨上的鄰接單元之記憶體單元之位元線。對於汲極 側鄰接者當前未被偵測為處於狀態c中之其他位元線，將 不考慮在WLn+1上使用Vread 1的WLn之此讀取之資料。 在步驟1212中，對SWLn執行讀取過程。在彼讀取過程 期間（圖16)，沒極側鄰接字線WLn+1將接收Vread2。亦 即，VrdX=Vread2，其中 Vread2_4.9 v(或另一合適值）。此 傳遞適於汲極側鄰近者現處於狀態B中之記憶體單元的較 小補償量。在步驟1214中，關於具有具有處於狀態B中之 鄰接記憶體單元（例如，WLn+Ι)之記憶體單元的位元線儲 存步驟12 12之結果。將不考慮其他位元線之資料。 在步驟1216中，對於WLn執行讀取過程（圖16)。在彼讀 取過程期間，汲極側鄰接字線WLn+1將接收Vread3。亦 即，VreadX=Vread3，其中Vread3=4.3伏特（或另一合適 值）。此傳遞適於汲極側鄰近者現處於狀態A中之記憶體單 元的較小補償量。在步驟1218中，關於具有具有處於狀態 A中之鄰接記憶體單元（例如，wLn+1)之記憶體單元的位 元線儲存步驟12 1 6之結果。將不考慮其他位元線之資料。 在步驟1220中，對於WLn執行讀取過程（圖16)。在續取 過程期間，汲極側鄰接字線WLn+1將接收Vread4。亦即’ 127824.doc •48- 200901209 ，其中Vread4=3 G伏特（或另一合適值卜此 不傳遞補償量，此適於汲極側鄰接者現處於狀態e中之單 -(因為其處於程式化/驗證之時間在步驟助中，關於 具有具有處於狀態E中之鄰接記憶體單元（例如，WLn+1) 之記憶體單元的位元線儲存步驟122〇之結果。將不考慮其 他位元線之資料。在不同實施中，可基於裝置特徵、實驗 及/或模擬而判定Vreadl、Vread2、Vread3uead4之不同 值。可在2006年3月17曰申請，發明者為 以弓ί用方式併人本文中之美國專利巾請案第η⑽，㈣號 "Read Operation for Non-Volatile Storage with Compensation for C〇upling”中找到關於使用對鄰接記憶體單元之補償之 較多資訊。 圖15至圖17之過程可經調適以讀取已根據上文描述之程 式化機制以及此項技術中已知的其他程式化機制而經程式 化之資料的一頁面。舉例而言’圖“之過程僅需在讀取根 據圖8A至圖8C所說明之方法而經程式化之資料的下部頁 面時向選定字線施加Vrb。另外，參考圖8八至圖8C所說明 之方法，若鄰接記憶體單元之上部頁面資料未經程式化， 則實施例在自目標記憶體單元讀取時不向彼鄰接記憶體 單元提供補償。可在2006年3月17曰申請之美國專利申請 案第 11/384,057號 ’Read Operation for Non-Volatile Storage with Compensation for Coupling";美國專利公開案第 2006/02217 l4號及美國專利公開案第2〇〇6/〇14〇〇11號中找 到關於讀取根據圖8A至圖8C所說明之方法而經程式化之 127824.doc -49- 200901209 資料的較多資訊。 已出於δ兒明及描述之目的而提出對本發明之前述詳細描 述。其不欲為詳盡的或將本發明限制為所揭示之精確形 式。根據以上教示，許多修改及變化為可能的。選擇所描 述之實施例以最佳地闡述本發明之原理及其實際應用來藉 此使得熟習此項技術者能夠在各種實施例中且以適於所預 期之特別用途的各種修改而最佳地利用本發明。意欲以所 附之申請專利範圍來界定本發明之範_。 【圖式簡單說明】 圖1為NAND串之俯視圖。 圖2為NAND串之等效電路圖。 圖3為非揮發性記憶體系統之方塊圖。 圖4為描繪記憶體陣列之一實施例的方塊圖。 圖5為描繪感測區塊之一實施例的方塊圖。 圖6描繪感測模組之一實施例。 Ο 圖7描繪臨限電屬合；^ 杳 刀布'之實例集&且描述用於對非揮發 性記憶體進行程式化之過程。 " 圖8Α至圖8C展示各種臨限電壓分布且描述用於對非揮 發性記憶體進行程式化之過程。 圖9為描繪對非揮發性記憶體進行程式化之次序的—實 例之表。 π』耳 θ ^述用於對非揮發性記憶體進行程式化之過 程之—實施例的流程圖。 圖U描繪—描述對非揮發性記憶體之讀取操作之一實施 127824.doc •50- 200901209 例的時序圖。 圖12描繪NAND串。 圖1 3描繪一流程圖，其描述用於讀取資料之過程之一實 施例。 圖14描繪NAND串。 圖1 5描繪一描述用於執行複數個讀取操作之過程之一實 施例的流程圖。 圖1 6描繪一流程圖，其描述讀取過程之一實施例。 r" ·χ 圖17描繪一描述用於執行複數個讀取操作之過程之一實 施例的流程圖。 【主要元件符號說明】 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 第一（或沒極側）選擇閘極 127824.doc •51- 200901209 122 第二（或源極側）選擇閘極 126 位元線接觸點 128 源極線 200 記憶體單元之陣列 210 記憶體裝置 212 記憶體晶粒或晶片 220 控制電路 222 狀態機/狀態機電路 224 晶片上位址解碼器/解碼器電路 226 功率控制模組/功率控制電路 230A 讀取/寫入電路 230B 讀取/寫入電路 232 線路 234 線路 240A 列解碼器/解碼器電路 240B 列解碼器/解碼器電路 242A 行解碼器/解碼器電路 242B 行解碼器/解碼器電路 244 控制器 300 感測區塊 420 資料匯流排 470 感測電路 472 資料匯流排 480 感測模組 127824.doc -52- 200901209 127824.doc 482 位元線鎖存器 490 共同部分 492 處理器 493 輸入線路 494 資料鎖存器/資料鎖存器堆疊 496 I/O介面 500 多工器 510 電容器 512 位元線隔離電晶體 522 位元線下拉電晶體 530 讀出匯流排轉移閘極 532 讀出匯流排 550 電晶體 600 感測放大器 612 位元線電麼1¾•位電晶體 613 電晶體 634 電晶體 641 電晶體 642 電晶體 643 電晶體 654 電晶體 656 電晶體 658 電晶體 661 電晶體 doc -53 - 200901209 662 電晶體 663 電晶體 664 電晶體 666 電晶體 668 電晶體 780 信號線 ' 782 曲線 864 記憶體單元 《 866 記憶體單元 868 記憶體單元 870 記憶體單元 872 記憶體單元 874 記憶體單元 876 記憶體單元 878 記憶體單元 882 源極選擇閘極 u 884 汲極側選擇閘極 890 源極/汲極區域 892 共同源極線 894 位元線接觸點 A 臨限電壓分布/臨限電壓範圍/程式 4匕狀態 B 臨限電壓分布/臨限電壓範圍/程式 化狀態 127824.doc -54- 200901209 B’ 狀態 BL 位元線 BLC BLS C CG Csa E FG GRS INY Selected SEN SEN2 SGD SGS tl t2 t3 Vcgr Vcgv Vra 信號 信號 臨限電壓分布/臨限電壓範圍/程式 化狀態 控制閘極 電容器 第一臨限電壓分布/臨限電壓範圍/ 擦除狀態 浮動閘極 控制信號 數位控制信號 BL信號 節點 節點/信號 選擇線/信號 選擇線/信號 時間 時間 時間 讀取比較位準 驗證位準 讀取參考電壓 127824.doc -55· 200901209

Vrb 讀取參考電壓 Vrc 讀取參考電壓 Vread 電壓 VrdX 電壓 Vva 驗證參考電壓 Vvb 驗證參考電壓 Vvb' 驗證點 Vvc 驗證參考電壓 WLO 字線 WL1 字線 WL2 字線 WL3 字線 WLn 信號 WLn+1 信號 WL_unsel 信號

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Claims (1)

1. 200901209 、申請專利範圍： 1. 一=用於自非揮發性儲存器讀取資料之方法，其包含. 量測連接之非揮發性儲存器元从3 訊；及 千之群組的阻抗資 藉由使用該阻抗資訊而自連接 W链， 目連接之非揮發性儲存器元件 2. 之該群絚的一非揮發性儲存器元件讀取資料。 如請求項1之方法，其進一步包含： 資=阻抗資訊選擇一讀取參數，該藉由使用該阻抗 作：4取貝枓包括藉由使用該讀取參數執行—讀取操 3. 如請求項1之方法，其中： 該量剛阻抗資訊包括將該群組分類為關於— 態或—低阻抗狀態；且 D几狀 =讀取資料包括基於該群組已被分Μ關於 狀悲還是該低阻抗狀態而選擇一讀取參數，噹奸 抗 該阻抗資訊而讀取資料包括藉由使用該：：由使用 -讀取操作。 ，取參數而執行 4.如請求項1之方法，其中： 該讀取資料包括基於該阻抗資訊而選 一位元線電壓。 帛組之 5 ·如請求項1之方法，其中： 該讀取資料包括基於該阻抗資訊而選擇 性儲存器元件之一控制閘極電壓。 ；/非揮發 6.如請求項〗之方法，其中： 127824.doc 200901209 件=:包括選擇，測試該_發性儲存器元 如請求項1之方法，其中： 該讀取資料包括選擇一 件之電流的參考信號。 “㈣發性儲存器元 8· 9. 10.

   如請求項1之方法，其中： =取資料包括在自該非揮發性儲存器元件進行感測 的同時向該非揮發性儲存器元件 ^ 補償。 #接儲存70件提供 如清求項8之方法，其進一步包含： 該狀況資訊指示該 阻抗狀況的情況下 況資訊。 判定該鄰接儲存元件之狀況資訊， 鄰接儲存元件之一狀況；及 在該阻抗資訊指示該群組之一第_ 調整該狀況資訊，該補償係基於該狀 如凊求項8之方法，其進一步包含： 報告該資料。 11.如請求項1之方法，其中： 連接之非揮發性儲存器元件之該群組為-NAND串。 12·如請求項11之方法，其t : =、則阻抗貝訊包括向連接之非揮發性儲存器元件之 “群’、且的—第-子集施加-第-電壓及向連接之非揮發 性^存器元件之該群組的—第—子集施加―第一電塵； 该第—子集包括該非揮發性儲存器元件及該NAND串 上處於該非揮發性儲存器元件之—第—側上的其他儲存 127824.doc 200901209 元件；且 该第二子集包括該nand串上處於該非揮發性儲存器 70件之一第二側上的其他儲存元件。 13 .如請束項i 2之方法，其中： 連接之非揮發性儲存器元件之該群組在該群組之每— 非揮發性儲存器元件中儲存多個位元之資料；且 该阻抗資訊指示串之一部分的阻抗。 14· 一種非揮發性儲存器系統，其包含： 連接之非揮發性儲存器元件之複數個群組；及 -或多個管理電路，其與連接之非揮發性儲存器元件 之及複數個群組通信，該—或多個管理電路量測連接之 非揮發性儲存器元件之該複數個群組的阻抗資訊，該— 或多個g理電路藉由使用該阻抗f訊而自連接之非 性儲存器元件之該等群組讀取資料。 15_如請求項14之非揮發性儲存器系統，其中： 該一或多個管理電路將每一群組分類 狀態或-低阻抗狀態；且 n阻抗 取；：或多個管理電路藉由使用-讀取參數而自群組讀 取貝料，該-或多個管理電路基於一各別群組已 為關於一高阻抗狀離弋θ 、 刀、員 單狀態而對於每一群組 单獨選擇έ亥續取參數。 16.如請求項14之非揮發性儲存器系、统，其中： 該一或多個管理電路藉由使用由該 基於該阻抗資吨而斟访夕個g理電路 抗貝訊而對於母—群組單獨選擇的位元線電壓 127824.doc 200901209 而自該等群組讀取資料。 17·如請求項14之非揮發性儲存器系統，其中： «亥 或多個管理雷敗ϋ + 屬路藉由使用由該一或多個管理電路 基於該阻抗資訊而對於每_ ^ ^ 自該等群組讀取資料。群組早獨選擇的予線電壓而 18·如請求項14之非揮發性儲存ill统，其中： Γ\ =或多個管理電路藉由使用由該一或多個管理電路 基於忒阻抗資訊而對於 a#^^ 群組早獨選擇的用於感測之 時期而自該等群組讀取資料。 19.如請求項14之非揮發性儲存器系統，其中： 該一或多個管理雷牧 器；且 匕括用於每一群組之感測放大 該一或多個管理雷政益 基於該阻抗資訊：Γ1該一或多個管理電路 值而自該等群組讀取資料測放大器單獨選擇的參考 20·如請求項14之非揮發性儲存器系統，其中： 勺=之ΐ揮發性儲存器元件之每—群組在每-群㈣ 匕 目標非揮發性儲存器元件； 連接之非揮發性儲存 > 目標非揮發性儲存器元件之群組包括鄰接於該 件； ° 郴接非揮發性儲存器元 件：敌或夕個s理電路在自該等目標非揮發性儲存写_ 件讀取賢料的同時向該等鄰 車發㈣存器疋 補償。 揮表性儲存器元件提供 127824.doc 200901209 ’其中： 接錯存元件之狀況資 21·如請求項20之非揮發性儲存器系統 該—或多個管理電路判定該等鄰 訊；且 該補償係基於該狀況資訊及該阻抗資訊。 22.如請求項14之非揮發性儲存器系統，其中： 連接之非揮發性儲存器元件之該等群組為nand串。 23·如請求項22之非揮發性儲存器系統，其中：

   該一或多個管理電路藉由向該等群、组的非揮發性儲存 器元件之-第-子集施加—第一電壓，向非揮發性儲存 器兀件之該等群組的一第二子集施加一第二電壓且感測 該等群組中之電流而量測阻抗資訊。 127824.doc