TW200842976A - Method of plasma etching transition metal oxides - Google Patents

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Description

200842976 九、發明說明： 本申請案主張2007年3月1曰申請之美國專利申請案第 11/681，022號之優先權，該案之全文以引用的方式併入本 文中。 【先前技術】 通常過渡金屬及過渡金屬化合物難以蝕刻，此歸因於大 多數常見I虫刻劑產生保留在餘刻表面上之非揮發性副產 物。因此非常需要具有電漿蝕刻過渡金屬及過渡金屬化合 物且同時顯著降低缺陷水準之新穎及改良之方法。 【發明内容】 電聚姓刻方法包含使用初級㈣劑-氧化碳氣體以姓刻 過渡金屬氧化物，且形成可在電漿蝕刻期間有效地移除之 揮發性幾基金屬副產物。 在各種代表實施例中，一氧化碳以諸如氬之惰性氣體稀 釋。 在各種代表實施例中，過渡金屬氧化物為薄膜。 在各種代表實施例中，過渡金屬氧化物為在半導體基板 上製造之電子器件結構之一部分。 在口種貝知例中，在钱刻期間施加磁場。 各種所揭示之U / 馬知例之優點及預期優點包括： 可在無需加熱的丨主 …、的U况下使用羰基蝕刻化學作用。 可將給定溫度之累積時間減到最少。 達成過渡金屬氧化物之清潔蝕刻。 【實施方式] 129476.doc 200842976 ]，將容易理解本發明之 且將最佳理解本發明本 參照以下結合附圖之[實施方式]， 上述特徵及步驟及其實現方式，且 身。 揭示以一氧化碳來電槳鉍釗
在沒有偏離本發明之精神及範疇的情況下應用於其他實施 例及應用。因此，本發明並不意欲限於所展示之實施例， 而應符合與本文中所揭示之原則及步驟一致的最寬範疇。 現在參看圖式且更特定而言參看其圖4，展示用於蝕刻 過渡金屬或過渡金屬化合物之電漿蝕刻製程4 〇 〇之流程 圖’該方法400係根據本發明之較佳實施例。如在下文中 較详細解釋，所揭示之電漿蝕刻方法400導致初級蝕刻劑 氧化碳或基於一氧化碳之電漿與過渡金屬或過渡金屬化 -物之間的反應’其接著形成幾基金屬之揮發性副產物， 由此藉由在產生羰基金屬副產物時將其自電漿蝕刻器中抽 ;及出而促進羰基金屬副產物之快速及簡易移除。 在較詳細討論蝕刻方法4〇〇之前，簡要評述蝕刻過渡金 屬及諸如氧化鎳之過渡金屬氧化物之目前最佳技術可能為 有盈的。首先’應注意在可用文獻中存在關於電漿蝕刻氧 化錄之極少資訊。存在對於在電漿工具中進行濕式蝕刻及 129476.doc 200842976 滅鍍触刻之-些參考；然而，先前技術中無—者特定處理 電漿姓刻氧化錄或其他過渡金屬或過渡金屬化合物。 、儘管缺乏文獻，但是已熟知氧化錄以及其㈣渡金屬及 過渡金屬化合物難以蝕刻’此歸因於大多數常見蝕刻劑產 生非揮發性副產物，諸如分別在基於氣或氣之電製中之氧 化鎳或氡化錄的情況下產生說化錄及氯化錄。舉例而言， 關於姓刻氧化鎳，先前技術需要較高賤鑛組份來餘刻，其 留下不必要及不當之副產物以及殘餘物。過量殘 良蝕刻輪廓之說明性實例描述於圖^圖二之沾撾照片中。
C 更特定而言，圖kSEM照片中展示使用習知进鑛技術 來钮刻孔化錄。在此方面，可見形成顯著量之不必要及不 當之殘餘物，此在大量製造裝置時為不利的。圖2為展示 包括介於氮化鈦層之間的氧化錦層之經钮刻堆疊的橫截面 的讓照片，其展示不良㈣輪廊。此等實㈣Μ心 經圖案化之材料之姓刻化學作用產生非揮發性副產物時， 殘餘物不能有效地移除且所得_輪廓為傾斜的。簡而士 之，該等殘餘物及傾斜圖_隨後將導致較低及不可； 測之良率，尤其對於併有此等結構之電路。 、 諸如絲網㈣及感光乳劑之其他過程已在切技術 於圖案化類似過渡金屬及其各種化合物。然而，此 亚不完全按照現代積體電路之極小尺寸或與現有的= 利用之半導體製程便利地混同。 ； 現在參看圖4較詳細考慮電漿钱刻製程_， 始步驟術處開始於電㈣刻器（未^ 129476.doc 200842976 載入步驟404中，將其上具有至少一層待圖案化之過渡金 屬或過渡金屬化合物的一或多個晶圓或一些其他合適基板 載入電漿姓刻器内之腔室中。 沈積於晶圓或其他合適基板上之過渡金屬或過渡金屬化 合物之層可使用本發明之方法來圖案化及蝕刻。可使用任 何合適過渡金屬，包括鎳、鐵、鈷、鎢、鉬、猛及釕。類 似地，可圖案化及蝕刻過渡金屬化合物，包括合適過渡金 屬之氧化物、氮化物及矽化物。 在步驟404處將晶圓載入電漿腔室中之後，製程前進至 穩定化步驟406，其中將腔室密封且設定於有助於電漿蝕 刻之相對低壓力。在延續一段預定時間之穩定化步驟期 間’允許連接至腔室之氣體源流入腔室且經抽汲出，且穩 定於給定壓力設定點處。如在下文中較詳細解釋，允許流 入腔室之氣體源視所需之初級蝕刻劑及可能需要之任何添 加劑來選擇。 在藉由腔室泵運作來穩定腔室且初級蝕刻劑氣體及任何 所需添力π劑在經穩定之壓力下流動之後，在啟動步驟408 處啟動RF功率源以激發電漿以蝕刻晶圓。電漿為包含一氧 化碳及任何添加劑之一氧化碳電漿。此時，在腔室内同時 出現正在進行之事件：〇進行中之與晶圓有關之電漿蝕 刻，2)歸因於流入腔室之氣體與所蝕刻之材料之間的化學 反應而產生揮發性副產物，及3)蝕刻製程之揮發性副產物 在其產生時即自腔室中排出。此等同時發生之事件持續足 以完成過渡金屬或過渡金屬化合物之所需蝕刻的一段時 129476.doc 200842976 間田實現所需姓刻時，製程進行至結束步驟4 1 〇。 熱省此項技術者瞭解一些副產物極可能沈積於腔室内之 曰曰圓以及腔室壁上，該等副產物可為潛在之殘餘物源。然 而大夕數揮發性副產物自腔室中抽汲出。
現在較詳細考慮進人腔室中之氣體流，因為與過渡金屬 及過渡五屬化合物之特定反應而選擇在下文中簡單地稱為 CO之初級|虫刻劑一氧化碳氣體。亦即，使用⑶作為初級 银刻劑之基本益處在於其與大多數過渡金屬及過渡金屬化 合物反應，以形成揮發性或具有相對低沸點之幾基金屬。 ^為本發明之重要態樣，因為揮發性物可㈣刻期間 谷易地及迅速地移除，其接著導致顯著較低之缺陷水準。 有時故忍地添加氣體，諸如產生黏著於腔室壁或經钮刻 晶圓之側壁之副產物的純化劑氣體，㈣等氣體為進入腔 室之氣體流之組成部分。進行添加該等純化劑氣體以控制 個別晶圓上之蝕刻輪廓及/或維持特定腔室條件。有助於 此製程之特定鈍化·體將在下文巾較詳細描述。 在敍刻時’必須確保經姓刻之表面保持不具有殘餘物， 同時鈍化副產物黏著於㈣刻之側壁。離子辅助有助於確 保任何鈍化副產物不保留在經㈣之表面上。該離子輔助 可由所添加之氣體提供。此為重要的，因W鈍化副產物 保留在經蝕刻之表面上，則其可導致蝕刻停止或未完成。 在任何情況下’黏著於側壁之副產物在將未在下文中較 細描述之後續習知清潔製程中移除。 乂^ 較詳細考慮電裝触刻製程400,在穩定及啟動電隸刻 129476.doc •10- 200842976 益之後，為—氧化碳（c〇)電漿之初級蝕刻劑及任何所需添 加劑有助於安置於腔室内之晶圓之電聚蝕刻。術語基於一 氧化碳之電㈣指主要為—氧化碳但可包括其他添加劑之 電衆。隨著钮刻製程進行，co與待㈣之材料（無論其為 過渡金屬或包括氧化物、氮化物及矽化物之過渡金屬化合 物）反應，產生快至一經形成立即自腔室中排出之羰基金 屬副產物。自上文，應瞭解此製程允許為氣態副產物之羰 基金屬副產物容易地自蝕刻器中撤出。 可與CO —起流動之添加劑可包括個別地或呈任何組合 形式之添加劑，諸如還原劑（如H2及氫氟碳）、鈍化劑（如乂 及石反氟化合物）及提供離子輔助之添加劑（諸如氬及BCD。 雖然揮發性羰基金屬副產物已描述為氣體，但是熟習此 項技術者瞭解羰基金屬副產物亦可為液體。因為亦涵蓋液 體類型之羰基金屬，所以並不欲將較佳實施例限於氣體類 型之羰基金屬。然而，在任一情況下，羰基金屬副產物可 在姓刻期間藉由抽汲作用而容易地及便利地自電漿儀刻器 中移除。 現在參看圖3，提供特定實例以說明電漿蝕刻製程4〇〇可 如何應用於特定類型之應用。將較詳細描述作為第一實例 之形成非揮發性記憶體單元之製程。 形成非揮發性記憶體單元之製程開始於在晶圓表面上提 供待蝕刻之層。參看圖3，待形成之結構包括底部導體 500、障壁層5〇2、垂直定向之半導體接面二極體5〇4、化 合物堆疊514及頂部導體512。化合物堆疊514包括氮化鈦 129476.doc -11- 200842976 層鳩、氧化錄層508及氮化鈦層別。字堆疊在本說明書 甲用於意謂一操作性材料層可與可安置於該前述材料層以 下或以上或者以下及以上之其他操作性材料層相關聯或不 相關聯。該堆疊中之層可導電或絕緣。 應瞭解在習知製程中，展示於圖3中之結構為在單一晶 因上同時形成之該等結構之較大陣列中之一者。為簡單起 見僅展示一種該結構。 在執行根據本發明之實施例之姓刻時，底部導體5〇〇、 障壁層502及接面二極體5〇4已由習知沈積及圖案化及㈣ 製釭形成。此等結構由介電填充物(未圖示)圍繞，該介電 填充物已經平坦化，從而形成頂部平坦表面。 化合物堆疊514之層（氮化鈦層506、氧化錄層508及氮化 欽層51G)已經沈積，且待圖案化及㈣！以形成展示於圖3 中之、構（頂部導體5 12將在不於本文中描述之稱後習知製 私中形成）°圖3展示與下伏二極體5()4精確對準之化合物 堆疊514。實際上可能存在某種錯位。 友接著將執行光微影步驟。將光阻層（未圖示）旋塗於頂部 ^化欽層510之頂部。使用習知製程中之光罩，使光阻之 :些區域曝光’而使其他區域不曝光。顯影過程移除已曝 光之光阻同4留下未曝光之光阻。以此方式將圖案自光 罩轉移至光阻。本發明之姓刻步驟將圖案自化合物堆疊以 上之光阻轉移至化合物堆疊之下伏層。如熟習此項技術者 將瞭解’可存在諸如硬式光罩之額外層。舉例而言，圖案 可自光阻轉移至硬式光罩，隨後自硬式光罩轉移至化合物 129476.doc 200842976 堆疊。 隨後在載入步驟404將包括化合物堆疊514之晶圓載入電 漿蝕刻器中以允許電漿敍刻。 將電漿腔室載入（步驟4〇4)、穩定（步驟4〇6)及啟動（步驟 408)之後，啟動或蝕刻/排空製程（步驟4〇8)開始。在此說 明性實例中，如在下文中較詳細解釋，蝕刻/排空製程分 兩部分執行。 在本應用實例中，底部之氮化鈦、中間之氧化鎳及頂部 之氮化鈦之堆疊5 14(圖3)需要經圖案化為接面二級體5〇4之 頂部上之柱/樑。以引用方式併入本文之s· Brad Herner及
Christopher J. Petti 之標題為"Rewritabie Memory Cell
Comprising a Diode and Resistance-Switching Material，1 之 美國專利申請案第11/125,939號描述如圖3之結構之可重寫 記憶體單兀，其包含與氧化鎳層串聯排列之垂直定向之多 晶半導體二極體，其中氧化鎳層可在電阻狀態之間切換。 氧化鎳層介於例如如在圖3之結構中之氮化鈦之障壁層或 電極層之間。則待蝕刻之堆疊包括自頂部起之氮化鈦層 (或其他合適電極）、氧化鎳層及第二氮化鈦層。此蝕刻可 使用本發明之實施例執行。為完整起見，應瞭解在一些替 代實施例中’在已姓刻多晶二極體5〇4之前沈積TiN_Ni〇_ ΤιΝ堆登’且所有此等層在單一圖案化及蝕刻步驟中蝕 刻。 現在較詳細考慮啟動步驟408，在啟動步驟中，使用基 於一氧化碳之化學作用以電漿蝕刻堆疊3丨〇中之氧化鎳， 129476.doc -13- 200842976 且因此產生羧基鎳之揮發性副產物。以上化學反應由方程 式1表示： 方程式（1)
NiO+5CO->Ni (C0)4+C02 更通常而言，此可表示於如下方程式2及3中： 方程式（2) TM+xCO->TM (CO)x 其中TM意謂過渡金屬。 TMOy+(x+y) CO— TM (CO)x+y C〇2 方程式（3)
右氬用作CO之添加劑，則其在電漿蝕刻製程期間提供 離子輔助。類似地，若需要，則諸如乂之其他鈍化劑可添 加至CO電漿以輔助蝕刻及輪廓控制。頂部及底部氮化鈦 層可使用習知基於氟之化學作用來蝕刻。此等可作為Ni0 蝕刻之一部分在執行於Ni0蝕刻之前及之後的獨立子步驟 中實現。 右需要還原環境，則可使用諸如CH3F、CH2F24 H2之其 他反應性氣體。 右可利用CO，則作為氧化物蝕刻器之替代，可使用金 屬或多晶矽蝕刻器。在此情況下，使用基於cl2/Bcl3之化 學作用或Ch/HBr化學作用以蝕刻氮化鈦。 結構514之蝕刻以三個步驟發生。首先，使用氧化物蝕 刻器以提供氟電漿以蝕刻堆疊514内之氮化鈦層5〇8，且隨 後提ί、氧化奴電漿以蝕刻堆疊514中之氧化鎳層508。最 終將蝕刻化學作用變回至基於氟之化學作用以蝕刻氮化鈦 層506。在此姓刻步驟期間，未由光阻保護之晶圓表面之 品或、、工蝕刻而文保護區域保留。以此方式形成展示於圖 129476.doc -14· 200842976 3中之結構。如較早所描述，由c〇氣體蝕刻所產生之副產 物快至一旦在蝕刻期間形成立即排空。 一氧化喊包漿與氧化鎳反應，形成揮發性羰基鎳副 產物，其在形成時排空。自上文，應瞭解因為副產物為氣 體，所以其可迅速及容易地自電漿餘刻器中排出，從而留 下經凊潔蝕刻之最終產物。當蝕刻完成時，製程在結束步 驟41 0停止。 應瞭解因為氧化鎳夾在頂部及底部氮化鈦層之間，所以 僅氟蝕刻步驟變得必要。簡而言之，若TiN層存在於514之 堆豐結構中，則相應氟蝕刻步驟並不必要。 較誶細考慮使用一氧化碳電漿以蝕刻諸如氧化鎳之過渡 金屬之製程，熟習此項技術者應瞭解使用一氧化碳作為2 刻劑並不P艮於如較早所述之僅姓刻鎳及氧化錄。，亦即，該 製程可同等良好地應用於其他過渡金屬及其他過渡金屬化 合物’諸如鐵及氧化鐵。在此方自，可使用相同方法以姓 刻其他過渡金屬、其氧化物或其他相關聯化合物。簡而言 之，使用一氧化碳作為蝕刻劑之關鍵益處中之一者為其與 大多數過渡金屬反應以形成具有揮發性或具有相對低沸點
之羰基金屬。此接著導致顯著較低之缺陷水準。此為本發 明之重要態樣。 X 本發明之另一重要態樣為一氧化碳亦可充當還原劑，且 由此過渡金屬氧化物亦可在含有一氧化碳之電漿中經蝕 刻。熟習此項技術者亦應瞭解在電漿蝕刻器中可能需2及 使用其他氣體。舉例而言，Ar/Bci3可提供高能離子轟 129476.doc -15- 200842976 擊，若需要，氫化碳氟化合物或h2可適用於提供還原環 境0 在使用一氧化碳電漿作為初級蝕刻劑之例示性應用中， 已描述關於氮化鈦、氧化鎳、氮化鈦之堆疊的製程。其他 貫例將包括形成在半導體接面二極體以上或以下具有過渡 金屬或過渡金屬氧化物之經垂直定向之半導體接面二極 體，且隨後以基於一氧化碳之電漿來電漿蝕刻半導體接面 二極體以上或以下之結構。
如在Herner等人中所進 複數個結構的複數個結構已形成於基板上（例如在單晶石夕 晶圓上）時，已形成第一記憶體級。可在第一記憶體級上 形成額外記憶體級’從而形成單體式三維記憶體陣列。每 一非揮發性記憶體單元駐存於單體式三維記憶體陣列卜 單體式三維記憶體陣列為在諸如晶圓之單一基板上形成 多個記憶體級而無介人基板之單體式三維記憶體陣列。形 成一個記㈣級之諸層直接沈積或生長於現有級或諸級之 層之上。與此對比’如在Leedy美國專利第5,9i5，i67號 T=^e_nalst⑽则"中，堆疊記憶體已藉 在獨立基板上形成記憶體級且將記 來構建。基板可在结人之針m、A 攸此宜置黏者 、。 減潯或自記憶體級中移除，但 因為=體級最初形成於獨立基板上，所以該等記憶體並 非真貫單體式三維記憶體陣列。 〜’ 在基板上形成之單體式三維記_陣 基板上之第一高度處 m於 弟5己匕體級及形成於不同於第一 129476.doc -16 - 200842976 鬲度之第二高度處之第二記憶體級。可在該基板上以該多 級陣列形成三、四、八或實際上任何數目之記憶體級。 自上文，應瞭解使用夹層結構僅為了提供將一氧化碳電 漿作為初級蝕刻劑之應用實例。在此方面，預期一氧化碳 作為蝕刻劑之使用方法可應用於許多其他類型之過渡^ 屬、其氧化物及過渡金屬氧化物之化合物。 “ 實例1 ' 在標準氧化物蝕刻器中執行毯覆式電漿蝕刻實驗。供應 主要一氧化碳之流（如以下所規定）。 試樣為具有濺鍍於si〇2基底上之TiN上的未經圖案化之 氧化鎳（"NiO")層的晶圓。在以下條件下執行電漿蝕刻： ⑴ 45秒蝕刻 (ii) 1000W RF功率 (iii) 40毫托操作壓力 (iv) 每分鐘100標準立方公分（sccm)之c〇 (v) 200 seem之氬
J (vi) 30G 場 (vii) 晶圓冷卻至15。〇 (viii) 16托之後側冷卻氦壓力 使用此等條件，達成約230埃（”A")之姓刻。橫穿晶圓之 蝕刻範圍為約10人。注意蝕刻為如藉由橫截面量測所測定 之晶圓中心與邊緣之間的平均Ni〇損失。 實例2 使用如用於實例i中之相同裝置來進行另一蝕刻實驗。 129476.doc -17- 200842976 在具有光阻遮罩之TiN/Ni〇/TiN堆疊上進行實驗。使用 CF^CHF3來進行第一蝕刻以蝕刻頂部TiN層。使用一氧化 碳來進行第二蝕刻以蝕刻Ni〇層。對於第二蝕刻，過程條 件與用於實例1之過程條件相同，除使用三個不同功率/钱 刻日π間組合以外。獲得以下量測資料。 (I) 1000 W歷時45秒導致約240人NiO損失 (II) 1000 W歷時9〇秒導致約285 A NiO損失 (in) 1500 W歷時45秒導致約330 A NiO損失。
Ο 修改及變化 如熟習此項技術者所辨識，在本申請案中所描述之創新 概念可在一系列應用甲修改及變化，且因此專利標的之處 置不X所給出之特定例示性教示中之任一者限制。意欲包 含屬於附加申請專利範圍之精神及廣泛範疇内之所有該等 替代、修改及變化。 本申請案之方法可在廣泛範圍之電漿蝕刻條件中運作。 在各種所涵蓋之實施例中，此等範圍可包括例如： (i) 時間範圍： 10至100秒
(ii) RF功率： 800至 2000 W (iii) 操作壓力： 30至200毫托 (iv) CO流動速率： 50 to 250 seem (v) 氬流動速率： 100至500 sccm
(vi) 晶圓溫度： 15至60°C (vii)後側冷卻He : 8至20托 如一般熟習此項技術者所瞭解，此等範圍可個別地或以 129476.doc -18- 200842976 不同組合形式來利用。此外，此等範圍僅為說明性的，且 在各種次佳實施例中可視情況使用此等範圍以外之值。 得益於此揭示案，一般熟習此項技術者將辨識該等方法 對於操作參數之給定或動態集合之經選擇應用的合適使 用〇 視情況，本申請案之方法之操作條件可以各種組合來調 整。選定組合部分地視所需蝕刻結果及所使用之電漿處理 系統之操作極限而定。
舉例而言，經預測達成令人滿意之蝕刻結果的實例1過 程條件之一個變化為： (i)將功率自1000 W增加至1300 W ; (i〇將操作壓力自40毫托增加至44毫托； (出）將後側氦壓力自16托增力口至18托； (iv)將CO流自100 sccm增加至11〇 sccm ;及 Ο)保持所有其他條件恆定。 經預測達成令人滿意之蝕刻結果的實例丨之另一變化 ⑴將功率自1000 W增加至1500 w ; (ii) 將餘刻時間自90秒縮短至60秒；及 (iii) 保持所有其他條件恆定。 本申請案中之描述在任何方面不應理解為暗示任何特定 要素、步驟或功能為必須包括於巾請專利範圍之範嘴中之 基本要素：專利標的之料僅由所容許之巾請專利範圍來 界定。此夕卜，除非確切字，，用於...之構件"之間為動詞，否 129476.doc -19- 200842976 則此等申請專利範圍皆不欲引用第六段35 usc章節ιΐ2。 ^所申請之中請專利範圍意欲為儘可能全面的，且並不有 意地撤回、開放或放棄標的。 【圖式簡單說明】 圖1為展示過量殘餘物之經濺鍍蝕刻之氧化鎳結構之俯 視圖之掃描電子顯微鏡（SEM)照片； 圖2為與使用濺鍍蝕刻製程來蝕刻夾層過渡金屬氧化物 堆疊相關聯之不當蝕刻輪廓之SEM照片； 圖3為具有與展示於圖2之照片中之夾層過渡金屬氧化物 堆疊類似之堆疊的積體電路之一部分之示意說明；及 圖4為根據本發明之較佳實施例之處理方法之流程圖。 【主要元件符號說明】 500 底部導體 502 障壁層 504 半導體接面二極體 506 氮化鈦層 508 氧化鎳層 510 氮化鈦層 512 頂部導體 514 化合物堆疊 129476.doc

Claims (1)

  1. 200842976 十、申請專利範圍： I · 一種蝕刻方法，其包含以基於一氧化碳之電漿來蝕刻過 渡金屬氧化物。 2·如清求項1之方法，其中該過渡金屬氧化物係選自由氧 化鎳、氧化鐵及氧化始組成之群。 3·如請求項1之方法，其中將該過渡金屬氧化物冷卻。 4 · 士月长項1之方法，其中該過渡金屬氧化物冷卻至一低 於100°C之溫度。 5·如請求項1之方法，其中該電漿蝕刻使用一所施加之磁 場來執行。 6.如請求項1之方法，其中該電漿蝕刻使用一基本上由一 氧化碳組成之源氣體來執行。 7·如請求項1之方法，其中該電漿蝕刻使用一僅由一氧化 碳加一惰性稀釋劑組成之源氣體來執行。 8· 一種蝕刻方法，其包含： 使用一基於一氧化碳之源氣體來電漿蝕刻一過渡金屬 氧化物之一經冷卻之薄膜。 9·如凊求項8之方法，其中該過渡金屬氧化物係選自由氧 化錄、氧化鐵及氧化鈷組成之群。 1〇·如請求項8之方法，其中將該過渡金屬氧化物冷卻。 II ·如請求項8之方法，其中該過渡金屬氧化物冷卻至一低 於1〇0它之溫度。 12.如請求項8之方法，其中該電漿蝕刻使用一所施加之磁 場來執行。 129476.doc 200842976 13·如睛求項8之方法，其中該源氣體基本上由—氧化碳組 成。 14·如凊求項8之方法，其中該源氣體僅由一氧化碳加一惰 性稀釋劑組成。 @ 1 5· —種蝕刻一氧化鎳薄膜之方法，其包含·· 使除可能之惰性稀釋劑以外主要包含一氧化碳之一源 氣體流動； 接近於該薄膜而產生一輝光放電，以藉此誘發電漿轟 擊； 7 冷卻該薄膜；及 排出氣體。 16.如凊求項15之方法，其進一步包含向用於該基於一氧化 石反之電漿中之遠一氧化碳添加至少一其他氣體。 17·如請求項15之方法，其中該氧化鎳薄膜與至少一導電材 料堆疊。 18,如請求項15之方法，其中該氧化鎳層與至少一絕緣材料 堆疊。 19_如請求項15之方法，其中將該氧化錄薄膜冷卻。 2〇·如請求項15之方法，其中該氧化鎳薄膜冷卻至一低於 100°C之溫度。 129476.doc
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7955515B2 (en) * 2005-07-11 2011-06-07 Sandisk 3D Llc Method of plasma etching transition metal oxides
US8916067B2 (en) 2011-10-19 2014-12-23 The Aerospace Corporation Carbonaceous nano-scaled materials having highly functionalized surface
GB201416483D0 (en) * 2014-09-18 2014-11-05 Rolls Royce Plc A method of machinging a gas turbine engine component
US20190385828A1 (en) * 2018-06-19 2019-12-19 Lam Research Corporation Temperature control systems and methods for removing metal oxide films

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4659426A (en) * 1985-05-03 1987-04-21 Texas Instruments Incorporated Plasma etching of refractory metals and their silicides
JPS63244848A (ja) 1987-03-31 1988-10-12 Toshiba Corp ドライエツチング方法
JP2871632B2 (ja) * 1996-11-15 1999-03-17 日本電気株式会社 ドライエッチング方法及びガス処理装置
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR100397860B1 (ko) 1997-09-22 2003-12-18 카가쿠기쥬쯔죠 킨조쿠자이료 기쥬쯔켄큐죠 반응성이온에칭법및그장치
JP2000114246A (ja) * 1998-08-07 2000-04-21 Ulvac Seimaku Kk ドライエッチング方法および装置、フォトマスクおよびその作製方法、ならびに半導体回路およびその製作方法
US6555455B1 (en) * 1998-09-03 2003-04-29 Micron Technology, Inc. Methods of passivating an oxide surface subjected to a conductive material anneal
JP4257808B2 (ja) 1999-05-11 2009-04-22 独立行政法人科学技術振興機構 磁性材料のエッチング方法及びプラズマエッチング装置
JP3433721B2 (ja) * 2000-03-28 2003-08-04 ティーディーケイ株式会社 ドライエッチング方法及び微細加工方法
WO2001086701A2 (en) * 2000-05-12 2001-11-15 Tokyo Electron Limited Method of high selectivity sac etching
US6225202B1 (en) * 2000-06-21 2001-05-01 Chartered Semiconductor Manufacturing, Ltd. Selective etching of unreacted nickel after salicidation
US6525953B1 (en) * 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
AU2003214797A1 (en) * 2002-01-29 2003-09-02 Tokyo Electron Limited Plasma etching of ni-containing materials
US6806095B2 (en) * 2002-03-06 2004-10-19 Padmapani C. Nallan Method of plasma etching of high-K dielectric materials with high selectivity to underlying layers
TWI233644B (en) 2002-04-08 2005-06-01 Tokyo Electron Ltd Plasma etching method and plasma etching apparatus
US7094704B2 (en) * 2002-05-09 2006-08-22 Applied Materials, Inc. Method of plasma etching of high-K dielectric materials
US20040014327A1 (en) * 2002-07-18 2004-01-22 Bing Ji Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials
US6946719B2 (en) * 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US7338907B2 (en) * 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7656696B2 (en) * 2005-02-14 2010-02-02 Samsung Electronics Co., Ltd. Resistive memory device having resistor part for controlling switching window
US20060250836A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7955515B2 (en) * 2005-07-11 2011-06-07 Sandisk 3D Llc Method of plasma etching transition metal oxides
US20070010100A1 (en) * 2005-07-11 2007-01-11 Matrix Semiconductor, Inc. Method of plasma etching transition metals and their compounds

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