TW200807727A - Improved CMOS diodes with dual gate conductors, and methods for forming the same - Google Patents

Description

200807727 九、發明說明： 【發明所屬之技術領域】 本發明有關改良的互補金氧半導體(CMOS)二極 體結構。更明確地說，本發明有關具有雙閘極導體的 CMOS二極體，其作用在於減少P+/N+變異及CMOS 二極體的理想變異。 【先前技術】 在CMOS技術中，二極體是很重要的裝置，其可 用於帶隙參考電路。圖1顯示在半導體基板110中形 成的習用CMOS二極體。半導體基板110包含具有η 型導電率的第一區域112及具有ρ型導電率的第二區 域114。在半導體基板110中，第一區域112與第二 區域114聯合定義位在其間的第三區域113，第三區 域具有η型或ρ型導電率，且摻雜物濃度明顯比第一 區域112或第二區域114低。第一區域112與第二區 域114可亦包含表面砍化物層112 Α與114 A ’如圖1 所示。 通常由單一閘極導體來定義CMOS二極體，閘極 導體位在半導體基板110頂部上的閘極介電層120之 上，且其包括η型導電率的第一部分122及ρ型導電 率的第二部分124，如圖1所示。閘極導體之第一部 分122的位置鄰接第一區域112，及第二部分124的 位置鄰接第二區域114。閘極導體的第一部分122與 第二部分124彼此直接接觸且經由一共同表面矽化物 層123而形成短路。 200807727 可視情況沿間極導體的侧壁提供一或多個選擇性 ^(optional)侧壁間隔物126，以隔離閘極導體及 摻雜區域112與第二摻雜區域114。此外，可

，，導體與半導體基板u。的整個結構之 多個介電質帽蓋層13〇。 A

在p摻雜的第二區域114與11摻雜的第一區域Η? ’々由Λ在摻雜區域與P摻雜區域之間的功函數 ，、’在半V體基板110之微量η摻雜的第三區域113 ^閑極導體之Ρ摻雜的第二部分124的正下方形成 累積區域116。此外，在微量n摻雜的第三區域 13與ρ摻雜的第二區域114之間的二極體界面處， 一、子累積區域116之下形成空乏區域ιι8，如圖^ 所示。 累積區域116及空乏區域118的寬度與閘極導體 之P摻雜之第二部分124的寬度為正相關❻的出”以 eoirelated)。然而，通常利用遮罩摻雜物植入達成單一 閘極導體之第一部分122與第二部分124的摻雜，但 遮罩摻雜物植入由於所用微影工具的限制可能造成明 顯的重疊未對準及關鍵尺寸(CD)變異。因此，所形成 之=極導體的P摻雜的第二部分124的寬度將明|負有 所變化。結果，累積區域116及空乏區域1丨$的％虞 ^明顯有所變化，結果在二極體界面處導致不利的電 場變異。 200807727 可以一般稱為「二極體理想因子」的參數測量 CMOS二極體的效能。二極體理想因子η指示二極體 的I-V(即，電流-電壓）特性匹配理想特性的接近程度。 對於理想的二極體而言，η = 1.0。在積體電路的設計 中，通常需要具有二極體理想變異小於0.28%。 然而，累積區域116的寬度及其與下層空乏區域 118的交互作用直接影響二極體的理想性，因為空乏 區域118中發生的電子/電洞重組對二極體的理想性有 不利的影響，且因為累積區域116在微量η摻雜的第 三區域113之外提供電子來源，結果增加電子/電洞在 空乏區域118中重組的可能性。結果，在目前可用於 90 nm節點電路的CMOS二極體中，因遮罩摻雜物植 入產生的寬度變異造成明顯很大的理想變異（4%)，而 這遠遠超出合理的變異限制之外。 因此需要一種減少P/N閘極變異之改良的CMOS 二極體結構，其作用在於減少累積區域的寬度變異及 其與下層空乏區域的交互作用，藉此減少二極體理想 變異。 此外，還需要一種簡單又符合成本效益的方法， 以製造相容於習用CMOS製程之改良的CMOS二極體 結構，且較少或沒有附加的製程步驟。 【發明内容】 本發明提供具雙閘極導體之改良的CMOS二極 200807727 體，雙閘極導體之一係摻雜以η型摻雜物種類，及另 一個則摻雜以ρ型摻雜物種類。在此類雙閘極導體 中，由閘極圖案化程序決定Ρ+/Ν+摻雜區域的寬度，而 非由容易發生誤差的遮罩摻雜物植入程序來決定，因 此具有明顯減少的變異。結果，在此類改良的CMOS 二極體中，有利地減少理想因子變異。 在一方面中，本發明提供一種半導體裝置，包含： /、 一半導體基板，包含一 η型導電率的第一摻雜區 ' 域與一 Ρ型導電率的第二摻雜區域且一第三摻雜區域 位在其間，其中該第三摻雜區域具有η型或ρ型導電 率及低於該第一區域或該第二區域之摻雜物濃度的摻 雜物濃度， 一閘極介電層，位在該半導體基板之上； 一 η型導電率的第一閘極導體，位在鄰接該半導 體基板中該第一摻雜區域的該介電層上；及 一 ρ型導電率的第二閘極導體，位在鄰接該半導 體基板中該第二摻雜區域的該介電層上，其與該第一 “閘極導體以其間的一介電質隔離結構隔開且隔離， 其中配置及建構該第一、該第二、與該第三摻雜 區域及該第一閘極導體與第二閘極導體，以在該第三 摻雜區域及該第二摻雜區域或該第一摻雜區域之間形 成一累積區域及一下層空乏區域。 較佳是，介電質隔離結構包含選自由氧化物、氮 化物、及氮氧化物組成之群組的介電材料。在本發明 的特定具體實施例中，介電質隔離結構包含氮化矽。 200807727 明的替代具體實施例中，介電質隔離結構包含 弟一與弟一摻雜區域及第一與第二閘極導體可各 包含表面矽化物層。此外，可沿第一與第二閘極 的侧壁提供一或多個介電質間隔物。在本發明較佳 未必一定要）的具體實施例中，介電質間隔物包含一 ^ 多個氧化物間隔物及/或氮化物間隔物。此外， ^ 一與第二閘極導體及半導體基板之上提 層，以覆蓋半導體裴置。 ；丨尾貝中目盖 本气明有關一種半導體裝置，包含： 域與一 冗ΓΓ 一摻雜區 位在其間，其中該匕巧區域 於該第-區域之摻雜物濃度的摻雜率及低 -閘極介電層’位在該半導心 體基ΐ中層Γ在ί接該半導 體基板dUi j在 一閘極導體以其間的—介電且八與該弟 其中配置及建構該;!以構隔:雜 體與第二閘極 ίίϊ雜區域之間形成-累積區域及- -10- 200807727 包含在進一步方面，本發明有關一種半導體裝置，其 半導體基板，包含一 η型導電率的第一摻雜區 -ρ型導電率的第二摻雜區域且一第三摻雜區域 = 2，其中該第二摻雜區域具有ρ型導電率及低 於該^二區域之摻雜物濃度的摻雜物濃度； 二閘極介電層，位在該半導體基板之上； 胁if =型導電率的第一閘極導體，位在鄰接該半導 一土反十該苐一換雜區域的該介電層上，·及 μιΓ f型導電率的第二閘極導體，位在鄰接該半導 -土 中該苐一摻雜區域的該介電層上，且其與該第 一間ϊί體以其間的"介電質隔離結構隔開且隔離’ 丙敁置及建構該第一、該第二、與該第三摻雜 ίί及该弟一閘極導體與第二閘極導體，以在該第三 域及該第""摻雜區域之間形成—累積區域及一 下層空乏區域。 本發明有關一種形成半導體裝 在又進一步方面 置的方法，包含： 閘極介電層於一半導體基板之上，該半導 體基板具型或Ρ型導電率的井區域位在其中； 形成第一與第二閘極導體於該閘極介電層之上， 其中該第一與該第二閘極導體彼此隔開； 體之=成-介電質隔離結構於該第—與該第二問極導 及，3雜物種類選擇性摻雜該第一閘極導體 及该丰V體基板之該井區域中的一第一區域；及 -11 - 200807727 雜第導體 區域與該第一區域隔開，藉此在該井 區域與該第-區域之間定義一第三區域4中在該弟二 [^ί:予置及建構該第一、該第二、與該第三摻雜 區域及該弟一閘極導體與第二閘極導‘， 區域及該第二或該第一摻雜區域 苐二 及一下層空乏區域。間形成一累積區域 中，—定要）的具體實施例 甲牛嶮體基板的井區域具有η型導電率。累接 二下層空乏區域相應地形成於第 ;；、二 ΐ度及累積區域具有與第二間極導趙之寬 區域ίίΓ=;具?=’半導體基板的井

Vi 地形成於第三區域ί第:：區2^下層空乏區域相應 與第一間極導體之寬度正相關的i度累積區域具有 在第-與第二閘極I體Π但未必-定要)，藉由 電質隔離結構，然毯狀介電層來形成介 分，以形成位在第層的至少一部 離結構。更佳的3 閘極導體之間的介電質隔 將毯狀介電層的二；；圖=間=體的側壁， ㈡案化為一或多個介電質間 -12- 200807727 隔物。 參考以下揭露内容及隨附申請專利範圍，即可更 加暸解本發明的其他方面、特色、及優點。 【實施方式】 在以下說明中，提出許多具體細節，如特定結構、 成分、材料、尺寸、製程步驟、及技術，以全面瞭解 ^ 本發明。然而，一般技術者應明白，在沒有以上特定 細節的情況下，亦可實施本發明。在其他例子中，為 了避免模糊本發明的焦點，並未說明所熟知的結構或 製程步驟。 應明瞭，當表示一個元件（如薄層、區域或基板) 位於另一元件之「上」時，係表示直接位於其他元件 的上面或可存有中間元件。反之，當表示一個元件「直 接」位於另一元件上，便表示其間沒有中間元件。另 應明白，當表示某元件位於另一元件之「下」時，該 元件係直接在另一元件之下或可存有中間元件。反 之，當表示一個元件「直接」位於另一元件下，便表 示其間沒有中間元件。 本發明提供具雙閘極導體之改良的CMOS二極 體。明確地說，本發明的CMOS二極體各含有η型導 電率的第一閘極導體與ρ型導電率的第二閘極導體， 同時第一與第二閘極導體以位在其間的介電質隔離結 構彼此隔離。 -13 - 200807727 圖2根據本發明之一具體實施例 CMOS二極體的橫截面圖。 顯 示示範性 在包含任何合適半導體材料的半導體基板丨〇 形成示範性CMOS二極體，合適的半導體材料包括 不限於）·· Si、SiC、SiGe、SiGeC、Ge 合金、GaAsUS InAs、InP、及其他m-γ或n_V][複合半導體，其8二 晶或多晶形式。半導體基板l〇亦可包含有機半導& = 分層半導體，如Si/SiGe、絕緣體上矽（s〇I)、或绍二 體上SiGe(SG0I)。較佳是，半導體基板1〇由含 導體材料（即，包括矽的半導體材料)構成。 =基板1〇實質上由塊狀單晶石夕組成。或者的f導 體基板10在其中可包含一或多個埋藏 g 不），猎此形成絕緣體上半導體（s〇I)組態。1禾頌

忒佳巧目=交低摻雜物濃 ixl〇 /cm2 至約 lxl〇15/c>m2、J 雜半導體基板10。或者，半nHP㈣雜物種類摻 對較低摻雜物纽之n 縣板1G可包含以相 區域(未顯示）。 或P型摻雜物種類摻雜的井 另在半導體基板10中，w 4 , 有相對較高濃度（如，八1此隔開的關係提供具 ⑻❻16/—。㈣雜物#二、約+1χ1〇15^2至約 摻雜區域12及具有相對即’η摻雜區域）的第一 (即，Ρ+摻雜區威）的第二=度之Ρ型摻雜物種類 夕布隹區域14 〇依此方式，由 200807727 的第一摻雜區域12與第二摻雜區域14定義第三 多無區域13,其具有相對較低摻雜物濃度的n型（如圖 斤。不）或Ρ型（未顯示）摻雜物種類（即，η或ρ摻雜區 接著’在半導體基板10之上形成具相反導電率類 I之雙閘極導體的閘極結構。 二太恭昍沾門 極結構包含：⑴閘極介確地况，本發明的閘 基板n m電層2〇，其直接形成於半導體 雜物閘極導體22，其以相對較高摻 摻=種,進行摻雜，及其位在鄰接 極導‘ 2二1電層2〇之上，及(3)第二閘 類進行摻雜目亦也^摻雜物濃度的P型摻雜物種 與第二閘極導體24以^^⑤域14。第一閘極導體22 彼此隔開。此外，本發明介電⑽離結構23 性介電質間隔物26 $極導體24之侧壁的選擇 13(即，η摻雜區域)及第一、放相應地’在第三摻 +雜區域 域)之間形成Ν/Ρ二極Iff雜區域14(即，Ρ摻雜區 摻雜區域之間的功函數差面。由於在n摻雜區域與P 下方產生載子累積區域16 :二在第二閘極導體24的正 子累積區域16之下還右香在沿N/P二極體界面的載 三摻雜區域13(即，n换子空乏區域18，其位在第 穆雜區域）及第二摻雜區域 200807727 14(即，P+摻雜區域)之間。 累積區域16的寬度由第二閘極導體24的寬度來 決定，且與第二閘極導體24的寬度為正相關。由於第 二閘極導體24在結構上以介電質隔離結構23而與第 一閘極導體22隔離，因此僅由閘極圖案化程序來決定 第二閘極導體24的寬度（其詳細說明如下），且不再受 到遮罩摻雜物植入程序期間所發生的任何可能重疊未 對準的影響。因此，第二閘極導體24的寬度變異明顯 減少，因而減少載子累積區域16的寬度變異及其與下 層空乏區域18的交互作用，藉此減少二極體理想變 異0 或者，第三摻雜區域13可含有p型摻雜物種類（未 顯示）。相應地，在第一摻雜區域12(即，n+摻雜區域) 及第三摻雜區域13(即，p摻雜區域)之間形成N/P二 極體界面。由於在η摻雜區域與p摻雜區域之間的功 函數差異，在第一閘極導體22的正下方產生載子累積 區域（未顯示）。在沿Ν/Ρ二極體界面的載子累積區域 之下還有載子空乏區域（未顯示），其位在第一摻雜區 域12(即，η+摻雜區域)及第三摻雜區域13(即，ρ摻雜 區域)之間。然後，載子累積區域（未顯示）的寬度由第 一閘極導體22的寬度來決定，且與第一閘極導體22 的寬度為正相關。如上述，由於第一閘極導體22在結 構上以介電質隔離結構23而與第二閘極導體24隔 離，因此僅由閘極圖案化程序來決定第一閘極導體22 的寬度（其詳細說明如下），且不再受到遮罩摻雜物植 -16- 200807727 亡間發生的j能重疊未對準的影響。因此，第 積‘ 變異明顯減少’因而減少載子累 示^t未ϋ的，度變異及其與下層空乏區域(未顯 /、、父互作用，猎此減少二極體理想變異。

如圖2所示的CM〇s二極體結 性矽化物層12A、14A、22A、與2二乂= J 與第二閘極導體24 -閘極導體22、

二極舯紗椹> μ b的表面之上。亦可在整個CMOS C咖二體與後t質:蓋互層連,。’以隔離此 術者顯然可以修改f f f置、、，。構’但一般技 明-致的特定應用需J裝置4，以適於與上述說 形成於且整合於習用CM〇S程序的製程 圖t步驟。明確地說，以下參考圖3-9 驟二衣 之CMOS二極體結構的示範性製程步 首it圖3，#顯示在半導體基板10之上形成 ^極介1 0。閘極介電層20可包含任何合適的介 Ϊ材料，」Γ之括（但不限於）：氧化物、氮化物、氮氧 物及/ s A酸鹽（包括金屬矽酸鹽及氮化金屬矽酸 -17- 200807727 鹽）。在一具體實施例中，閘極介電層2〇較佳是包含 氧化物，如 Si02、Hf02、Zr02、Al2〇3、Ti〇2、La2〇3、

SrTi〇3、LaAl〇3、及其混合物。閘極介電層2〇的實體 厚度可有所變化，但閘極介電層20通常具有厚度介於 約0.5至約l〇nm，以厚度介於約i至約5nm =當 以化、11化、或氮氧化的熱生長程序形成 電層20。或者’可以如化學汽相沉、 電漿辅助CVD、原、子層沉積(ALD)、蒸反） 、及其他類似沉積程序的沉以 著，先在閘極介電層20之上沉積毯狀閘極導體 二(未颂不），然後利用習用的微影及蝕刻，將毯狀閘 ，v體層圖案化為隔開的閘極導體22與24，以在 1介電層20之上形成二或多個隔開的閘極導體22與 。微影步驟(較佳是逆閘極位準(pc)微影）包括：在毯 '閉極導體層的上表面（未顯示）塗上光阻(未顯示 ^且曝^所要的輕射圖案、及利用習用的光阻顯影 t員影曝光的光阻。然後，利用-或多個乾式餘刻步 來二將光it中的圖案轉移至閘極導體層(未顯示），以 =成蝕，碭口。在圖案化毯狀閘極導體層（未顯示） 2 本發明的合適乾式餘刻程序包括（但不限 1 ^二離子蝕刻（rie)、離子束蝕刻、電漿蝕刻' 二m;較佳是’閘極導體層包含多晶矽 步上1U用停止於間極介電層2㈣多晶石夕rie n x °然後，在完成蝕刻後，利用光阻剝離 •18- 200807727 移除圖案化光阻。 痒用習用的再氧化程序或低溫氧化（LTO)程 極導體22與第二閘極導體24之上形成 k擇性乳化物襯墊25，如圖5所示。 Μ 整個結構之上沉積毯狀介電層27，以覆 毯狀介i芦第二閑極導體24’如圖6所示。 含任何合適的介電材料，其包括(但 在、氮化物、氮氧化物、或其任何組合。 具體實施例中，毯狀介電層27包含氮 程i二：i r ί物理汽相沉積或化學汽相沉積的沉積 必士 層27。毯狀介電層27較佳是(但未 要I、有厚度；I於約50 nm至約150 nm，及更 佳疋介於約80nm至約12〇nm。 案化2 ϊ介ΐ】!7用?：(與上述的類似)圖 裳- 27以形成位在第一閘極導體22與 =閘極¥體24之間的介電f隔料 ， 化^ί離結構，如圖7所示。較佳是(但未^ 一定 第上狀介電層27，以沿第-閘極導體22與 間極¥體2 4的侧壁形成選擇性氮化⑨間隔物2 6。 摻雜ΪΪ俨Ϊί第一遮罩摻雜物植入步驟，以選擇性 u ίϊίίΐ 10的第一閘極導體22及鄰接區域 導俨?Λ在t之體基板10中形成η+摻雜的第-閘極 ' η》‘的第一區域12，如圖8所示。接著， -19- 200807727 ^丁弟二遮罩摻雜物植人步驟’以選擇性摻雜半導體 |=〇的第二閘極導體24及鄰接區域14，藉此在半 =2板1〇中形成p+摻雜的第二閘極導體24Ap+# 苐一區域14，如圖8所示。請注意，第一盥第二 遮罩摻雜物植入步驟的製程順序可以顛倒，即Ϊ可在 摻雜第二閘極導體24及第二區域14後，再摻 閘極導體22及第一區域12。通當务尤％ q二二 f雜物植人的區域之上形成阻擔遮罩，其^進^于= ，植入來執行此類第一與第二遮罩摻雜物植入牛 ^此選擇性摻雜未受阻擋遮罩覆蓋的區域 ς置 =物植入技術為本技術中已知，因而在此不再g ί ^22^ ^ I2 矽:匕物層 12A、14A、22A、及 24 成 ，毯狀介電質帽蓋層（未 ^構之上沉 的CMOS二極體結構。）精此形成如圖2所示 一由於第一閘極導體22盥裳-p卩托道 ，離’因此在第—與第^ — ^ ^ 24的結構 發生的任何重疊未對3ns入步驟期間所

少或沒有影響。：二摻:區域的實際A '20- 200807727 极 物對二 /、、口果，所形成之具有此隔離之第一 與第二閘極導體24的CM〇s二極^ 導體22 遮罩，雜物植入步驟相關聯的重疊對 f雙通常與 1所示之習用的CMOS二極體相比，此；f，且與圖 的關鍵尺寸及理想變異明顯減少。 S〜極題

雖然圖2所示的示範性CM〇s二極 一閘極導體22與第二閘極導體24之間是在第 離結構，但應明白，亦可使用如氧化物^，化矽隔 其他介電材料，以在第一閘極導體22與第化物的 24之間形成介電質隔離結構。圖ι〇_14、明;極導體 替代CMOS二極體的示範性製程步驟，該:員不形成 體具有隔開的第一閘極導體22與第二^極8；^極 且二者之間以氧化矽隔離結構23,而彼此隔離體24,

首先，圖ίο顯示在包括第一閘極導體22斑 閘極導體24的整個結構之上沉積毯狀氧化矽層、^ 而非沉積圖6所示的毯狀氮化石夕層27。 曰 然後，利用習用的微影及蝕刻來圖案化毯狀氧化 矽層27’，以在第一閘極導體22與第二閘極導體24之 間形成氧化矽隔離結構23,及沿第一閘極導體22與第 二閘極導體24的側壁形成選擇性氧化矽間隔物26,。 -21 - 200807727 層(未接顯著二是切 -閘極導體22盘第-物26,，則直接在第 化石夕間隔物26 雜導體24 _壁之上形成氮

及矽::5碘執行上述第一與第二遮罩摻雜物植入步驟 極導體將^與15型摻雜物種類植入第一問 二閘極導體24，及形成η掺雜區域12 ^乡雜區域14及表面矽化物層12Α、14Α、22Α、 及24Α，如圖13及14所示。 八圖15為根據以上說明製造之CMOS二極體之部 1的SEM照片。明確地說，圖15顯示其間以氮化矽 ^離結構23彼此隔開的第一閘極導體22與第二閘極 導體24。此外，在第一閘極導體22與第二閘極導體 24之上提供氧化物襯墊25，及在整個CMOS二極體 之上形成氮化矽覆蓋層30。 請注意，僅為解說目的而提供本發明圖式，因而 各圖式並未按比例繪製。 儘管在此已參考特定具體實施例、特色及各方面 來說明本發明，但應明白，本發明並不因此而受到限 制’而是可延伸於其他修改、變異、應用、及具體實 知例的效用，因此將所有此類其他修改、變異、應用、 -22- 200807727 及具體實施例視為落在本發明的精神與範疇内。 【圖式簡單說明】 圖1顯示習用之具單一閘極導體的CMOS二極體 結構，且單一閘極導體具有分別以η型與p型摻雜物 種類摻雜之連接的第一與第二部分。 圖2根據本發明之一具體實施例，顯示具雙閘極 導體之改良的CMOS二極體結構，第一閘極導體為η 摻雜及第二閘極導體為ρ摻雜，同時此第一與第二閘 極導體以位在其間的氮化矽隔離區域彼此隔離。 圖3-9根據本發明之一具體實施例，解說製造圖2 之改良的CMOS二極體結構的示範性製程步驟。 圖10-14根據本發明之一具體實施例，顯示製造 具雙閘極導體之改良的CMOS二極體結構的示範性製 程步驟，第一閘極導體為η摻雜及第二閘極導體為ρ 摻雜，同時此第一與第二閘極導體以位在其間的氧化 破隔離區域彼此隔離。 圖15為本發明CMOS二極體之一部分的掃描電 子顯微鏡(SEM)照片，其顯示CMOS二極體的雙閘極 導體。 -23- 200807727

【主要元件符號說明】 10、110 12

12A、14A、22A、24A 13 14 16、116 18 20、120 22 23 23， 24 25 26 26， 27 27， 30 112 112a、114a 113 114 118 122 124 126 半導體基板 第一摻雜區域 選擇性矽化物層 第三摻雜區域 第二摻雜區域 載子累積區域 載子空乏區域 閘極介電層 第一閘極導體 介電質隔離結構 氧化矽隔離結構 第二閘極導體 選擇性氧化物襯墊 介電質間隔物 選擇性氧化矽間隔物 毯狀介電層 毯狀氧化矽層 介電質帽蓋層 第一區域 表面石夕化物層 第三區域 第二區域 空乏區域 第一部分 第二部分 選擇性侧壁間隔物 -24-

Claims (1)

1. 200807727 十、申請專利範圍·· 1 一導體裝置，包含： 半‘體基板，具有一 η型導 & 與7型導電率的第二摻雜區域弟：摻雜區域 在』二其中該第三換雜區域具有^二，雜區域位 該弟區域或該第二區域之摻雜 二閘極介電層，位在該半導體基板之上； 美^中H導電率的第一閘極導體，位在鄰接該半導體 一摻雜區域的該介電層上；及 體 A板中H導電率的第二閘極導體，位在鄰接該半導體 該弟二摻雜區域的該介 1 間的-介電質隔離結構隔開且隔離 ϊ體^第-2第二、與該第三換雜區域及該第—閘極 極導體配置及建構’以在該第三摻雜區域 區域及-下第-摻雜區域之間形成-累積 2. 么:導體裝f:其中該介電質隔離結構 化物組成2:係選自由乳化物、氮化物、及氮氧 3之半導體裝置’其中該介電質隔離結構 4 ·如請求jg， 之半導體裝置’其中該介電質隔離結構 -25- 200807727 包含氧化矽。 5. 半導體裝置’其中該第-與該第二摻 化:ί弟一與該第二閘極導體各包含-表面矽 一丨半導體裝置，更包含-或多個沿該第 物。δΛ 一$極導體之一或多個側壁的介電質間隔 7· ^請求項6之半導歸置，其巾 間隔物包含—或多個氧化物間隔物。貝 8 J爻半導體裝置，其中該-或多個介電質 物更包έ 一或多個氮化物間隔物。 9. 之半導體裝置，更包含在該第-與該第 / V. 甲1極泠體及該半導體基板之上的一介電質帽 層。 、嚴 10· —種半導體裝置，包含： 。、一半導體基板，包含一 η型導電率的第一摻雜 域與一 ρ型導電率的第二摻雜區域且一第三‘雜 區域位在其間，其中該第三摻雜區域具有η型導電 率及低於該第一區域之摻雜物濃度的摻雜物濃度，· 一閘極介電層，位在該半導體基板之上； -26- 200807727 一 η型導電率的第一閘極導體，位在鄰接該半 導體基板中該第一摻雜區域的該介電層上；及 一 ρ型導電率的第二閘極導體，位在鄰接該半 導體基板中該第二摻雜區域的該介電層上，且其與 該第一閘極導體以其間的一介電質隔離結構隔開且 隔離， 其中配置及建構該第一、該第二、與該第三摻雜區 域及該第一閘極導體與第二閘極導體，以在該第三 摻雜區域及該第二摻雜區域之間形成一累積區域及 一下層空乏區域。 11.如請求項10之半導體裝置，其中該介電質隔離結構 包含一介電材料係選自由氧化物、氮化物、及氮氧 化物組成之群組。 12. 如請求項10之半導體裝置，其中該介電質隔離結構 包含氮化矽。 13. 如請求項10之半導體裝置，其中該介電質隔離結構 包含氧化石夕。 14. 如請求項10之半導體裝置，其中該第一與該第二摻 雜區域及該第一與該第二閘極導體各包含一表面矽 化物層。 15. 如請求項10之半導體裝置，更包含一或多個沿該第 一及該第二閘極導體之一或多個側壁的介電質間隔 -27- 200807727 物。 16.如請求項10之半導體裝置，更包含在該第一與該第 二閘極導體及該半導體基板之上的一介電質帽蓋 層0 17. —種半導體裝置，包含： • 一半導體基板，包含一 η型導電率的第一摻雜 ^ 區域與一 p型導電率的第二摻雜區域且一第三摻雜 區域位在其間，其中該第三摻雜區域具有p型導電 率及低於該第二區域之摻雜物濃度的摻雜物濃度； 一閘極介電層，位在該半導體基板之上； 一 η型導電率的第一閘極導體，位在鄰接該半 導體基板中該第一摻雜區域的該介電層上；及 一 ρ型導電率的第二閘極導體，位在鄰接該半 導體基板中該第二摻雜區域的該介電層上，且其與 該第一閘極導體以其間的一介電質隔離結構隔開且 隔離， 其中配置及建構該第一、該第二、與該第三摻雜區 域及該第一閘極導體與第二閘極導體，以在該第三 摻雜區域及該第一摻雜區域之間形成一累積區域及 一下層空乏區域。 18. 如請求項17之半導體裝置，其中該介電質隔離結構 包含一介電材料係選自由氧化物、氮化物、及氮氧 化物組成之群組。 -28- 200807727 Τίί=之半導體裝置，其中該介電質咖 21.如印求項17之半導體裝置，其中 化物層。 雜區域及該第一盥兮筮-这弟一與該弟二摻 弟貞該弟一閘極導體各包含—表面矽 22. U”之半導體裝置，更包含一或多個 物。以弟―閘極導體之—或多個侧壁的介電質間隔 23. 如請求項17之半導體裝置，更包 —閘極導體及該半導 以一該弟 層。 ^千^體基板之上的一介電質帽蓋 24.-種形成—半導體裝置之方法，包含. 導體於一半導體基板之上，該半 中；八有11型或P型導電率的井區域位在其 上，^二閘極導體於該閘極介電層之 與該第二閘極導體彼此隔開； 導體之間；；丨電離結構於該第—與該第二閘極 以π型摻雜物種類選擇性摻雜該第一閉極導 '29- 200807727 體及該半導體基板之該井區域中的一第一區域·及 以一 P型摻雜物種類選擇性摻雜該第二閘極導 體及該半導體基板之該井區域中的一第二區域，該 第二區域與該第一區域隔開，藉此在該井區域中在 該第二區域與該第一區域之間定義一第二區试， 其中配置及建構該第一、該第二義與i—第=雜區 域及該第一閘極導體與第二閘極導體，以在該第三 域及該苐·一或該弟一換雜區域之間形成一累積區 域及一下層空乏區域。 ^ 、 25·如請求項24之方法，其中該半導體基板的該井區域 具有η型導電率，該累積區域係形成於該第三區域 及該第二區域之間，及該累積區域具有與該第二閘 極導體之寬度為正相關的寬度。 26·如請求項24之方法，其中該半導體基板的該井區域 具有Ρ型導電率，該累積區域係形成於該第三區域 及該第一區域之間，及該累積區域具有與該第一閘 極導體之寬度為正相關的寬度。 27·如請求項24之方法，其中藉由在該第一與該第二閘 極導體之上沉積一毯狀介電層，然後將該毯狀介電 層的至少一部分圖案化成至少該介電質隔離結構， 以形成該介電質隔離結構。 28·如請求項27之方法，其中將該毯狀介電層的附加部 分沿該第一與該第二閘極導體的一或多個側壁圖案 -30- 200807727 化成一或多個介電質間隔物。 29. 如請求項27之方法，其中該介電質隔離結構包含一 介電材料係選自由氧化物、氮化物、及氮氧化物組 成之群組。 30. 如請求項27之方法，其中該介電質隔離結構包含氮 化矽或氧化矽。

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