200533940 九、發明說明： 【發明所屬之技術領域】 本發明係有關於用以比較積體電路中功能性及交流掃 描測試間電路效能的電路與方法。 5 标】 發明背景 積體電路(ICs)以及更具體地說為制特定積體電路 (ASICs)變得越來越複雜，且操作於一直增加的時脈速度 t °因此，_積體電路之魏成為對陶試設計者和工 10私師之越來越大的挑戰。一般來說，測試—積體電路落在 個廣義類別中，功能性測試和結構測 涉到漱發積體路之基本輸入’並測試在積雜電路之 出上之結果。功能性測試運作在積體電路中邏輯元件之功 :’且為—種傳統的方法來確《體電路可執行其預定的 15知作。然而，對一複雜積體電路發展和實現-高品質功能 „十分勞力密集的，且這樣—個功能性測試之應用 需要昂貴的設備。 因此，為了減少測試一積體電路所需之努力和花費， 、。構測试興起成為功能性測試之一種替代方案。在一結構 2〇_試中’ lc之内部儲存元件被用來控制和觀察内部邏 2。此一般藉由當應用一測試模式訊號時，將儲存元件聯 1:—串聯位移暫存器中來做。此技術稱為“掃瞄測試' 知目二測減分成二個廣義類別’靜態掃目苗測試(亦稱為DC掃晦 測旬以及動態掃瞒測試(亦稱為AC掃猫測試或以掃瞒為基 200533940 礎的延遲賴）。—般來說，㈣職牽㈣提供-掃描 鏈” 3夕個互連的多工器和暫存器，其連接至積體電 5 10 15 路之組合邏輯。如鏈長度切為數財百狀正反器， 且一般分練少數目讀短平行掃㈣，其之每—個包含 近乎百至-千個正反器和多卫器。真實數目視欲測試之 邏輯之複雜性而定。 掃田列減期間’掃目苗資料可以時脈送至掃目苗鍵 中’以比積體f路之預期操作時脈速率低得多的時脈速 率^在掃0®貝料被載人掃gg鏈暫存^巾之後，—基本輸入 狀態被應用至積體電路之料邏輯。_人之目前狀態和 應用的基本輸人之組合包相試激發。然後測量基本輸出 之值，且執行一單—時脈週期（有時稱為“時脈脈衝，，)以捕捉 電路對於激發之響應。為了完成Dc掃猫測試，於正反器中 所捕捉到的值被掃晦出掃⑽巾。因這些值被掃晦出掃瞒 錄’它們由測試設備與預期的資料相比較，以檢驗冗内組 合邏輯之正確性。不幸地，因為測試之靜態特性之故，Dc 掃聪測試允許與時序相關之錯誤維持為未㈣測到的。 動悲（AC)知猫測试類似於dc掃目苗測試，其主要差異為 在捕捉期間被測試之積體電路之操作頻率上之二個連續時 脈脈衝之執行。藉由執行二個連續時脈胱衝，其之第一個 開始轉換，而其之第二個捕捉電路對這些轉換之響應，可 評估電路之時序效能。 第1A圖為一方塊圖，其說明一簡化之先前技藝積體電 路10。積體電路10包括邏輯14和一透過正反器16所形成之 20 200533940 掃瞄鏈15。邏輯14包含 贫士认 、 夬疋1C 10之操作參數之邏輯元袢。 基本輸入11被輸入至遲* 、， 輯14，同時以邏輯14對於正及哭16 之目前狀態之響應和義 了於正反杰16 .1〇 土本輸入11之值為基礎來獲得芙太於 出12。積體電路1〇亦 木焱侍基本輸 個對岸之多工〜古 ㈣鍵15,其係由多個前有多 成的^中第1關中）之多個正反器16所形 刖狀恶輸出（Q)被輸入至邏輯14和 知目田鏈15中之下—個正反器。 斗 10 15 體電=t _ ’其進圖之積 财路K)。積體電物包括多個d正反器，其之每—個前有 ^輯應的多工器，以協助掃晦鏈之連接。此型式之掃晦 只現稱為mux-d掃晦，，且預定為說明性的而非限制性的。在 此範例中’-接糾，其稱為掃l，，(si)接墊，透過連 接48供應掃猫輪人f料至—第—多n第―多工器μ 回應來自接墊22之-掃㈣能訊號。掃猫致能(SE)訊號22 被應用至夕工益24 ’ 26和27。-來自接塾21之時脈(CK)訊 唬被應用至正反器31，32和33。當掃瞄致能訊號為高（一邏 輯1)時’在連接48上之掃瞄入輸入係由多工器24選擇，且 其被應用至正反器31之D輸入。相反地，當掃瞄致能訊號為 低（一邏輯〇)時，正反器31之下一個狀態係由邏輯12透過連 20 接44加以提供。對每個多工器24，26和27之一般的操作輸 入來自組合邏輯14，且當掃瞄致能(SE)訊號22為低（一邏輯 〇)時被加以選擇。正反器33之輸出係透過連接49供應至一 掃瞄輸出接墊19。再者，每個正反器31，32和33之Q輸出係 分別透過連接37，41和49來供應，做為對邏輯14之目前狀 200533940
ο 藉由將其組恶至一位移暫存器中來啟動接塾22上之掃 瞒致能訊號形成來自正反器31，32和33之一掃睹鍵15。當 掃目田入貝料日守，透過時脈輸入接墊2ι應用之連續的時脈脈 衝以已知的狀恶來裝載每個正反器31，32和33。當每個 ’斤木八式被位#入掃目^鏈15時，舊的樣式移出且被加以觀 察，如此來測試1C之響應。 為了為这使用於AC掃目苗模式中之顯示於第a圖中之 掃目田鍵15之彳呆作’第一步驟為將掃瞄致能訊號設定為邏輯 1〇向且在一系列之連續時脈循環上將資料掃瞄入掃瞄鏈15之 每個正反為。用來將資料掃瞄入掃瞄鏈之時脈循環可在比 1C 10之一般操作頻率低得多的頻率上。然後載入基本輸入 且分析基本輸出。然後降低掃瞄致能訊號，且在一簡暫停 之後，將在積體電路10之一般操作頻率上之二個連續的時 15脈脈衝應用至電路。此型式之AC掃瞄測試稱為一“舷側砲，， 或“系統時脈啟動”測試。在此測試之啟動/捕捉部份期間可 替代地使用諸如“最後位移啟動，，或“偏斜負載，，之其他AC掃 目苗測試協定。一“最後位移啟動，，或“偏斜負載，，掃瞄測試使 用一掃瞄鏈之一最後位移來啟動一轉換，且然後應用一單 20 一時脈脈衝以捕捉資料。在啟動和捕捉事件完成之後，提 尚掃目苗致能訊號且透過接塾19將資料掃瞄出掃瞄鏈15，且 分析掃猫出之資料。這將於下面參考第1C圖更詳細地描述。 第1C圖為一時序圖50，其說明AC掃瞄測試期間第1B 圖之先前技藝積體電路1〇之操作。時序圖50被劃分成一掃 200533940 瞄入之週期61，一啟動/捕捉週期幻和一掃瞄出之週期料。 時序圖50亦包括-時脈(CK)記錄52，一掃瞒致能(se)記錄 54和基本輸入(PI)記錄56, 一基本輸出（p〇)記錄57, 一掃瞄 入(SI)記錄58以及一掃瞄出(s〇)記錄59。如所示，時脈記錄 5 52說明-系列連續的時脈循環，其係於—掃瞒人之週期& 期間產生的，藉此在-比受測試之積體電路1〇之一般操作 頻率低得多之解（速率）上產生時脈脈衝52 。在掃瞄入週期 61』間掃致^^錄54指出掃目苗致能訊號在—恒定的邏 輯高上。在掃猫人之週_期間，基本輸人—般維持恒定， 10同時基本輸出可於-由時脈輸入52之頻率所決定之頻率上 在邏輯低和邏輯高間轉換。值得注意地，在掃猫入之週期 61期間’ _人之記錄58指出資料正以時脈52之速率上被 掃瞄入掃瞄鏈15内之暫存器(正反器)。雖然掃瞄出之接墊 19(第1B_於掃瞒人之週編期間作用，_出之記錄 15 59指=在_人之·61期間於掃㈣之接墊处未發生 測量資料轉換（即在此例中掃以之週期期間忽略接塾a 上之掃瞄出之資料）。 在啟動/捕捉週期62期間，掃目苗致能訊號54從一邏輯高 轉換至-邏輯低。然後轉換基本輪入執道56，藉此將一所 20要的值載人邏輯14中，其可在掃㈣能訊號54之轉換之 月J』間或之後發生。在響應時’基本輸出執道57恰於基 本輸入執道之後轉換，給予—週期66提高，在其期間可可 及時對響應測量基本輸出。測試之此部份識別是否在基本 輸出和基本輸出間之路徑上有任何延遲缺陷。雖然通常只 200533940 影％大部份ICs之一小部份，但這些延遲缺陷是重要的，因 為它們影響1C内何為通常的關鍵速度路徑。在10：中之一關 鍵速度路徑表示對穿越包含在由10:中之一特定時脈分佈網 路所疋義之時脈域中之邏輯之一資料訊號之最長的傳播時 5 間。 在啟動/捕捉週期62内之一稍後時間，在受測積體電路 10之一般操作頻率上提供一對時脈脈衝65。第一時脈脈衝 67可稱為“啟動’’時脈脈衝，而第二時脈脈衝砧可稱為“捕 捉時脈胱衝。在積體電路之一般操作頻率上之二個連續時 10脈脈衝允許連接在積體電路之正反器15間之邏輯14之功能 性測試。邏輯14一般表示在IC 10上之電路之主體。一般需 要包含掃瞄入，啟動/捕捉，和掃瞄出週期之多個這些樣式 來完整地測試一1C。不幸地，如下面將參考第2圖來描述 的，發生於積體電路10之操作頻率上之二個連續時脈脈衝 15 65可受到一延遲影響，其足以使得一錯誤的測試結果發 生。簡短地說，延遲是因為電壓降造成的，其發生於1C電 源供應上，當啟動時脈脈衝67在邏輯14中造成切換動作時 發生的’結果為可用來驅動遗後的捕捉時脈脈衝68之電流 低於所需相當多。此電壓降和結果的電流吸取可延遲捕捉 20日"^脈脈衝68之上升至一點，如此使得真實測試頻率低於積 體電路10之操作頻率，如此使得交流掃瞄測試不正確和不 可靠。 掃目苗出週期64指出掃瞄致能訊號54再次在一邏輯高 上’如此使得掃瞄資料透過接塾19以一等於時脈速率52之 200533940 速率被掃瞒出掃嘱15，其在掃瞒出週祕期間為在一低 於1C 10之-般操作頻率之速率上且類似於掃晦入之時脈 速率。 5 10 15 20 ★第2圖為-圖形化說明，其說明在第i c圖中所描述之連 續時脈脈衝上之電壓降之效應。圖形化說明7〇包括一輸入 筝考時脈(REF_CLK)軌道，一時脈輸出nm〇υτ) 軌道72，卩及一電源供應電麼監視器（VDD_MONITOR)軌 道％。顯示於時脈執道71中之時脈脈衝76對類似於第_ 之啟動時脈輯67和捕捉時脈脈細。僅為了說明之目 的，時脈脈衝76之所要的參考時脈頻率為祀5百萬赫兹 (MHz) ’其等於對每個時脈脈衝之3·2奈秒㈣之時脈週期時 間。時脈輸出軌道72回應參考時脈輸入軌勒且顯示為使 。軌道78表示晶片上時脈傳佈網路對於輸入來考 如此包括—第—脈衝79和—第二脈衝 一者皆反映出相對於造成它們的參考時脈脈衝之插 ^延遲。第-脈衝79來自參考時脈71之第—脈衝”， -脈衝8G來自第二參考時脈脈衝77。然而 8〇因為插人延ϋ之姑且纟，β 弟-時脈脈衝 巧拖入延遲之故具有一超過其之額外的延遲。如所干 :，’在脈衝透過積體電㈣(第_)上之時脈傳佈網狀 •2ns之原始參考時脈週期已延長至3 7則。 、電源供應電壓監視器軌道74包括一曲線8ι， 2之:_期延長。曲線81開始於h8伏特(v)之電壓大小 期間電：=:Γ79’則其指出在第二時脈脈衝8° 叫至近於潔。供應電壓之退化（即 11 200533940 電壓降則1.8V至社54V使得❻法提供足夠的 電流來 5 10 15 20 从及日守型式來驅動第二上升時脈邊緣，且如此增加了時 =週期延長’ II此開始於_79之场輕至脈卿之上 日士邊、，彖之日樣週期已被延長為ϋ記得祀.5臟之輸入 J脈頻率對應於— 3.2ns之時脈。輸㈣脈72之3.加之 ϋ週期對應於約27GMHZ時脈鮮。因此，如電壓軌道18 出1Γ電壓轉—312·5ΜΗΖ輸入時脈轉為-讓Hz輸 率低得多電路襄置10之測試發生於比所要的頻 【發明内容】 發明概要 脈之^例中，用於決定—與―積體電路(IC)相關之時 二=逮度之電路與方法包含一_輯元— 遲後。Γ’其包含多個第—正反器和一组合延 桓ϋ子正電路#作於—功能性測試模式中和—掃猫測試 :彳心在功⑨性測試模式和掃0¾測試模式間之時 徵矾唬延遲。 …:檢視下列圖式和詳細說明，本發明之其他方法，特 欲和優點對於孰朵枯蓺 6iJ$g... "云之人士將是明顯的。預定所有這樣 π 、錢’方法，特徵和優點被包括於此說明中，在本 2之範圍内，且受所附申請專利範圍之保護。 圖式簡單說明 12 200533940 可參考下列圖式來更佳地了解用於比較在積體電路中 功能性與交流掃瞄測試間之電路效能之電路與方法。在圖 式内的元件並不一定照比例，而是強調放置來清楚地說明 系統與方法之原理。再者，在圖式中，類似的參考數字在 5 不同的觀點中命名對應的部份。 第1A圖為一方塊圖，其說明一簡化的先前技藝積體電 路。 第1B圖為一方塊圖，其進一步詳細地說明第1A圖之積 體電路10。 10 第1C圖為一時序圖，其說明交流掃瞄測試期間第1B圖 之先前技藝積體電路10之操作。 第2圖為一圖形化說明，其說明第1C圖中所描述之連續 時脈脈衝上之電壓降之效應。 第3A圖為一方塊圖，其說明用於比較功能性和交流掃 15 瞄測試間電路效能之校正電路之實施例。 第3B圖為一方塊圖，其說明一積體電路之實施例，其 包括第3A圖之校正電路，其係用於比較功能性和交流掃瞄 測試間之電路效能。 第3C圖為一方塊圖，其說明用於比較功能性和交流掃 20 瞄測試間之電路效能之校正電路之其他實施例。 第4A圖為一方塊圖，其說明第3圖之組合延遲線之實施 例。 第4B圖為一方塊圖，其說明第3A圖之組合延遲線之其 他貫施例。 13 200533940 第5A和5B圖為流程圖，其總體地說明第3a，3^和3(： 圖之校正電路之操作之一實施例。 第6A和6B圖為流程圖，其總體地說明第3A，兕和3€ 圖之校正電路之操作之其他實施例。
5 第7A和7B圖為流程圖，其總體地說明第3A，3B和3C 圖之校正電路之操作之其他實施例。 第8圖為一方塊圖，其說明一用以使得第5八和5]6圖之 /’IL程圖之部份自動化之電路。 第9圖為一狀態圖，其對應於第8圖之狀態機器。 10較佳實施例之詳細說明 下面要詳細描述的校正電路可實現和整合於任何現存 的積體電路上。再者，可將多個校正電路實現於一積體電 路上’視要在積體電路上校正之時脈域之數目或每個需要 杈正之時脈域内的地方之數目而定。在將使用特定硬體元 15件，模組和裝置在下面描述校正電路之同時，可使用許多 不同的技術來實現校正電路。 第3A圖為一說明用於比較功能性和交流掃瞄測試間之 電路效能之校正電路150之一實施例之方塊圖。範例電路 WO包括校正電路15〇，接墊1〇2，其作用如對校正電路之一 〇輸入墊，以及接墊119,其作用如校正電路150之一輸出墊。 受校正之時脈之週期係透過CK接墊162來加以供應。 接墊102之輸出係透過連接124來做為對校正電路15〇 之一輪入來加以供應。將於下面進一步詳細描述其之操作 之才父正電路150包括三個D正反器152，154，156和一組合延 200533940 遲線200。然而，可使用其他型式之暫存器。正反器i52稱 為一“預啟動’’正反态，正反器154稱為一“啟動，，正反器，而 正反器156稱為一“目的，，正反器。在接墊162上提供二時脈 (CK)輸入矾號，且透過連接164來供應給每個正反器， 5 154 和 156。 組合延遲線200透過連接158來接收啟動正反器之 輸出。組合延遲線可加以規劃以可變地延遲通過校正電路 150之訊號之傳播，且將於下面更詳細地加以說明。組合延 遲線200之輸出透過連接159來被提供給目的正反器156。 1〇 卿圖為―說明包细於比較功能性和交流掃瞒測試 間之電路效能之校正電路150之積體電路之一實施例之方 塊圖。1C 100包括邏輯1〇1，一掃瞄鏈1〇8(類似於第1B圖之 掃瞄鏈15)，以及一校正電路15〇，其全部同位於相同的晶 片上。在一般的ic操作期間，接墊102作用如對邏輯1〇1之 15 一輸入墊，而當操作於掃瞄模式中時，作用如一掃瞄輸入 墊。接墊102亦作用如對於校正電路15〇之一輸入墊。在邏 輯100之一般操作期間，接墊119作用如一輸出墊，而當IC 100於掃瞄模式中操作時，作用如一掃瞄輸出墊。 在連接102上之接塾102之輸出透過連接丨22供應給一 20多工器106。透過連接1〇7供應多工器106之輸出至掃瞄鏈 108。掃瞄鏈1〇8之輸出透過連接1〇9供應給多工器m之一 第一輸入。在連接112上之多工器1U之輸出被供應給多工 器117之一第二輸入。多工器117之一第一輸入透過連接116 從邏輯101來加以供應。 15 200533940 如先前所描述的，接墊102之輸出亦透過連接124來做 為對校正電路150之一輸入來加以供應。透過連接167來供 應接墊166上之一 AC校正選擇（AC-C AL__SEL)訊號來控制 多工器111。透過連接169來將接墊168上之一平行掃瞄 5 (PAR—SCAN)訊號供應給多工器1〇6和多工器117。當平行掃 目苗訊號168被設定至一邏輯高（邏輯1)時，多工器透過接 墊102來接收掃瞄輸入資料並透過連接1〇7來提供掃瞄資料 給掃瞄鏈108。類似地，若平行掃瞄訊號168被設定至邏輯 高，則多工器117提供掃瞄鏈1〇8之輸出或校正電路15〇之輸 10出給接塾H9。當平行掃瞒訊號168在邏輯低時，掃目苗鏈108 並非連接於接墊102和119間，當1C 100在一般操作下時是如 此0 當AC 一 CAL 一 SEL訊號166和PAR 一 SCAN訊號169被設定 至邏輯高（邏輯1)時，校正電路15〇之輸出透過多工器lu和 15多工器117來供應給接墊119。校正電路150連同邏輯101和 掃瞄鏈108位於“晶片上”，如此允許在功能性測試模式和在 掃瞄測試模式中皆可做電路時脈效能之正確測量。一般來 說，雖然顯示-單-校正電路15〇，晅是對積體電路刚上 之每個時脈域提供一校正電路15〇，且在一單一時脈域上可 2〇 使用多個校正電路。 第3C圖為一第3A圖之校正電路15〇之其他實施例 170。校正電路170包括額外的邏輯來致能自主操作。校正 電路Π0消除至外部晶片接腳1〇2和119(第3]8圖）之連接。在 此貝^例中’“又疋為低（邏輯〇)時，一輸入測試訊號 16 200533940 AC一CAL一START 172強迫目的正反器156捕捉一邏輯0，其 透過連接161而被報告於輸出測試訊號ac_CAL_FAIL 186 上。當AC—CAL一START訊號172被設定為邏輯〇時，預啟動 正反器152(以及在一個時脈週期之後為啟動正反器154)捕 5捉一邏輯1。當AC一CAL-START訊號172被設定為邏輯1 時，因為透過連接151產生一系列脈衝之NAND閘176之 故’預啟動正反器152之輸出（且一個時脈週期之後為啟動 正反器154之輸出）將觸發每個時脈週期，該等脈衝透過正 反器152和154來輸入，做為對組合延遲線2〇〇之輸入158。 10 這些脈衝之延遲版本出現在連接159上，且由一反或(XOR) 閘178與在連接158上的未延遲版本加以比較。若在延遲和 未延遲版本之值上有一差異，則在連接171上之訊號（且如 此在OR閘182之輸出上之連接172上）及在and閘184之輸 出173上之訊號於AC一CAL_START期間將被強迫為高（邏輯 15 一）。若此值上之差異持續到時脈訊號CK 162之下一個上升 邊緣為止+院目的正反器156將捕捉到組合延遲線200之延 遲在持續時間上超過一個週期之事實。此情況將使得輸出 δίΐ號AC—CAL—FAIL 186上升至一邏輯1，且將強迫目的正反 器156之隨後的值透過〇R閘182為邏輯1，直到 20 AC-CAL—START訊號172被降低為止。 第4A圖為一方塊圖，其說明第3A，3B和3C圖之組合延 遲線200之一實施例。組合延遲線2〇〇包括多個延遲部份， 其之三個被說明於第4A圖中以加以簡化。在所要的實施例 中’提供七個⑺延遲部份。延遲部份21〇從連接158來接收 17 200533940 -輸入’其為啟動正反器154之輪出（第3A，3B#〇3c則且透 過連接236提供-輸出至_第二延遲部份22〇。延遲部份^6 省略以簡化。第六個延遲部份之輪^(錢示)被提供於連接 237上以做域第七個延遲部份挪之輸人。每個延遲部份 5包括-正反器…延遲树和—多卫器，其回應於正反器。 第-延遲部份210包括延遲元件2〇1，多工器211和正反器 221。在此範例中’正反器221為—D型正反器其類似於: 3A，3B和3C圖中之正反器152, 154和156。 、 第一延遲部份220包括—延遲元件2〇2，_多工器Η]， 10以及一正反器222，且最後延遲部份23〇包括一延遲元件 204’ -多工器214和正反器以，其組態為如所述般，並相 關於延遲部份210。在個別的延遲部份210，220和230中之 延遲兀件20卜202和204每個在長度上是不同的。長度意指 其將帶著一訊號傳播通過延遲元件之時間量。一般使用^ 15輯閘轉換時間來測量延遲。例如，延遲元件2〇1可能為長度 上為二個間（如此提供二閑延遲之延遲），其延伸高達延遲元 件204,其在此範例中為長度上六十四個閉。此型式之每個 延遲部份之二元加權之使用允許一廣範圍之延遲從相對小 數目之邏輯閘來加以選擇，但不應被理解為限制本發明， 20且不應限制延遲元件中任何延遲時間之已予量之選擇。為 了簡化’對每個正反器22卜222和224之時脈輸入從第从 圖中省略。 相關於延遲部份21〇,延遲元件201透過連接2〇6供應一 丨 σσ 。正反為221透過連接226提供其輸出（q) 18 200533940 至多工态211且做為下一個輸入給正反器221。若一邏輯高 (邏輯1)被供應給多工器211，則延遲元件201之輸出被加以 選擇，如此在此例中提供一個閘之延遲給穿越延遲部份21〇 之訊號。若一邏輯低(邏輯〇)被供應給多工器2Π，則透過連 5 接216之輸出被加以選擇，如此將延遲元件201旁路掉。類 似地，延遲部份220包括一延遲元件2〇2，其透過連接207提 供一輸出給多工器212。正反器222透過連接227來提供一輸 出給多工器212，且亦透過連接232至正反器222之輸入。若 一邏輯高（邏輯1)被供應給多工器212，則延遲元件202之輸 10出被選擇’如此在此例中提供二個閘之延遲給穿越延遲部 份220之訊號。若一邏輯低(邏輯〇)被供應給多工器212，則 透過連接217之輸出被選擇，如此將延遲元件202旁路掉。 延遲部份230包括一延遲元件204，其透過連接208提供 一輸出給多工器214。正反器224透過連接228提供其輸出給 15多工器214，且亦做為輸入透過連接234提供給正反器224之 輸入。若一邏輯高（邏輯1)被供應給多工器214,延遲元件204 之輸出被加以選擇，如此在此例中提供64個閘之延遲給穿 越延遲部份230之訊號。若一邏輯低(邏輯〇)被供應給多工器 214’則透過連接218選擇輸出，如此將延遲元件204旁路掉。 20 透過連接159將組合延遲線200之輸出（即透過多工器 214之延遲部份230之輸出）供應給第3A，3B和3C圖中之目 的正反器156。 若正反器221和222至224被載入為全部為零，則組合延 遲線200可被組態來提供七個閘（多工器）之最小延遲。組合 19 200533940 延遲線200可動態地重組態來提供七個（多工器）閘之最大延 遲加上27-1(全部7+127=134)閘，及在7和134閘延遲間之任 何值。藉由適當地選擇對正反器221和222至224之輸入，每 個延遲元件201，202和204為可透過二元加權來加以選擇 5的，如此使得介於7和134閘間之增量延遲是可能的。以此 方式，藉由組合延遲線200來提供一廣的延遲範圍。注意在 較佳實施例中，正反器221和222至224連接於一掃瞄鏈上， 且此掃瞄鏈被用來載入其值。QSD之反饋連接231，213和 234確定這些掃瞄入的值在一般時脈期間被加以保持。 10 第4B圖為一方塊圖，其說明第4A圖之組合延遲線2〇〇 之一其他實施例250。組合延遲線250包括264個延遲元件， 其之二個係使用參考數字251和252至254來加以說明以簡 化。延遲元件251和252至254每個具有相同的延遲值，相對 於第4A圖之二元加權的延遲元件。這些一致的延遲元件251 15和252至254為串聯連接。每個延遲元件包括一至一多工器 266之連接。例如，延遲元件251透過連接256連接至多工器 266，延遲元件252透過連接258連接至多工器266等等達到 連接264。多工器266以將儲存於正反器271和272至274中之 值解碼為基礎來選擇在連接256至264上之累積延遲之一。 2〇雖然顯示為使用三個正反器，當使用一解碼器來實現時， 正反器之數目一般少於延遲元件之數目。組合延遲電路250 具有一比延遲線200更線性的延遲特性，但代價為多得多的 邏輯閘。
校正電路150之操作之下列描述將參考第3A，3B和3C 20 200533940 圖’以及第4A和4B圖。相關於第3B圖，當積體ic 100以一 自由運作時脈訊號被置於一功能性測試模式中時（即，系統 日可脈運行於積體電路之操作頻率上），校正電路150變成一 二級位移暫存器。例如，接墊102上放置的任何輸入將於三 5個時脈週期之後出現在接墊119上。例如，在功能性測試模 式期間，一旦一第一時脈脈衝出現，資料從預啟動正反器 152透過連接157轉換至啟動正反器154。在第三個時脈脈衝 上，資料從啟動正反器154透過連接159來轉換。若組合延 遲線被設定來造成比時脈脈衝之週期時間來得長之延遲， 1〇則在啟動正反器154中之資料將不可能在由第三時脈脈衝 所分派之時間期間内轉換至目的正反器156。若組合延遲線 200小於一個時脈週期長，則在接墊1〇2上的轉換將在三個 時脈週期中出現於接墊119上。若組合延遲線長於一個時脈 週期長，則在接墊102上的轉換將不會在三個時脈週期後出 15現於接墊119上，且目的正反器156將仍維持其先前的值。 參考第3C圖，在控制組合延遲線之正反器152和154已 透過具有一延遲設定之掃瞄被載入且含有自主校正電路 17〇之積體電路被置於具有一自由運行之時脈之功能性模 式中之後，提高AC-CAL-START訊號172將使得校正電路 20 17 0連續地比較規劃的延遲之量與時脈訊號丨6 2之時脈週 期。若延遲超過一個時脈週期（但小於二個時脈週期），則 AC一CAL—FAIL訊號186將記錄延遲為一失敗。如將於下面 描述的，當ic 1〇〇在功能性測模式中時由組合延遲線2〇〇所 提供之延遲表示1C 100可操作同時仍允許透過組合延遲線 21 200533940 200之正確的資料轉換之速度。然後可使用此延遲值來於掃 瞄測試模式期間決定1C 1〇〇之速度。在功能性測試模式和 掃瞄測試模式期間1C之操作速度上的差異代表由供應電壓 降所造成之時脈週期延長之量，且可被用來決定測試1(: 5 1〇0之適當的時脈速度，以確保在1C 100之評定的操作速度 上執行測試。 當在掃瞄測試模式中使用校正電路150之一實施例 0守，分止輸入時脈，一延遲設定被掃瞄至組合延遲線200 中，且開始值被掃瞄入預啟動正反器152和啟動正反器154 ίο中。例如，假設一邏輯〇初始地被掃瞄入預啟動正反器152 t ’且一邏輯〗被掃瞄至啟動正反器154中。現在，根據在 AC或動態掃瞄測試模式中之操作，恰提供在積體電路1〇〇 之一般刼作頻率上的二個時脈脈衝。在第一時脈脈衝之上 升邊、、彖（雖然一些系統可實現在一時脈脈衝之下降邊緣上 15的資料轉換），啟動正反器154從一邏輯0轉換狀態至一邏輯 1，如此透過組合延遲線2〇〇來啟動一〇至丨轉換。在第二時 脈脈衝上，若轉換是成功的，則一邏輯1將被捕捉於目的正 反器156中。若由組合延遲線200所提供之延遲太長（即長於 第二時脈脈衝之持續時間），則邏輯1尚未轉換至目的正反 2〇态156，且目的正反器156將捕捉一邏輯〇。因此，已予上面 的開始狀態假設，則若在過了於1C 100之操作頻率上之二 個日可脈脈衝後有—邏輯〇在目的正反器156中的話，則延遲 線被认疋得太長。這將於下面更進一少詳細地描述。剛描 述的範例為對一“系統時脈啟動的”測試，其中一第一時脈 22 200533940 脈衝啟動一轉換而一楚一 弟一日可脈脈衝捕捉轉換，且 A 明性而非限制性的儿預疋為況 動的、I， π 亦可使用―“最後位移啟 動的測5式。一隶德你去夕弘去 播位并t “ 的_麟使肖—掃⑽之最 來啟動-轉換’且然後應用-單-時脈脈衝，歸 以捕 捉資料 細地被計時為在最後位移時脈脈衝之後-時脈週期τ/、 第5Α和5Β圖為流程圖5〇〇，其總體地說明第从，則口 3C圖之校正電路15G之操作之_實施例。之後在流程圖中之 區塊表示本發明之操作且不需以所示之順序來執行。區塊 1〇可同時執行，或不依所示之順序。在區塊5〇2中，與η⑻ 相關之系統時脈被設定為運行於IC 1〇〇之目標操作頻率 上。1C 100之目標操作頻率稱為fTARGET。例如，若Ic丨⑻被 评定為具有一 312.5MHz操作頻率的話，則於區塊5〇2中所 私之系統時脈被設定為自由運行於312·5ΜΗζ2頻率上。接 15下來，在區塊504中，功能性測試通過/失敗界限加以決定。 功能性測試通過/失敗界限指稱組合延遲線2〇〇之延遲值（第 4圖）’其將使得1C 100通不過一在區塊5〇2中所選擇之自由 運行時脈頻率fTARGETi功能性測試。 在區塊506中，對組合延遲線200來選擇一開始延遲 20 值，在其上功能性測試被預期通過且被掃瞄入第4A圖之正 反器221，222和224中。例如，若所有的零被掃瞄入正反器 221，222和224中，則透過組合延遲線200之延遲將等於七 個閘延遲之最小可能的延遲，在其上功能性測試應容易地 通過。可使用較大的初始延遲設定來減少在此校正迴路中 23 200533940 所花費的時間。 在區塊508中，藉由提供在區塊502中所選擇之目標裝 置頻率上之時脈脈衝之穩定串流來執行一功能性測試，然 後造成在校正電路之資料輸入上之轉換，並檢查是否資料 5 輸出上之結果的轉換恰在三個時脈週期之後。在區塊510 中，決定是否1C 100通過功能性測試。若ic通過功能性測 試，則載入組合延遲線200之初始延遲設定於區塊512中增 加。1C 100再次於區塊508中做功能性測試。功能性測試重 覆直到與最後通過之功能性測相關之延遲值被決定為止。 10 以此方式，決定功能性測試通過/失敗界限。若在區塊510 中之功能性測試失敗，則程序進行至區塊518。 在區塊518中，標記對應於最後通過功能性測試之延遲 值（即，1C通過在頻率fTARGET上之功能性測試之最長的延遲 設定）。 15 在區塊522，藉由以平行掃瞄輸入168(第3B圖）提供一 邏輯1來致能掃瞄測試。在區塊524中，初始值被掃瞄入預 啟動正反器152和啟動正反器154中。如上述，可將一邏輯〇 載入預啟動正反器152中，且可將一邏輯1載入啟動正反器 154 中。 20 在區塊528中，對應於區塊518中所標記之最後通過功 能性測試之延遲值被載入組合延遲線200中。在區塊532 中，決定掃瞄測試通過/失敗界限。掃瞄測試通過/失敗界限 指稱將使1C 100通不過在一般高於fTARGET之時脈頻率上之 掃瞄測試之組合延遲線200(第4A和4B圖）之延遲值。在區塊 24 200533940 534中，選擇一開始掃瞄測試時脈頻率。例如，若一等於目 標裝置頻率之初始時脈頻率（等於區塊5〇2中之^从证τ)被加 以選擇的話’則很可能該掃瞄測試將通過。 在區塊53中，使用區塊528中所鍵入之延遲值來在^ 5 1〇0上執行一掃瞄測試。在區塊5389中，決定Ic 100是否通 過掃瞄測試。若在區塊542中1(：：通過掃瞄測試，則在區塊5从 中所選擇之時脈頻率增加。重覆掃晦測試，直到掃目苗測試 通過之最高時脈頻率被標記為止。此頻率稱為(f請。注意 (fSCAN高於fTARGET，如此1C將操作於比其目標高之時脈頻率 K)上。若Ic通不過區塊538中之掃猫測試，該程序進行至區塊 546 ° 在區塊546中，標記掃瞒測試通過之時脈頻率（f謂）。 在區塊548巾，由供應電壓降所造成之時脈週期延長係藉由 取f謂和fTARGET間之差。以此方式，可由位於與積體電路 Μ则相同之晶片上之校正電路15〇正確地決定執行_測試 之輸入以允許功能性測試時脈速度（目標裝㈣輪咖) 20，決定，則亦允許掃晦測試時脈頻率σ謂)正確地被決 —SCAN寿『TARGET間之差指出因為供應電壓降所造成之時 之適當時脈頻率。為了測量與因電壓降所造成之輸入脈衝 相關之喊輸出延遲’且為了據此來調整輸入時脈頻率， 杈正電路ISO被實現為具有一組合線，適當地選擇對其 脈延遲之量。這二個時_率之正確決定允許-掃描㈣ 頻率被選擇，其將於其設計之時料度上測試ici〇〇。 第6A和6B圖為流程_，其總體地說明第3A，謝 25 200533940 3C圖之校正電路15G之操作之其他實施例。在區塊6〇2中， I4IC 100相關之系統時脈被設定為執行於m勘之目標操 作J率上纟此貫施例中，ic刚之目標操作頻率稱為 fTA。例如，若IC _分級為具有一312·5ΜΗζ之操作頻 5率則區塊602中所指稱之系統時脈設定為自由執行於 312·5ΜΗζ之頻率上。對此實施例之目的而言，此頻率亦稱 為fSCAN，因其表示掃瞄測試最後通過之最大頻率。 接下來，在區塊6〇4中，才帚瞒測試通過/失敗界限加以 決定。掃瞄測試通過/失敗界限指稱組合延遲線2〇〇之延遲 1〇值（第4A和4B圖），其將使得IC 1〇〇通不過在於區塊6〇2中所 述擇之時脈頻率fTARGET上之掃瞄測試。 在區塊604中，對組合延遲線2〇〇選擇一開始延遲值， 在其上預期掃瞄測試可通過且其被掃瞄入第4A圖之正反器 221，222和224中。例如，若所有零被掃瞄入正反器221， 15 222和224中，則通過組合延遲線200之延遲將等於七個閘延 遲之最小可能的延遲，在其上掃瞄測試應容易地通過。可 使用一較大的初始延遲設定來減少在此校正迴圈中所花費 的時間。 在區塊608中，藉由以平行掃瞄輸入訊號168(第3]8圖） 20來提供邏輯1來致能一掃瞄測試。在區塊608中，將初始值 掃瞄入預啟動正反器152和啟動正反器154中。如上述，可 將一邏輯0載入預啟動正反器152中，而可將一邏輯丨載入啟 動正反器154中。在區塊610中，決定1C 1〇〇是否通過掃瞄 測試。若1C 100通過掃瞄測試，則載入至組合延遲線2〇〇中 26 200533940 之初始延遲設定於區612中增加。再次於要塊608中掃_測 試1C 100。重覆掃瞄測試，直到與最後通過相關之延遲值 決定為止。以此方式，掃瞄測試通過/失敗界限被決定了。 若在區塊610中之功能性測試失敗，則程序進行至區塊618。 5 在區塊618中，對應於最後通過之掃瞄測試之延遲值 (即1C 1 00通過在頻率fsCAN上之掃目苗測試之最長的延遲設定) 被加以標記且載入組合延遲線200中。在區塊622中，1C 1〇〇 被置於功能性測試模式中，連同一穩定的輸入時脈脈衝之 串流，其開始於與1C之原始目標頻率fTARGET相同之頻率 10 fscAN上。在區塊624中，功能性測試通過/失敗界限被加以 決定。功能性測試通過/失敗界限指稱將使得1C 100通不過 在於區塊618中所標記之延遲設定上之功能性測試之頻 率。此頻率稱為fpUNCTIONAL0 在區塊626中，藉由提供在區塊602中所選擇之目標裝 15 置頻率fTARGET上之一穩定的時脈脈衝串流來執行一功能性 測試，如此在輸入至校正電路之資料上造成一轉換，並檢 查是否在資料輸出上之結果的轉換恰在三個時脈週期之 後。在區塊628中，決定是否ic 100通過了功能性測試。若 1C通不過功能性測試，如預期地，則頻率於區塊632中加以 20減少。IC 100再次於區塊626中加以做功能性測試。功能性 測試重覆直到與來自最後通過之掃瞄測試之延遲值相關之 頻率被決定為止。以此方式，功能測試通過/失敗界限被加 以決疋。庄思此新的頻率fFUNCT]lONAL，在其上功能性測試通 過且具有從掃瞄測試推得之延遲設定者，係低於原始的冗 27 200533940 目標頻率fTARGET。 在區塊634中，標記功能性測試通過之時脈頻率 (fFUNcn〇NAL)。在區塊636中，藉由決定fSCAN*fFUNCTi〇NAL間 之差異來決疋由供應電壓降所造成之時脈週期延長。以此 5方式，可藉由位於與積體電路100相同之晶片上之校正電路 150來正確地決定執行掃瞄測試之適當的時脈頻率。為了測 量與因為電壓降所造成之輸入脈衝相關之時脈輸出延遲， 且為了據此來调整輸入時脈頻率，以一組合線2〇〇來實現校 正電路150,適當地選擇其之輸入以允許決定功能性測試時 1〇脈速度（目標裝置頻率，fTARGET),且亦允許掃瞄測試時脈頻 率（fsCAN)正確地被決疋。fSCA]s^fFUNCTI〇NAL間之差異指出因 為供應電壓降所造成之時脈延遲之量。這二個時脈頻率之 正確決定允許一掃瞄測試頻率被選擇為將在此設計的時脈 速度上測試1C 100。 15 第5A ’ 513 ’ 6A和6B圖中所描述之實施例改變了對校正 電路之輸入時脈之頻率，以量化功能性和掃瞄測試間之效 能差異。當輸入時脈之來源為一外部訊號時，諸如來自自 動測試設備（ATE)時，輪入時脈頻率之調整相對簡單。然 而，當輸入時脈之頻率為不可調整的時，如在一固定石英 20振盪器中或在一鎖相迴路(PLL)之情況中，則第7八和几圖 之實施例可能更為適當。 第7A和7B圖為流裎圖7〇〇，其總體地說明第3八，邛和 3C圖之杈正電路150之操作之其他實施例。實施例7〇〇可應 用於輸入時脈之頻率為不可調整之情況，如在一固定石英 28 200533940 振盪器或一鎖相迴路(PLL)之情況中。在區塊702中，與IC 1〇〇相關之系統時脈被設定為運行於IC丨⑻之目標操作頻 率上。1C 100之目標操作頻率稱為fTARGET。例如，若IC 1〇〇 被評定為具有一 312·5ΜΗζ操作頻率的話，則在區塊7〇2中 所麥考之系統時脈被設定為自由運行於312·5ΜΗζ之頻率 接下來’在區塊704中，決定掃瞄測試通過/失敗界限。 掃瞄測試通過/失敗界限指稱組合延遲線2 〇 〇之延遲值（第 4Α和4Β圖），其將使得ic 1〇〇通不過一在區塊702中所選擇 10之時脈頻率fTARGET上之掃目苗測試。 在區塊706中，對組合延遲線2〇〇選擇一開始延遲值， 在其上預期掃瞄測試通過，且其被掃瞄入第4八或46圖之正 反為中。例如，若所有零被掃瞄入正反器221，222和224中， 則通過組合延遲線2〇〇之延遲將等於七個閘延遲之最小可 15旎延遲，在其上掃瞄測試應容易地通過。可使用一較大的 初始延遲設定來減少在此校正迴路中所花費的時間。 在區塊708中，藉由平行掃瞄輸入訊號168來致能一掃 目田測試（第3關），其提供一邏輯1。在區塊708中，複始值 被掃目苗入預啟動正反器152和啟動正反器154中。如上述， 20 一邏輯0可被載入至預啟動正反器152中，而一邏輯1可被載 入至啟動正反器154中。在區塊710中，決定1C 100是否通 過掃瞒測試。若1C通過掃瞄測試，則被載入至組合延遲線 200中之初始延遲設定於區塊712中增加。1C 100再次於區 鬼708中加以知臨測试。掃目苗測試重覆直到與最後通過之掃 29 200533940 目苗測試相關之延遲值被決定為止。以此方式，決定掃瞒測 試通過/失敗界限。若在區塊710中之婦猫測試失敗，則程 序進行至區塊714。 在區塊m中’對應於最後通過掃猫測試之延遲值（即 5 1C 100通過在頻率fTARGETi之掃瞒測試之最長延遲設定)被 標記為dSCAN。 在區塊716中，蚊功能性測試通過/失敗界限。功能 性測試通過/失敗界限指稱組合延遲線2〇〇之延遲值（第々A 或4B圖）’其將使得1C 100通不過一在於區塊7〇2中所選擇 10 之時脈頻率fTARGET上之功能性測試。 在區塊718中，對組合延遲線2〇〇來選擇一開始延遲 值，在其上功能性測試被預期通過且被掃瞄入第4八或圖 之正反器中。例如，若將所有零掃瞄入正反器221，222和 224中，則通過組合延遲線200之延遲將等於七個閘延遲之 15最小可能的延遲，在其上功能性測試應容易地通過。可使 用一較大的初始延遲設定來減少在此校正迴路中所花費之 時間。 在區塊720中，藉由提供於區塊702中所選擇之目標裝 置頻率上之一穩定之時脈脈衝之串流來執行一功能性測 20試，如此在對校正電路之資料輸入上造成一轉換，並檢查 是否在資料輸出上的結果轉換恰在三個時脈週期之後。在 區塊722中，決定是否1C 100通過功能性測試。若IC通過功 能性測試，如所預期的，則在區塊724中增加頻率。在區塊 720中再次對IC 100做功此性測试。重覆功能性測試，直到 30 200533940 來自最後通過之功能性測試之延遲值決定為止。以此方 式，決定功能測試通過/失敗界限。注意此新的延遲值 dFUNCT1〇NAL預期低於掃瞄延遲值dSCAN。在區塊726中，標 記功能性測試通過之延遲值dFUNCTI()NAL。 5 在區塊728中’ It由比較來計算一 單元延遲元件之大小。這二個量是相關的，因為當延遲設 定於dFUNCTI0NAL時，該運行於fTARGET之頻率上之時脈週期係 由通過延遲線之延遲來加以匹配。如此，根據（1/fTARGET)* dFUNCTIONAL來除該週期將得到單位延遲元件之大小D，其將 1〇在下一步驟中使用，以決定掃瞄和功能性測試間之時脈週 期上的差異。 在區塊730中，藉由取dSCAN*dFUNCTi〇NAL間之差並將 差乘以單位延遲D來決定由供應電壓降所造成之時脈週期 延長。以此方式，可以位於與積體電路1〇〇相同之晶片上之 15校正電路來正確地決定執行掃瞒測試之時脈頻率之適 當位移。為了測量與因為電壓降所造成之輸入脈衝相關之 時脈輸出延遲，且為了據此來調整輸入時脈頻率，校正電 路150被實現為具有一組合線200，適當地選擇對其之輸入 以允許掃目苗測試時脈頻率（fSCAN)相對於目標裝置頻率 2〇 fTARGET來正確地決定。（fSCAN和fTARGET間之差指出因為供應 電壓降所造成之時脈延遲之量。這二個時脈頻率之正確決 定允許一掃瞄測試頻率被選擇，其將在其設計之時脈速度 上測試1C 100。 第8圖為一方塊圖800，其說明一電路，其可實現來使 31 200533940 得第5A和5B圖之流程圖500之部份白么儿 _ 切自動化。方塊圖800包括 自動化校正電路810，其包括一说处、太ώ 1 功旎速度決定狀態機器 85〇(之後稱為“速度狀誠器，，），—μ元計㈣㈣，例如 ㈣圖之校正電路150，以及一讀取暫存器832。透過連接 5犯提供輸人開始訊號至速度狀軸器㈣。速度狀態機器 ㈣提供-重置訊號於連接814切及_增量訊㈣過連接 818給七位元計數器㈣。七位元計數器之輸出透過連接822 來提供給速度狀態機器850及給校正電路15〇。七位元計數 器之輸出為延遲值，其被載入第5八圖之方塊5〇6中之組合延 10遲線。速餘態機器㈣亦透過連細*提供—啟動輸入 、，、口啟動正反益154且透過連接827接收目的正反器156之輸 出。速度狀恶機态850重覆流程圖5〇〇之步驟502至518，且 獲得對應於最後通過的功能性測試之延遲值。延遲值透過 連接828被提供給讀取暫存器832，在該處可獲得延遲值以 15供讀取之用。讀取暫存器832透過連接834之輸出為組合延 遲線200之延遲值，其對應於第5Α圖之方塊51〇中所決定之 功能性測試之通過/失敗界限。 第9圖為一狀態圖900，其對應於第8圖之速度狀態機器 850。在狀態902中，透過812接收一開始訊號，且七位元計 20數器820(第8圖）被重置為零。在狀態904中，啟動正反器 154(第3Β圖）被設定為一邏輯1。在步驟9〇6中，執行一功能 性測試且設定一通過/失敗旗標。在狀態9〇8中，決定1(：是 否通過功能性測試。若1(：通過功能性測試，則在狀態914 中’七位元&十數器82〇增量一，如此增加一個由組合延遲線 32 200533940 200所提供之延遲之值（第3B圖）。若計數等於128，則通過 旗標被設定’則程序進行至狀態916。若七位元計數器mo 在一小於128之值上，且通過旗標被設定，則狀態圖進行至 狀態904。 若檢查狀態908指出功能性測失敗，則狀態圖進行至狀 態912且程序完成。狀態圖900重覆速度狀態機器之操作直 到對應於最後通過之功能性測試之延遲值（即1C 1〇〇通過於 頻率fNOMINAL上之能性測試之最長的延遲設定）被加以標記 為止。 在已描述本發明之許多不同之實施例之同時，在本發 明之範圍内有許多更多的實施例和實現是可能的對於熟悉 技藝之人士來說是明顯的。因此，本發明並不受限，除了 依ft?、下列申睛專利範圍及其等效之外。 【圖式簡單說明】 第1A圖為一方塊圖，其說明一簡化的先前技藝積體電 路。 第1B圖為一方塊圖，其進一步詳細地說明第1A圖之積 體電路10。 20 第1C圖為一時序圖，其說明交流掃瞄測試期間第1B圖 之先别技藝積體電路10之操作。 第2圖為一圖形化說明，其說明第1C圖中所描述之連續 時脈脈衝上之電壓降之效應。 第3A圖為一方塊圖， 目田測试間電路效能之校正 其說明用於比較功能性和交流掃 電略之實施例。 33 200533940 第3B圖為一方塊圖，其說明一積體電路之實施例，其 包括第3A圖之校正電路，其係用於比較功能性和交流掃瞄 測試間之電路效能。 第3C圖為一方塊圖，其說明用於比較功能性和交流掃 5 瞄測試間之電路效能之校正電路之其他實施例。 第4A圖為一方塊圖，其說明第3圖之組合延遲線之實施 例。 第4B圖為一方塊圖，其說明第3A圖之組合延遲線之其 他實施例。
10 第5A和5B圖為流程圖，其總體地說明第3A，3B和3C 圖之校正電路之操作之一實施例。 第6A和6B圖為流程圖，其總體地說明第3A，3B和3C 圖之校正電路之操作之其他實施例。 第7A和7B圖為流程圖，其總體地說明第3A，3B和3C 15 圖之校正電路之操作之其他實施例。 第8圖為一方塊圖，其說明一用以使得第5A和5B圖之 流程圖之部份自動化之電路。 第9圖為一狀態圖，其對應於第8圖之狀態機器。 【主要元件符號說明】 10.. .積體電路 11…基本輸入 12.. .基本輸出 14.. .邏輯 15.. .掃目苗鍵 16.. .正反器 18，19…接墊 21…接墊 22···掃猫致能訊號 24…第一多工器 24,26,27…多工器 31，32,33...正反器 34 200533940 37,41,48,49··.連接 161...連接 50...時序圖 162...接墊 52...時脈(CK)記錄 164，167，169 …連接 54.··掃瞄致能(SE)記錄 200...組合延遲線 56...基本輸入(PI)記錄 171,172...連接 57...基本輸出(PO)記錄 173…輸出 5 8…掃目苗入(SI)記錄 182··. OR 閘 59···掃瞄出(SO)記錄 184... AND 閘 61...掃瞄入之週期 210,220,230···延遲部份 62...啟動/捕捉週期 201...延遲 64…掃目苗出之週期 206,207,208,216,217,218,231, 100...IC 213,226,227,228,234,236,237 101...邏輯 ...連接 106…多工器 211,212,214…多工器 107…連接 221，222,224...正反器 102,119…接墊 250...組合延遲線 108···掃瞒鍵 251，252,254···延遲 109...連接 256,258,262,264,276,277,278, 111…多工器 281,282,284···連接 112...連接 266…多工器 116...連接 271，272,274...正反器 117...多工器 800...方塊圖 119...接墊 810...校正電路 122…連接 812,814,818,822,824,827,828， 124...連接 834,836,838,842…連接 150…校正電路 820··.七位元計數器 152,154,156.··正反器 832...讀取暫存器 159...連接 850...功能性速度決定狀態機器 35