TW200529299A - A method for improving the electrical continuity for a silicon-germanium film across a silicon/oxide/polysilicon surface using a novel two-temperature process - Google Patents

A method for improving the electrical continuity for a silicon-germanium film across a silicon/oxide/polysilicon surface using a novel two-temperature process Download PDF

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Description

200529299 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種製作具有石夕鍺(Silicon_Germanium，Si-Ge)層之半 導體基底以改善半導體元件性能的方法，特別係有關於一種利用高溫程序 步驟來沉積晶種層，以使晶種層上的不連續性降到最低。長在晶種層上的 矽鍺層可改善電連續性。石夕鍺層可在較低的溫度下長成，以使推質輪庵的 改變降到最低並同時保持電氣連續性。當石夕鍺基極需延伸至氧化隔離區以 提供基極接點時’此二階段溫度程序對於在異質接面雙載子電晶體 扣㈣而咖讪咖㈣麵—’迎乃形成具有最小的接質輪廊改變之石夕鍺 基極特別有用。 【先前技術】 在近年來，魏異質接錢鮮電晶翻為可改善傳統剔^電晶體的 =件性能而特破到注意。隨著雙載子電晶體尺寸的縮小，因為降低基極 寬度:祕餘人鱗德力的級，紐性能(最大截止鮮㈣〇迁 frequeney))會被_。並且’由於基極掺f濃度增加的緣故，寄生電容會限 制高頻的範圍。目前-種可克服高頻限制的方法係製作一具有石夕鍺基^之 HBT以修飾基極之頻絲改善射極注人麟及電預料。 在文獻中，已揭露數種異質接面雙载子電晶體的製作方法。舉例來說， Kovacic等人所揭露之美國專利第6,346,453 BH虎專利即描述一種將犧牲層 覆蓋在魏層上·護後續形成祕位置之_的方法來製作難接面雙 載^電晶體。在Mohammad所揭露的美國第5,523,243號專利中，係福述: 種藉由形成基極之石夕/石夕鍺超晶格及射極之第二超晶格來製作三重異質接面 雙載子電晶體(triple HBT)的方法。經由射極钕刻出一個矩形的溝槽，以使 此含雜賊極接觸。Laderm如等人揭露之美國第5,256,55〇號專利係描述一 種在雙载子電晶體之基極形成形變石夕鍺㈣㈣秘〜)層以改善射極注入
0503-7901TWF 200529299 6,251J38bi :作=基極將相鄰於平台的㈣層移除的方法。在一第 頂部表面以形成石夕鍺基底。 且-選擇性·晶石夕鍺層長在平台 师製彳1異質接面雙載子電晶體的其中題在於，當提供—連續的石夕 面=覆纽(例如是氧化料)作騎料基顧域躲連接的非結晶表 上日守，無_成具有良好品質之娜神鍺層的本質基極。 為使上述問題更加清楚，以下更以第卜2圖依序描述以目前—般程序 所形成之销層的步驟。f 部分卿基底ig上之聰之異質 接，雙載子電晶體陶的切面示_。如圖中所示，於基底1()上形成一 -木和在基底10之-人集極14上形成淺溝槽隔離區(STI)12，淺溝_ 隔離區12隨元倾2。接著，沉積—絕騎16及—多㈣層Μ，且在 讀區2上方的絕緣層16及多晶魏18形成—開口 4，且開口 *延伸至淺 溝槽隔離區12上。為了製作此異質接面雙載子電晶體，在元件區2上長一 相，車又薄的阳種層2G ’晶種層2G會覆魏溝槽隔離區u及多晶梦層18。 覆盍在無結晶的淺溝槽隔離區12上的晶種層2〇具有相對較大的晶粒尺 寸，，致有空隙產生，而發生不連續的情況，如第^圖的g所示。如第2 圖所不，為了形成-異質接面雙載子電晶體之删摻雜基極的緣故，將一腔 内侧:積料層22蟲晶地長在元件區2的晶種層2()上，關為在淺溝槽 隔離區12上的晶種層20具有相對較大的晶粒尺寸的緣故，矽鍺層亦具: 不連續的情況。這齡導致本縣極2撼極接闕，也就是在淺溝槽隔 離區域外賴案化多晶梦層18上之區域c，導電率不良且不均勻。為了避 免则梦鍺基極向外擴散過量，晶種層2〇及石夕鍺層22在相對溫度較低時 進订沉積’這樣會導致晶粒尺寸大，反應時間長JL導電率不良。
所因此在業界極需—種改良製程以製作具有最少外擴散的掺雜單晶石夕錯 本貝基極，並同時提供本質基極與異質基極接觸區之間良好的電性接觸。 0503-7901TWF 6 200529299 【發明内容】 产有紐此，本發日月之目的在於，利用一種二階段溫度程序，於橫跨石夕/ 氧/多晶獨表社形成—摻雜補蟲晶層，其在德底與多㈣層間的氧 化層之橫切表面具有較佳的電連續性及一致性。 本發明之第二目的祕，於橫跨辦婦晶销橫切表面長—羞晶石夕晶 種層’在-升高的第__溫度下’使氧化層表面之⑽種層的晶粒結構縮小， 其上具有一利用較短反應時間所長成之蟲晶矽鍺層。 本發明之另—目的在於，在—溫度較低的第二溫度下長-_層，以 使矽鍺磊晶層具有想要的摻雜輪廓。 曰總結來說，本發明係有關於一種具有改善的石夕鍺基極之異質雙載子電 晶體的製造方法，其中石夕鍺基極係利用二階段溫度程序所形成。晶種層在 高溫下形成時，可以進行較短的反應時間，使氧化石夕層表面上的晶種層具 有車乂小的粒尺寸，以歧善電連續性及—致性；然後，在較低的温度下 沉積石夕鍺蠢晶石夕層及蓋層贿基極維持較窄的沉積輪廢。因為氧化石夕層上 的石夕錯層的電連續性及_致性都被改善的緣故，基極接點的阻抗亦可被改 善。在本發曰月中，這個方法係使用於麵雙載子電晶體。藉由使用單晶矽 基底，上述目的皆可被達成。雙載子電晶體次集極係藉由沉積填或坤來形 成在基底巾由氧化御;t構成的淺溝槽隔離區域形成集極上且環繞在基極 勺元件區周圍。於基底上沉積一絕緣層及一多畢石夕層，並對絕緣層及多晶 石夕層進雜刻’以在元件區上形成_部錢伸至雜槽隔離區上方的開 纟基底上/儿積-全面性的晶種層，以在元件區形成—蠢晶石夕。本發明 ^關鍵特徵主要係在-升高的溫度(第一溫度)下，利用較短的反應時間沉積 日日種層’以縮小由氧化石夕所構成之淺溝槽隔離區域上之晶種層的晶粒尺 寸^些縮小後的晶粒尺寸可使形成在STI氧化層上的晶種層之空隙或不 連、貝的It况減）。本發明的另一特徵在於使用一較低的溫度(第二溫度)下， 利用调進仃腔内(m-situ)沉積以形成石夕錯層，並在全面性形成的晶種層上形
0503-7901TWF 200529299 成石夕蓋層。當降低晶種層的晶粒尺寸來讓不連續減少並改善淺溝槽區域上 切鍺制導電料，職降低後的第二温度可使基極__輪廊降到 联低。輕層、補層、晶種層及他歸都被圖案化以在元件區上形成 雙載子電晶體的石夕鍺基極。基極亦延伸至淺溝槽隔離區域上方且覆宴在多 晶石夕層上，以提供至基極的電性接観域^由降低晶種層及其後:石夕錯 層的晶粒尺寸’在基極及基極接點間的電連續性將可獲得顯著的改盖。 為使本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特 舉較it貝知例，並配合所附圖式，作詳細說明如下： 、 【實施方式】 、現在’說明-種新的製作雙載子電晶體之石夕錯基極的方法，其中在雙 载子基極及雙載子基極接麵域_淺賴氧化層上的電連續性已獲得改 善。這個方法個-種連續的二階段溫度沉積程序，可使sti(由氧化石夕構 成)上之緊接著的晶粒間的間隔變小，以改善雙載子電晶體之主動基極區域 與基極接點間的電連續性。在高溫下沉積一晶種層，以降低晶粒尺寸並改 ΐ物,，n日日魏層在低溫下形成在日日日種層上以鮮鍺層(基極)的掺 二輪郭最J化雖然本方法僅描述删^雙載子電晶體，不過熟知此技藝者 W可了解在相反極性¥亦可貫施，也就是亦可使用在則> 雙載子電晶體 製作上。 士，參考第3圖，本方法由提供—魏底1G開始，祕底1G以具有<1〇〇> 之結晶方向2單晶石夕為佳，且為了形成刪雙载子電晶體，基底以硼摻雜 成P型。接著，如圖所示，在基底10上形成次集極14，且次集極被深溝槽 隔離區(DTI)%繞並電性隔絕，為了簡化圖式，圖中並未顯示。次集極μ 係利用例如疋離子植入等方法來進行腔内摻雜鱗來形成，且其濃度约為 1 ·0Ε16至1 ·〇ε 17 atoms/cm3左右。全部的集極14較佳深度約為3〇〇〇至8〇〇〇α
左右接著’彻光阻罩幕及電漿钱刻等方法铜次集極區域Μ以形成淺 0503-7901TWF 200529299 溝槽，較佳深度為2000至5000A左右；然後，藉由化學氣相沉積(CVD)在 溝槽内填人氧切層’並進行研磨麵來平域基絲面ω，以在次集極 上形成淺溝槽隔離區域(shallow trench isolation，STI)12。STin環繞並 定義出雙載子電晶體基極區域之元件區2。 繼績茶考第3圖，在基底上沉積一全面性的絕緣層16，絕緣層16以使 用四乙氧基矽烷(tetraethosiloxane，TEOS)等反應氣體來進行低壓化學氣相 沉積(l〇w-pressure，LPCVD)所形成之氧化矽層為佳，沉積厚度約為3〇〇至 800A左右，較佳厚度為50〇A。接著，於絕緣層16上沉積一多晶矽層18， 多晶石夕層18藉由魏(_)等反i氣體進行Lpcv〇所沉積而成，沉積厚度 、’、勺為300至800A左古，較佳厚度為5〇〇A。接著，利用光阻罩幕及電漿蝕 刻等方式對多砂層18及絕緣層16進行蝴，以在形成補基極的元件 區2上方形成開口 4，且開口 4亦部分延伸至STI區域12上方。 仍然芬考第3圖，於基底上沉積一全面性的晶種層2〇，晶種層2〇以接 雜石夕為佳，以魏(siao等反應氣體進行CVD或分子束蠢晶(ιη— b_ epitaxy)專方法進行羞晶沉積’晶種層2〇的沉積厚度約為至3⑽入左右， 厚度為2GGA。晶種層20可使在基極區2形成高品f縣㈣層胤； 在STI區12上形成晶粒尺寸較小的多晶矽2〇B ;且部分晶種層2〇c延伸至 下面的多晶矽層18之上方，以在後續用來作為基極之接點。本發明之一關 鍵特徵在於，當在雙載子電晶體基極的元件區2之單晶石夕基底上形成高品 質的蟲晶石夕層2〇A時，先在-升高的溫度(第一溫度)下，用較短的反應時間 在氧化石夕STI區I2上沉積晶種層2〇以降低晶種層施的晶粒尺寸。全面 性的晶種層20的沉積溫度以攝氏6〇〇至75〇度之間的温度為佳。當形成矽 鍺基極時，在STI氧化層I2上之晶粒尺寸較小的多晶石夕施可使不連續的 情況(或者空隙)減少，以改善導電率及一致性。晶種層2〇之較高的沉積溫 度亦可使沉積時間降低，可改善產品的產量。 、 请茶考第4圖’本發明的另一關鍵特徵在於，在一較低的溫度(第二溫
0503-7901TWF 9 200529299 度)下―形成猫日日石夕錯層22。层晶石夕錯層22係利用领進行㈣沉積來在 元件區2形成雙載子電晶體的基極。层晶石夕錯層22由包括_及卿的 反應乱體進減跑t學氣相沉積所沉躺成。反應氣體的缝由屋晶系統 (LPC卿斤控制，以得到鍺原子在1〇子％之間的遙晶石夕錯層^。例如 疋-魏(B2H6)等瓣魏體被施加在為沉積作肋對基極進行刪參雜 至1.0E18至1.0E20at〇ms/cm3左右的漠度。蟲晶石夕錯層22的沉積温产以 氏50度之低於晶種層20的沉積溫度為佳，以使基極的瓣雜輪廊降到最 低。當因為晶種層20之下面部分的晶粒尺寸降低而使在阳區域12 上之蠢晶石夕錯層22的部分22B具有降低的晶粒尺寸時，形成在元件區2之 系晶石夕鍺層22的部分22A可形成基極之一高品質的石夕錯層。這些晶粒尺寸 被降低的石夕鍺部分22B亦可使不連續的情況(或者減少，因此可改善基 極22A及接點區22C間的導電率。 "土 請繼續參考第4圖，在蠢晶石夕錯層22上蠢晶形成一石夕蓋層^。蓋層 24以與蟲晶石夕鍺層22同樣低的溫度進行沉積，以防止领過度的擴散。蓋層 24的沉積厚度約為50至200A，並以100A為佳。 皿曰 請參考第5圖，矽蓋層24、磊晶矽鍺層22、晶種層20及多晶矽層18 被圖案化至絕緣層16以在元件區2上形成雙載子電晶體的石夕錯基極6，圖 案化層的殘餘部分延伸至STI區域12及多晶矽層18上方以作為基極6的 電性接點區8。矽蓋層24、磊晶矽鍺層22、晶種層20及多晶石夕層18係藉 由光阻罩幕及利用含氣物種的蝕刻劑氣體進行非等向性蝕刻以進行圖案 化。 ’、 雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任 何熟習此技藝者，在不脫離本發明之精神和範圍内，當可作更動與潤飾， 因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。 0503-7901TWF 10 200529299 【圖式簡單說明】 第1圖係顯示傳統晶圓上之部八$、 其上形成«則彡絲極之晶種層载子電晶體之城示意圖， 較大的晶粒尺寸及不連續的情況。 '隔離氧化層上的晶種層具有 第2圖係在第1圖所示之傳統邮上之部分完錢雙鮮電晶體均 積基極之蟲晶_層之切面示意圖’並顯示淺溝槽隔離氧化層上之蟲晶砂 層的不連續情況 第3-5圖係顯示本發明之製造雙载子電晶體基極的依序程序步驟的方 法之切面示意圖，且在淺溝槽隔離氧化層上之晶粒結構已被改善，並達到 較佳的電連續性。 【主要元件符號說明】 2〜元件區； 4〜開口； 6〜梦錯基極； 8〜電性接點區； 10〜梦基底； 12〜淺溝槽隔離區； 14〜次集極； 16〜絕緣層； 18〜多晶秒層； 2〇〜晶種層； 20A〜磊晶矽層； 20B〜多晶石夕； 20C〜晶種層； 22、22A、22B〜石夕鍺層； 22C〜接點區； 24〜蓋層。
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Claims (1)

  1. 200529299 十、申請專利範圍： 第一型摻質之元件區 並對其進行圖案化，以在該 於該基底上沉積一絕緣層及一多晶矽層 元件區上形成一開口； 在-第-溫度下’於該基底及該多晶销上形成—全面性晶種層； 以一第二型摻質進行腔内摻雜以形成該石夕鍺層，並在一第二溫度下， 於該全面性晶種層上形成一矽蓋層，·及 /孤又 =該喊層、該補層、該晶種層及該多晶销進行_化至該絕緣 層以在該元件區形成一矽鍺基極。 1如申請專利紐第丨彻叙在基底上製作補_㈣雙載子基 極的方法，其中該基底為—單晶梦晶目，該單晶砍晶圓具有〈祕之結晶方 向。、°曰 3·如申睛專利祀圍帛！項所述之在基底上製作石夕錯層以作為雙載子基 極的方法，其中該該第一型摻質為磷。 《如申請專利範圍第1項所述之在基底上製作補層以作為雙載子基 極的方法，其中該絕緣層為化學氣相沉積而成之氧化石夕層，厚度為3〇〇 2 800人 〇 5·如申請專利細第1項所述之在基底上製作魏層以作為雙載子基 極的方法，其巾該多晶讀由化學氣相沉積法形成，厚度為3GG至800Α， 且以删摻雜’濃度為1.0Ε18至1.0E20atomS/cm3。 如申明專利範圍弟1項所述之在基底上製作石夕鍺層以作為雙載子基 和9方法其中該晶種層為在該元件區蠢晶沉積之石夕層，厚度為100至 300Λ〇 …、 0503-7901TWF 12 200529299 7.如申請專利範圍第！項所述之在基底上製作矽鍺層 極的方法，其中該第-溫度為攝氏6〇〇至75〇度 ’’、又土 為200至600秒。 -且該曰曰種層之沉積時間 8·如^專利範圍第i項所述之在基底上製作贿層以 極的方法，其中該矽鍺層之厚度為2〇〇至卿〇A 栽子基 -溫度低攝氏50度。 4為比該第 9.如㈣專纖項所述之在基底上製作補如作為雙载子其 至的方法’其中該第二型摻質為腔内摻雜删，濃度為咖8 = L0E20atoms/cm3。 至 ㈣中請專利範圍第i項所述之在基底上製作残層以作 極的方法，其中該石夕鍺層之鍺含量為办20原子％。 戰子基 η.如申請_細第丨顧述之在絲絲作_如料雙载 極的方法，其中該矽鍺層利用分子束磊晶形成。 土 12.-種在基底上製作_層以作為雙載子基極的方法， 基極形成於-ΝΡΝ雙载子電晶财，包括下列步驟：-以又載子 提供一基底，該基底具有磷所摻雜的次集極； 基極成複數賴麵，且峨溝槽嶋環繞出該 於該基底上沉積一絕緣層及一多晶梦層； 於每一元舰上之該多㈣層及該絕緣層形成__，且朗口部分 延伸至淺溝槽隔離區域上方； _基底上形成-全面性晶種層以在該元魏上形綠晶層，該晶種 二於-弟-溫度下形成以降低該淺溝槽隔離區上方之該晶種層的晶粒尺 寸， /腔内雜卿成_鍺層，且在—第二溫度下，於該全面性晶種層 上形成一矽盍層以使該硼之擴散輪廓降到最低；及 0503-7901TWF 13 200529299 對該矽蓋層、 在延伸至該淺溝槽 點區域。 ====== 13·如申請專利範圍第12 基極的方法，其中該基底為一 方向。 所述之絲底上製作㊉簡_為雙載子 單晶矽晶圓，該單晶矽晶圓具有<100>之結晶 基極的方細第12顿述之在基缸製作碗如作為雙载子 土 151!該次集極以鱗推雜，濃度為㈣6至侧―3。 美絲*翻第12項所述之在基底上製作魏層以作為雙载子 其中該絕緣層為化學氣相沉積形成之氧切層，厚度為細 16.如申請專利範圍第12賴述之在基底上製作石夕錯層以作為雙載子 土極的方法，其中該多⑽層由化學氣相沉積法形成，厚度為_至嶋A， 且以删摻雜至濃度為1.0E18至l.OE2〇atoms/cm3。 R如申請專概圍第^項所述之在基底上製作_層以作為雙載子 土極的方法，其中該全面性晶種層為該元件區上所磊晶沉積之矽 為1〇〇至3〇〇A〇 又 18·如申請專利範圍第12項所述之在基底上製作矽鍺層以作為雙載子 基極的方法，其中該第—溫度為攝氏_至75G度，且該晶種層的沉積時 間為200至600秒。 ' 19. 如申請專利範圍第12項所述之在基底上製作矽鍺層以作為雙載子 基極的方法，其巾雜鍺層之厚度為2GG至1GGGA，且該第二溫度為比該 弟一溫度低攝氏5〇度。 20. 如申請專利範圍第12項所述之在基底上製作矽鍺層以作為雙載子 基極的方法’其中該矽鍺層為腔内摻雜硼至濃度為1〇E18至 1.0E20at〇ms/cm3 ° 0503-7901TWF 14 200529299 21.如申清專利蔚 子 的方法，1中^ 2項所述之在基底上製作石夕錯層以作為雙載 及如申物彳==她時為⑽原价 基極的方法，其中該石夕錯層撕述之在基底上製作石夕鍺層以作為雙載子 23.如申請專利範圍分子束蟲晶形成。 基極的方法，㈣====物-作為雙載子 0503-7901TWF
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US7504693B2 (en) * 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US8004013B2 (en) * 2007-06-15 2011-08-23 Sandisk 3D Llc Polycrystalline thin film bipolar transistors
WO2009146256A1 (en) * 2008-05-30 2009-12-03 Sarnoff Corporation High-efficiency thinned imager with reduced boron updiffusion
US7943463B2 (en) * 2009-04-02 2011-05-17 Micron Technology, Inc. Methods of semiconductor processing involving forming doped polysilicon on undoped polysilicon
JP6624998B2 (ja) * 2016-03-30 2019-12-25 東京エレクトロン株式会社 ボロンドープシリコンゲルマニウム膜の形成方法および形成装置
JP6777624B2 (ja) 2017-12-28 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US11791159B2 (en) 2019-01-17 2023-10-17 Ramesh kumar Harjivan Kakkad Method of fabricating thin, crystalline silicon film and thin film transistors

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256550A (en) * 1988-11-29 1993-10-26 Hewlett-Packard Company Fabricating a semiconductor device with strained Si1-x Gex layer
JPH0785476B2 (ja) * 1991-06-14 1995-09-13 インターナショナル・ビジネス・マシーンズ・コーポレイション エミッタ埋め込み型バイポーラ・トランジスタ構造
US5426316A (en) * 1992-12-21 1995-06-20 International Business Machines Corporation Triple heterojunction bipolar transistor
US5846867A (en) * 1995-12-20 1998-12-08 Sony Corporation Method of producing Si-Ge base heterojunction bipolar device
US5951757A (en) * 1997-05-06 1999-09-14 The United States Of America As Represented By The Secretary Of The Navy Method for making silicon germanium alloy and electric device structures
US6251738B1 (en) * 2000-01-10 2001-06-26 International Business Machines Corporation Process for forming a silicon-germanium base of heterojunction bipolar transistor
US6346453B1 (en) * 2000-01-27 2002-02-12 Sige Microsystems Inc. Method of producing a SI-GE base heterojunction bipolar device
US6911369B2 (en) * 2003-02-12 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Discontinuity prevention for SiGe deposition
US7517768B2 (en) * 2003-03-31 2009-04-14 Intel Corporation Method for fabricating a heterojunction bipolar transistor

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