TW200423292A - Semiconductor device and method of manufacturing the same - Google Patents

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TW200423292A TW093101001A TW93101001A TW200423292A TW 200423292 A TW200423292 A TW 200423292A TW 093101001 A TW093101001 A TW 093101001A TW 93101001 A TW93101001 A TW 93101001A TW 200423292 A TW200423292 A TW 200423292A
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Katsumi Eikyu
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Description

200423292 玖、發明說明： 【發明所屬之技術領域】 本發明有關於利用淺溝渠隔離（S Τ I ( S h a 1 1 〇 w T r e n c h Isolation))對半導體元件進行元件隔離之半導體裝置及 其製造方法。 【先前技術】 在被ST I進行元件隔離之M0SFET中，由於製造處理時之 離子植入處理步驟或熱處理步驟所產生之通道區域端部之 通道雜質之損失，或引起最後之隔離形狀之來自閘電極之 邊緣電解，使通道區域端部之臨限電壓降低，對通道幅度 之減小使臨限電壓降低，可以觀測到逆窄通道效應。 為著抑制該逆窄通道效應，因此進行隔離形狀之最佳化 或離子植入條件或熱處理條件之最佳化。另外，為抑制逆 窄通道效應，於形成隔離溝渠後，在以絕緣膜埋入之步驟 之前階段，對活性區域側壁（亦為溝渠側壁）植入與通道雜 質相同導電型之雜質離子，提案所謂之側壁植入。另外， 與側壁植入有關者例如被揭示在專利文獻1。 [專利文獻1 ] 曰本專利特開平1 0 - 4 1 3 7號公報 【發明内容】 (發明所欲解決之問題） 在側壁植入時，N型之M0SFET之通道摻雜劑一般使用擴 散係數較大之硼（B )，在將B使用在側壁植入之情況時，在 其後之隔離或Μ 0 S F E T形成用之熱處理步驟，B進行擴散使 5 312/發明說明書(補件)/93-03/93101001 200423292 局部濃度降低，會有不能有效抑制逆窄通道效應之問題。 另外，可以考慮使用銦（I η )代替B，但是I η之擴散係數不 超過Β之數分之一之程度，當實行高溫之熱處理步驟時， 會產生與Β同樣之問題。 本發明用來解決上述之問題，其目的是獲得可以有效抑 制絕緣閘型電晶體之逆窄通道效應之ST I構造之半導體裝 置及其製造方法。 (解決問題之手段） 本發明之申請專利範圍第1項之半導體裝置具備有：半 導體基板；溝渠，從上述半導體基板之表面到指定之深度， 選擇性地形成；隔離絕緣膜，埋入到上述溝渠内所形成， 被上述隔離絕緣膜隔離之上述半導體基板之上層部，規定 作為絕緣閘型之指定電晶體之電晶體形成區域；第1半導 體層，沿著上述溝渠側面形成在上述電晶體形成區域；和 第2半導體層，形成在上述第1半導體層内之上述溝渠側 面側；上述第2半導體層包含與上述指定電晶體之通道區 域相同導電型之指定雜質，上述第1半導體層具有抑制因 熱處理使上述指定雜質擴散之性質。 本發明之申請專利範圍第 4項之半導體裝置之製造方 法，包含有以下步驟：（a )從半導體基板之表面到指定之深 度，選擇性地形成溝渠；（b)從上述半導體基板之上述溝渠 側面植入第1雜質，用來沿著上述半導體基板之上述溝渠 側面，形成第1雜質植入區域；（c )從上述半導體基板之上 述溝渠側面植入第2雜質，用來形成被收容在上述第1雜 6 312/發明說明書(補件)/93-03/93101001 200423292 質植入區域之第2雜質植入區域；（d )在上述步驟（b )、（ c ) 之後進行熱處理，藉由使上述第1和第2雜質區域内之上 述第1和第2雜質活性化，以沿著上述溝渠側面而在上述 半導體基板上獲得第1和第2半導體層；（e)在上述溝渠内 形成隔離絕緣膜，被上述隔離絕緣膜隔離之上述半導體基 板之上層部，規定作為絕緣閘型之指定電晶體之電晶體形 成區域；和（f )在上述電晶體形成區域形成上述指定電晶 體， 上述第2雜質包含與上述指定電晶體之通道區域相同導 電型之雜質，上述第1半導體層具有抑制上述第2雜質之 擴散之性質。 本發明之申請專利範圍第 5項之半導體裝置之製造方 法，包含有以下步驟：（a)從半導體基板之表面到指定之深 度，選擇性地形成溝渠；（b)從上述半導體基板之上述溝渠 側面植入第1雜質，用來沿著上述半導體基板之上述溝渠 側面，形成第1雜質植入區域；（c )在上述步驟（b )之後進 行熱處理，使上述第1雜質區域内之上述第1雜質活性化， 用來在上述溝渠側面之上述半導體基板獲得第1半導體 層；（d)在上述半導體基板之上述溝渠側面植入第2雜質， 用來形成被收容在第1半導體層内之第2雜質植入區域； (e )在上述步驟（d )之後進行熱處理，使上述第2雜質植入 區域内之上述第2雜質活性化，用來在上述第1半導體層 内獲得第2半導體層；（f )在上述溝渠内形成隔離絕緣膜， 被上述隔離絕緣膜隔離之上述半導體基板之上層部，規定 7 312/發明說明書(補件)/93-03/93101001 200423292 作為絕緣閘型之指定之電晶體之電晶體形成區域，和（g) 在上述電晶體形成區域形成上述指定電晶體； 上述第2雜質包含與上述指定電晶體之通道區域相同導 電型之雜質，上述第1半導體層具有抑制上述第2雜質之 擴散之性質。 【實施方式】 (發明原理） 本發明之原理主要的是在側壁植入時，使 B ( I η )之植入 只在溝渠側壁（亦即包圍溝渠之基板之一部份）進行，對被 STI進行元件隔離之M0SFET不會造成不良之影響，只在溝 渠側壁選擇性地形成Β擴散抑制層，將Β植入到Β擴散抑 制層内，用來抑制Β之擴散。 Β擴散抑制層可以考慮使用S i G e (矽鍺）層。但是，在基 礎物性之領域，在S i G e中隨著G e濃度之上升，使表示晶 格間S i型之擴散之雜質之擴散係數降低。 另外，本發明人確認假如在溝渠側壁形成薄的S i G e時， 不會對Μ 0 S F E T之性能造成不良之影響。 (實施形態1 ) 圖1是剖面圖，用來表示本發明之實施形態1之半導體 裝置之構造。如該圖所示，隔離絕緣膜2形成埋入到溝渠 1 0，該溝渠1 0形成在作為半導體基板之矽基板1之上層 部。利用隔離絕緣膜 2用來規定矽基板 1 之上層部作為 Μ 0 S F Ε Τ形成區域（電晶體形成區域）。 在矽基板1之溝渠1 0外之矽基板1之表面上形成閘極氧 8 312/發明說明書(補件)/93-03/93101001 200423292 化膜1 8，在閘極氧化膜1 8上形成由多晶矽等構成之閘電 極層 3。另外，圖 1相當於在通道幅度方向切斷 N型之 M0SFET之通道區域之剖面，在圖 1 之深度方向形成有源 極·〉及極區域。 另外，沿著矽基板1之溝渠1 0之側壁（側面）形成作為第 1半導體層之SiGe層4之薄層，在該SiGe層4内（溝渠10 側）形成作為第2半導體層之含有B之SiGe層5。因此， 石夕基板1之上層部之SiGe層4和含有B之SiGe層5成為 MOSFET之通道區域之端部區域。 S i G e層4之膜厚被設定成為可以有效的抑制B之擴散， 而且不會對利用溝渠10形成與其他元件隔離之MOSFET之 性能造成不良之影響。例如，當溝渠1 0、1 0 (在圖1中溝 渠1 0只顯示1個，但是實際存在有多個）間為1 0 0 n m之情 況時，S i G e層 4之膜厚最好為2 0 n m程度以下。依照此種 方式設定SiGe層4之膜厚時，不會對所形成之MOSFET之 性能造成不良之影響。
SiGe層4(含有B之SiGe層5)之Ge濃度因為在數at%(原 子百分率（a t :原子數））程度可以有效的抑制 B之擴散係 數，所以最好包含1 a t %以上之G e。 另外，含有B之SiGe層5中之B濃度最好設定成為在不 超過4x 10I8cnT3之範圍（因為PN接面部之帶間隧道現象變 為顯著，洩漏電流之增大不可忽視），可以局部的補償通道 摻雜劑之程度。另外，含有B之S i G e層5之膜厚最好是形 成在後來之氧化步驟不會受到被吸出到隔離絕緣膜2側之 9 312/發明說明書(補件)/93-03/93101001 200423292 影響之範圍程度以下，在通道區域角部附近最好以數1 ο 程度以下之厚度形成。另外，SiGe層4之膜厚最好形成 含有B之SiGe層5之膜厚成為最佳化，用來確實的覆蓋 有B之SiGe層5。 依照此種方式，實施形態1之半導體裝置在具有作為 擴散抑制層之功能之S i G e層4内，形成含有B之S i G e 5。因此，在含有B之SiGe層5形成後之熱處理步驟， 用SiGe層4和含有B之SiGe層5之SiGe可以抑制B從 有B之S i G e層5擴散，所以可以以能夠抑制逆窄通道效 之位準維持B之局部濃度。 其結果是實施形態1之半導體裝置可以有效的抑制逆 通道效應，不會對被S T I隔離形成之Μ 0 S F E T之性能造成 良之影響。 (實施形態2 ) 圖2是剖面圖，用來表示本發明之實施形態2之半導 裝置之構造。如該圖所示，在溝渠1 0之側壁，與實施形 1同樣的形成S i G e層4之薄層，在該S i G e層4内（溝渠 側）形成含有I η之S i G e層6。 另外，含有In之SiGe層6中之In濃度最好設定成為 不超過4 X 1 0 18 c πΓ3之範圍，可以局部的補償通道摻雜劑 程度。另外，含有In之SiGe層6之膜厚最好是在後來 氧化步驟不會受到被吸出到隔離絕緣膜2側之影響之範 程度以下，在通道區域角部附近最好以數1 0 n m程度以下 度形成。另外，SiGe層4之膜厚最好形成對含有In之Si 312/發明說明書(補件)/93-03/93101001 n m 對 含 B 層 利 含 應 窄 不 體 態 10 在 之 之 圍 厚 G 6 10 200423292 層6之膜厚最佳化，用來確實的覆蓋含有In之SiGe層 另外，與實施形態1同樣的，在矽基板1之溝渠1 0外 矽基板 1之表面上形成閘極氧化膜 1 8，在閘極氧化膜 上形成閘電極層3。 依照此種方式，實施形態2之半導體裝置在具有作為 擴散抑制層之功能之S i G e層4内，形成含有I η之S i 層6。因此，在含有In之SiGe層6形成後之熱處理步驟 利用S i G e層4和含有I η之S i G e層6之S i G e可以抑制 從含有I η之S i G e層6擴散，所以與實施形態1同樣的 可以有效的抑制逆窄通道效應使其不會對 M0SFET之性 造成不良之影響為其效果。 另外，I η之擴散係數比B小，所以S i G e層4之膜厚 以形成比實施形態1之情況薄為其效果。 (實施形態3 ) 圖3至圖7是剖面圖，用來表示本發明之實施形態3 半導體裝置之製造方法。另外，實施形態3之製造方法 用來獲得實施形態1之半導體裝置之第1製造方法。 首先，如圖3所示，在矽基板1之表面順序的形成遮 層11〜13，在圖案製作後，以遮罩層11〜13作為遮罩 從矽基板1之表面進行蝕刻處理。用來在矽基板1之上 部選擇性地形成溝渠1 0。另外，作為遮罩層1 1、1 2和 者例如亦可以考慮使用氧化膜、多晶石夕層和氮化膜之3 積層構造。或是使用氧化膜和氮化膜之2層積層構造。 其次，如圖4所示，從遮罩層1 1〜1 3之開口部2 0， 312/發明說明書(補件)/93-03/93101001 6 ° 之 18 In Ge In 能 可 之 是 罩 層 13 層 將 11 200423292 G e離子7傾斜的植入到溝渠1 0之側壁部，用來沿著溝渠 1 0之側面，形成作為第1雜質植入區域之G e植入區域1 4。 在本說明書中，G e作為矽基板1之第1雜質。 然後，如圖5所示，從遮罩層1 1〜1 3之開口部2 0，將B 離子8傾斜的植入到溝渠1 0之側壁部，用來形成作為第2 雜質植入區域之B植入區域1 5。這時，B植入區域1 5形成 在Ge植入區域14内。B成為與N型之MOSFET之通道區域 相同導電型之第2雜質。 然後，在氧化環境氣體中實行熱處理步驟，用來使 Ge 植入區域1 4和B植入區域1 5中之G e和B活性化，藉以如 圖6所示的形成SiGe層4，和被收容在SiGe層4内之含 有B之SiGe層5。這時，亦在該溝渠10之内壁同時形成 薄的熱氧化膜1 7。利用該熱氧化膜1 7之形成可以使溝渠 1 0之上部角部成為圓形，在Μ 0 S F E T形成後可以緩和電場 從閘電極朝向上述上部角部集中。另外，該熱處理步驟亦 可以在氮化環境氣體等之氧化環境氣體以外之環境進行。 然後，如圖7所示，使用遮罩層1 1〜1 3作為遮罩，將絕 緣膜埋入到溝渠1 0内，施加CΜΡ處理用來形成隔離絕緣膜 2 (與熱氧化膜1 7形成一體）。將被該隔離絕緣膜2隔離之 矽基板1之上層部，規定作為MOSFET形成區域。 然後，除去遮罩層 1 1〜1 3，利用現有之方法在 MOSFET 形成區域，形成P井區域（矽基板1為P型時可以省略）， 閘極氧化膜1 8，閘電極層 3 (參照圖1 )和源極·沒極區域 等，可以用來獲得圖1所示之實施形態1之構造。隔離絕 12 312/發明說明書(補件)/93-03/93101001 200423292 緣膜2在Μ 0 S F E T之製造時和濕式蝕刻處理之實行時，經由 去除上部，可以成為圖1所示之構造。另外實施形態3之 製造方法之進行是使SiGe層4之膜厚，Ge濃度，含有Β 之S i G e層5之膜厚，B濃度等可以滿足實施形態1所述之 條件。 依照此種方式，實施形態3之製造方法是利用圖6所示 之熱處理步驟同時形成SiGe層4和含有B之SiGe層5。 因此，B植入區域15中之B變成在SiGe内擴散，為著使 其擴散係數降低，所以具有包含B之S i G e層5，使在圖5 之 B離子 8之植入步驟被局部導入之 B之擴散被有效抑 制，可以獲得此種方式之實施形態1之半導體裝置。 另外，在實施形態3之製造方法中，在圖4所示之Ge 離子7之植入時，經由以高劑量（用以抑制B之擴散係數之 濃度只要1 a t %以上即足夠）植入G e，可以使溝渠1 0之側 壁部非晶形化，可以抑制B離子8之植入時之通道現象為 其效果。 另外，在G e離子7或B離子8之植入時，經控制離子植 入之傾斜（t i 1 t)角，可以控制由於遮罩層1 1〜1 3之屏蔽對 溝渠1 0之底部有無導入Ge和B。另外，在本實施形態中， 有無對溝渠1 0之底部導入Ge和B均可。 (實施形態4 ) 圖 8至圖 1 2是剖面圖，用來表示本發明之實施形態 4 之半導體裝置之製造方法。另外，實施形態4之製造方法 是用來獲得實施形態1之半導體裝置之第2製造方法。 13 312/發明說明書(補件)/93-03/93101001 200423292 首先，如圖8所示，在矽基板1之表面順序的形成遮 層1 1〜1 3，圖案製作後，以遮罩層1 1〜1 3作為遮罩， 矽基板1之表面進行蝕刻處理，用來在矽基板1之上層 選擇性地形成溝渠1 0。 其次，如圖9所示，從遮罩層1 1〜1 3之開口部2 0， G e離子7傾斜的植入到矽基板1之溝渠1 0之側壁部， 來沿著溝渠1 0之側面形成G e植入區域1 4。 然後，在氧化環境氣體中實行熱處理步驟，用來使 植入區域1 4内之G e活性化，藉以如圖1 0所示的形成S i 層4。這時，亦在溝渠1 0之内壁同時形成薄的熱氧化膜1 另外，該熱處理步驟亦可以在氮化環境氣體等之氧化環 氣體以外之環境進行。 然後，如圖1 1所示，從遮罩層1 1〜1 3之開口部2 0， B離子8傾斜的植入到溝渠1 0之側壁部之S i G e層4之 面内，用來形成被收容在SiGe層4内之B植入區域15 然後，如圖 1 2所示，在氧化環境氣體中實行熱處理 驟，用來使S i G e層4内之B植入區域1 5中之B活性化 用來形成含有B之S i G e層5。這時，B以擴散係數被降 之狀態在S i G e内進行擴散，用來形成被收容在S i G e層 内之含有B之SiGe層5。另外，該熱處理步驟亦可以在 化環境氣體等之氧化環境氣體以外之環境進行。 然後，與實施形態3同樣的，在溝渠1 0内形成隔離絕 膜2之後，利用現有之方法形成M0SFET，可以用來獲得 1所示之實施形態2之半導體裝置。另外，實施形態4 312/發明說明書(補件)/93-03/93101001 罩 從 部 將 用 Ge Ge 7〇 境 將 表 ) 步 ， 低 4 氮 緣 圖 之 14 200423292 製造方法之進行是使SiGe層4之膜厚，Ge濃度，令 之S i G e層5之膜厚，B濃度等可以滿足實施形態1所 條件。 依照此種方式，實施形態4之製造方法是利用圖1 0 1 2所示之熱處理步驟，互相獨立的形成S i G e層4和, 之SiGe層5。在圖12所示之步驟中，B在SiGe内進 散，為著使其擴散係數降低，有效的抑制在圖1 1之B 8之植入步驟被局部導入之B之擴散，可以獲得此種 之實施形態1之半導體裝置。 另外，在實施形態 4中，因為以不同之步驟形成 層4和含有B之SiGe層5,所以不需要考慮含有B之 層5之形成，可以利用適於SiGe層4之熱處理，用來 S i G e 層 4 〇 另外，在B離子8之植入前，實行SiGe層4形成用 處理，所以由於G e離子7之植入發生在溝渠1 0之側 之晶格缺陷，在B離子8之植入前可以完全回復，可 制對B之擴散之影響。 亦即，在實施形態3之製造方法中，因為S i G e之結 和B之擴散同時發生，所以由於Ge植入所發生之晶格 使 B 產生 TED(Transient Enhanced Diffusion:過度 擴散）現象，會產生難以具有B之擴散抑制之狀態，但 實施形態4中，當B之擴散時，因為如上所述，晶格 被回復，所以可以確實的避免上述TED現象。 另外，在G e離子7或B離子8之植入時，經由控制 312/發明說明書(補件)/93-03/93101001 有B 述之 和圖 有B 行擴 離子 方式 SiGe SiGe 形成 之熱 壁部 以抑 晶4匕 缺陷 增速 是在 缺陷 離子 15 200423292 植入之傾斜（t i 1 t)角，可以控制由於遮罩層1 1〜1 3之 對溝渠1 0之底部有無導入G e和B。另外，在本實施 中，有無對溝渠1 0之底部導入G e和B均可。 (實施形態5 ) 圖1 3至圖1 6是剖面圖，用來表示本發明之實施形 之半導體裝置之製造方法。另外，實施形態5之製造 是用來獲得實施形態2之半導體裝置之第1製造方法 首先，如圖1 3和圖14所示，利用與實施形態3之 和圖4所示同樣之步驟，形成溝渠1 0和G e植入區域 然後，如圖1 5所示，從遮罩層1 1〜1 3之開口部2 0 I η離子9傾斜的植入到溝渠1 0之側壁部，用來形成 第2雜質植入區域之I η植入區域1 6。這時，I η植入 16形成在Ge植入區域14内。 然後，實行熱處理步驟，如圖1 6所示，用來形成 層4和被收容在SiGe層4内之含有In之SiGe層6。3 在溝渠1 0之内壁亦同時形成薄的熱氧化膜1 7。 然後，與實施形態3同樣的，在溝渠1 0内形成隔離 膜2之後，利用現有之方法形成Μ 0 S F E T，可以用來獲 2所示之實施形態2之半導體裝置。另外，實施形態 製造方法之進行是使SiGe層4之膜厚，Ge濃度，含； 之S i G e層6之膜厚，I η濃度等可以滿足實施形態2 之條件。 依照此種方式，實施形態5之製造方法是利用圖1 6 之熱處理步驟同時形成SiGe層4和含有In之SiGel 312/發明說明書(補件)/93-03/93101001 屏蔽 形態 態5 方法 〇 圖3 14° ，將 作為 區域 SiGe [時， 絕緣 得圖 5之 t In 所述 所示 16 200423292 因此，In植入區域16中之In變成在SiGe内擴散，為著 使其擴散係數降低，所以具有含有I η之S i G e層6，使在 圖15之In離子9之植入步驟被局部導入之In之擴散被有 效抑制，可以獲得此種方式之實施形態2之半導體裝置。 另外，在實施形態5之製造方法中，在圖1 4所示之G e 離子 7之植入時，經由以高劑量植入G e，可以使溝渠1 0 之側壁部非晶質化，可以抑制I η離子9之植入時之通道現 象為其效果。 另外，在G e離子7或I η離子9之植入時，經由控制離 子植入之傾斜角，可以控制由於遮罩層1 1〜1 3之屏蔽對溝 渠10之底部有無導入Ge和In。另外，在本實施形態中， 有無對溝渠10之底部導入Ge和In均可。 (實施形態6 ) 圖1 7至圖21是剖面圖，用來表示本發明之實施形態6 之半導體裝置之製造方法。另外，實施形態6之製造方法 是用來獲得實施形態2之半導體裝置之第2製造方法。 如圖1 7至圖1 9所示，利用與實施形態4之圖8〜圖1 0 所示同樣之步驟，順序的形成溝渠1 0，G e植入區域1 4 (在 圖10所示之步驟成為SiGe層4)，SiGe層4和閘極氧化膜 18° 然後，如圖2 0所示，從遮罩層1 1〜1 3之開口部2 0，將 I η離子9傾斜的植入到溝渠1 0之側壁部之S i G e層4之表 面内，用來形成被收容在SiGe層4内之In植入區域16。 然後，如圖2 1所示，進行熱處理使I η從S i G e層4内之 17 312/發明說明書(補件)/93 -03/93101001 200423292
In植入區域16擴散，用來形成含有In之SiGe層6。這時， 以I η在 S i G e内之擴散係數被抑制成很低之狀態，使 I η 進行擴散，用來形成被收容在SiGe層4内之含有In之SiGe 層6 〇 然後，與實施形態3同樣的，在溝渠1 0内形成隔離絕緣 膜2之後，利用現有之方法形成Μ 0 S F E T，可以用來獲得圖 2所示之實施形態2之半導體裝置。另外，實施形態6之 製造方法之進行是使SiGe層4之膜厚，Ge濃度，含有In 之S i G e層6之膜厚，I η濃度等可以滿足實施形態2所述 之條件。 依照此種方式，實施形態6之製造方法是利用圖1 9和圖 2 1所示之熱處理步驟，互相獨立的形成S i G e層4和含有 In之SiGe層 6。在圖21所示之步驟中，變成In在SiGe 内擴散，為著使其擴散係數降低，所以有效的抑制在圖2 0 之I η離子9之植入步驟被局部導入之I η之擴散，可以獲 得此種方式冬實施形態2之半導體裝置。 另外，在實施形態 6中，因為以不同之步驟形成 S i G e 層4和含有In之SiGe層6，所以可以利用適於SiGe層4 之熱處理，用來形成SiGe層4。 另外，在In離子9之植入前，實行SiGe層4形成用之 熱處理，所以由於G e離子7之植入發生在溝渠1 0之側壁 部之晶格缺陷，在I η離子9之植入前可以完全回復，可以 抑制對I η之擴散之影響。 亦即，在實施形態5之製造方法中，因為S i G e之結晶化 18 312/發明說明書(補件)/93-03/93101001 200423292 和I η之擴散同時發生，所以由於G e植入所發生之晶格缺 陷使I η產生T E D現象，會產生難以具有I η之擴散抑制之 狀態，但是在實施形態6中，當I η之擴散時，因為如上所 述，晶格缺陷被回復，所以可以確實的避免上述TED現象。 另外，在G e離子7或I η離子9之植入時，經由控制離 子植入之傾斜角，可以控制由於遮罩層1 1〜1 3之屏蔽對溝 渠1 0之底部有無導入G e和I η。另外，在本實施形態中， 有無對溝渠1 0之底部導入G e和I η均可。 (發明效果） 依照以上所說明之方式，本發明之申請專利範圍第1項 之半導體裝置因為在第1半導體層内形成包含有指定之雜 質之第2半導體層，具有可以抑制該指定之雜質隨著熱處 理而擴散之性質，所以在製造階段可以有效的抑制該指定 之雜質之擴散，可以有效的抑制指定之電晶體之逆窄通道 效應。 本發明之申請專利範圍第4項之半導體裝置之製造方法 是利用步驟（b)、（ c)之處理，在第1雜質區域内形成第2 雜質區域。在此種狀態實行步驟（d )之熱處理，所以同時形 成第1和第2半導體層。 因此，因為成為第2雜質在具有可以抑制第2雜質之擴 散之性質之第1半導體層内進行擴散，所以可以有效的抑 制第2雜質之擴散，所獲得之半導體裝置可以有效的抑制 指定之電晶體之逆窄通道效應。 本發明之申請專利範圍第5項之半導體裝置之製造方法 19 312/發明說明書(補件)/93-03/93101001 200423292 是利用步驟（b)〜（d)之處理，在第1半導體層内形成第2 雜質區域。在此種狀態實行步驟（e )之第2半導體層形成用 之熱處理，所以變成第2雜質在具有可以抑制第2雜質之 擴散之性質之第1半導體層内進行擴散。 其結果是所獲得之半導體裝置經由有效的抑制第2雜質 之擴散，可以有效的抑制指定之電晶體之逆窄通道效應。 另外，因為利用互相獨立之步驟（c )和（f )之熱處理分別 形成第1和第2半導體層，所以在步驟（c)之實行時，可以 不考慮第2半導體層之形成，實行適於第1半導體層之熱 處理。 【圖式簡單說明】 圖1是剖面圖，用來表示本發明之實施形態1之半導體 裝置之構造。 圖2是剖面圖，用來表示本發明之實施形態2之半導體 裝置之構造。 圖3是剖面圖，用來表示本發明之實施形態3之半導體 裝置之製造方法。 圖4是剖面圖，用來表示本發明之實施形態3之半導體 裝置之製造方法。 圖5是剖面圖，用來表示本發明之實施形態3之半導體 裝置之製造方法。 圖6是剖面圖，用來表示本發明之實施形態3之半導體 裝置之製造方法。 圖7是剖面圖，用來表示本發明之實施形態3之半導體 20 312/發明說明書(補件)/93-03/93101001 200423292 裝置之製造方法。 圖8是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法。 圖9是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法。 圖1 0是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法。 圖1 1是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法。 圖1 2是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法。 圖1 3是剖面圖，用來表示本發明之實施形態5之半導體 裝置之製造方法。 圖1 4是剖面圖，用來表示本發明之實施形態5之半導體 裝置之製造方法。 圖1 5是剖面圖，用來表示本發明之實施形態5之半導體 裝置之製造方法。 圖1 6是剖面圖，用來表示本發明之實施形態5之半導體 裝置之製造方法。 圖1 7是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法。 圖1 8是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法。 圖1 9是剖面圖，用來表示本發明之實施形態6之半導體 21 312/發明說明書(補件)/93 -03/93101001 200423292 裝置之製造方法。 圖2 0是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法。 圖2 1是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法。 (元件符號說明） 1 矽 基 板 2 隔 離 絕 緣 膜 3 閘 電 極 層 4 Si Ge 層 5 含 有 B 之 S i G e 層 6 含 有 I η之S i G e層 7 Ge 離 子 8 B離子 9 In 離 子 10 溝 渠 1 1 〜1 3 遮 罩 層 14 Ge 植 入 域 15 B ； 植入區J 咸 16 In 植 入 1^ 域 17 熱 氧 化 膜 18 閘 極 氧 化 膜 20 開 口 部
22 312/發明說明書(補件)/93-03/93101001

Claims (1)

  1. 200423292 拾、申請專利範圍： 1. 一種半導體裝置，其特徵具備有： 半導體基板； 溝渠，從上述半導體基板之表面到指定之深度選擇性地 形成； 隔離絕緣膜，埋入到上述溝渠内所形成，被上述隔離絕 緣膜隔離之上述半導體基板之上層部，規定作為絕緣閘型 之指定電晶體之電晶體形成區域； 第1半導體層，沿著上述溝渠側面形成在上述電晶體形 成區域，和 第2半導體層，形成在上述第1半導體層内之上述溝渠 側面側； 上述第2半導體層包含與上述指定電晶體之通道區域相 同導電型之指定雜質，上述第1半導體層具有抑制因熱處 理使上述指定雜質擴散之性質。 2 .如申請專利範圍第1項之半導體裝置，其中 上述第1半導體層包含矽鍺（SiGe)層； 上述指定雜質包含硼（B);和 上述第2半導體層包含含有B之SiGe層。 3 .如申請專利範圍第1項之半導體裝置，其中 上述第1半導體層包含SiGe層； 上述指定雜質包含銦（I η ); 上述第2半導體層包含含有In之SiGe層。 4. 一種半導體裝置之製造方法，其特徵包含有以下步驟： 23 312/發明說明書(補件)/93-03/93101001 200423292 (a )從半導體基板之表面到指定之深度，選擇性地形成溝 渠； (b)從上述半導體基板之上述溝渠側面植入第1雜質，用 來沿著上述半導體基板之上述溝渠側面，形成第1雜質植 區域， (c )從上述半導體基板之上述溝渠側面植入第2雜質，用 來形成被收容在上述第1雜質植入區域内之第2雜質植入 區域； (d)在上述步驟（b)、（c)之後進行熱處理，藉由使上述第 1和第2雜質區域内之上述第1和第2雜質活性化，以沿 著上述溝渠側面而在上述半導體基板上獲得第1和第2半 導體層； (e )在上述溝渠内形成隔離絕緣膜，被上述隔離絕緣膜隔 離之上述半導體基板之上層部，規定作為絕緣閘型之指定 電晶體之電晶體形成區域；和 (f )在上述電晶體形成區域形成上述指定電晶體； 上述第2雜質包含與上述指定電晶體之通道區域相同導 電型之雜質，上述第1半導體層具有抑制上述第2雜質擴 散之性質。 5. —種半導體裝置之製造方法，其特徵包含有以下步驟： (a )從半導體基板之表面到指定之深度，選擇性地形成溝 渠； (b )從上述半導體基板之上述溝渠側面植入第1雜質，用 來沿著上述半導體基板之上述溝渠側面，形成第1雜質植 24 312/發明說明書(補件)/93-03/93101001 200423292 入區域， (c) 在上述步驟（b)之後進行熱處理，使上述第1雜質區 域内之上述第1雜質活性化，用來在上述溝渠側面之上述 半導體基板獲得第1半導體層； (d) 在上述半導體基板之上述溝渠側面植入第2雜質，用 來形成被收容在第1半導體層内之第2雜質植入區域； (e )在上述步驟（d )之後進行熱處理，使上述第2雜質植 入區域内之上述第2雜質活性化，用來在上述第1半導體 層内獲得第2半導體層； (f )在上述溝渠内形成隔離絕緣膜，被上述隔離絕緣膜隔 離之上述半導體基板之上層部，規定作為絕緣閘型之指定 電晶體之電晶體形成區域；和 (g)在上述電晶體形成區域形成上述指定電晶體； 上述第2雜質包含與上述指定電晶體之通道區域相同導 電型之雜質，上述第1半導體層具有抑制上述第2雜質之 擴散之性質。 6. 如申請專利範圍第 4或 5項之半導體裝置之製造方 法，其中 上述半導體基板包含石夕基板； 上述第1雜質包含錯（Ge); 上述第2雜質包含B; 上述第1半導體層包含SiGe層；和 上述第2半導體層包含含有B之SiGe層。 7. 如申請專利範圍第 4或 5項之半導體裝置之製造方 25 312/發明說明書(補件)/93-03/93101001 200423292 法，其中 上述半導體基板包含石夕基板； 上述第1雜質包含Ge; 上述第2雜質包含In; 上述第1半導體層包含SiGe層； 上述第2半導體層包含含有In之SiGe層。
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