TW200422421A - Method of forming a metal layer over a patterned dielectric by electroless deposition using a catalyst - Google Patents

Method of forming a metal layer over a patterned dielectric by electroless deposition using a catalyst Download PDF

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TW200422421A TW093101347A TW93101347A TW200422421A TW 200422421 A TW200422421 A TW 200422421A TW 093101347 A TW093101347 A TW 093101347A TW 93101347 A TW93101347 A TW 93101347A TW 200422421 A TW200422421 A TW 200422421A
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Description

200422421 ,、發明說明 【發明所屬之技術領域】 本發明大體上係有關製造積體電路之領域，更詳言 二有關藉由濕式化學沈積法（例如無電鍍覆）於圖案 化介電質(例如溝槽與導孔)上形成金屬層。 【先前技術】 旦貝體電路中’通常以實質上為平面配置的方式， 將大里的電路元件（例如電晶體、電容器、電阻器等）形 :於適當基材内或形成於基材上。由於積體電路的大量 :路兀件及所需要的複雜佈局，通常可能無法將個別電 件的電性連接建立在其上已製有電路元件的相同層 :、’因此需要一或多個額外的“配線，，層(也稱為金屬化 ^此等金屬化層通常包括提供層内電性連接的金屬 也包括複數個層間連接（也稱為導孔），其中此 4立屬、.泉與導孔也可通稱為互連。 :„電路中電路元件的特徵尺寸不斷縮 仔特疋晶片區域的電路元件數 ^遺之增加’所以需要甚至更大量增加電性 ，以提供期望的電路功能。因此，堆疊金屬 會隨著每晶片區域的電路元件數目變大而‘加。 由方；製造複數個金屬化岸 例如以結A “r: 富挑戰性的問題， “呂為主的稷雜微處理器所需要之達 屬化層的機械、熱與電性可靠度，半導體製造者I:至 可容許較高電流密度並因此可減少互連尺寸的金 92512 6 200422421 代已為吾人所熟知的金屬化金屬鋁。例如，銅為—般視 為用以取代鋁之可行的候選金屬，因為和鋁相比時，銅 具有較高的電遷移阻力及顯著較低電阻率的較優里特 性。儘管有這些優點，“銅也會表現出與半導體設備 中之銅加工處理有關的若干缺點。舉例而言，藉由已建 立的沈積方法（例如化學蒸氣沈積（CVD)及物理蒸氣沈 積（PVD)) ’可能無法有效地將銅大量敷設至基材上，且 由於銅會形成非揮發性反應產物的特性，所以藉由常用 的非等向蝕刻步驟可能無法使銅有效地圖案化。因此， 在製造含銅金屬化層的過程中，較佳為使用所謂的金 鑲嵌技術’其中先敷設介電層，然後使其圖案化以定義 溝槽與導孔，接著以銅填充這些溝槽與導孔。銅的另一 項主要缺點為在二氣化石々g甘Μ人+ 的傾向。 魏Μ其他介電材财有容㈣散 /於接下來銅可能容易移動至敏感的半導體區域而 頁著改文其4寸性’因此需要使用所謂的阻隔材料，钍人 以銅為主的金屬化作用，以實質上避免銅任意向外：： 至周圍的介電材料内。由於溝槽與導孔的尺寸—般接近 大約〇加的寬度或直徑’甚至很少有約5或更高的導 孔縱橫比，因此使阻隔層確實沈積在導孔與溝槽的所有 表面上及接著在實f上沒有空隙的情況下以銅填充已成 為製造新式積體電路的最大挑戰性問題之一。 目則，形成以銅為主的金屬化層係藉由使適當介電 層圖案化及藉由先it _技術（例如踐射沈積）沈積阻隔 92512 7 200422421 層（例如由鈕及/或氮化鈕所組成者）加以進行。對於在具 有5或甚至更高縱橫比的導孔内沈積1〇至5〇咖的阻 隔層而言，通常使用增強型濺射工具。此種工具係提供 在標靶原子濺射離開標靶之|，使該標靶原+之期望部 分料化的可能性，藉此在某種程度上控料孔内的底 部覆盍率及側壁覆蓋.之後，將銅填人導孔與溝槽内， 其中已證實電鑛為可行的處理技術，因為在所謂由下而 上的方式（其仙實質上無空㈣方式於底部開始填充 =中，和CVD與PVD的速率相比’電链能以高沈積 速率填充導孔與溝槽。—般而言，在電鍍金屬的過程中，、 在欲鍍表面與鍍覆溶液之間必須施加外電場。由於可使 =導體製造用基材在限制區域處（通常是該基材之周邊 =，因此導電層會覆蓋該基材及欲接受必須形成之 面：之前沈積在圖案化介電質上的阻隔層 了作為現订分布層，然而目前證明鑑於結晶 與附著特性，在後續雷辦制炉由十热 ^ ^ 在後4鍍製^需要所謂的銅晶種層以 纹仔具有所需電性和機械性質的銅 層典型係藉使用實質上與用於沈積阻晶種 具之減射沈積加以敷設。 Μ相同的處理工 二未來裝置世代之。及更小的導孔尺寸而 ° 〃、有如阻隔層及晶種層所要求的高均勻声之超後入 屬層的濺射沈積可能會變成一項限制因素，^ 二 進濺射卫具的覆蓋率特性在沒有顯著 況下可能無法進—步地提升，此寺-的情 艮似乎不是簡單的 92512 200422421 =而已:特別是晶種層的沈積可能無法用pvd的簡單 口以進仃…里的晶種層均勻性一 “只，，要求充分艿士入舜# J %阻層 合卜，70王设盍開口之内表面'在某種程度上 曰決疋下列電鍍製程的均勾性。此外，當製造適合作為 :隔：之超薄層的_技術用於形成晶種層時，可能會 ¥致電阻增加’而降低後續電鍍製程的初始沈積速率。 •在印刷線路板工業中，無電銅沈積常用於一般非導 电圖案化結構上形成銅層。此無電沈積需要鍍覆溶液中 所含試劑的化學反應之活化起始作用，以還原銅並於基 材上沈積銅層。該起始作用可藉由催化材料，或者藉= 如目前用於印刷線路板之含有膠體的鍍覆溶液加以^ 成。雖然含有膠體的鍍覆溶液可成功地應用於塗覆2有 數十μπί之導孔的印刷板，但由於下列原因，所以此、沈 積方法相當不適合複雜積體電路的金屬化層。膠體鍍覆 溶液容易形成具有大小可能遠超過重要電路特徵尺寸= 聚集物。此外，鍍銅的附著性質不符合半導體工業的要 求，因為過量的銅通常藉由化學機械研磨加以移除，此 研磨需要高度機械安定性及對於鄰接材料達到相當程度 的鋼附著力。因此，聚集物的形成，即便其尺寸可維持 在臨界值以下，仍會降低附著力，而可能會使銅線及導 孔承受更大的電遷移效應，使得結果不為吾人所期望。 鑑於上述情況，因此吾人希望提供藉由無電沈積能 有效形成金屬層（例如銅及/或銅合金層）之技術，藉此避 免或至少減少一或多項以上所確認的問題。 92512 9
All 發明内容】 構上开針對藉由無μ覆沈積於圖案化結 ㈣LV:層的改良技術，其中係藉由CVD及/或 ,= 層沈積(ALD)，使催化材料(即活化用以 =二容液中欲沈積之金屬的化學反應 學沈積金屬層作為電錢製程之晶種層，以便將 大ϊ金屬填人圖案化結構的溝槽舆導孔内。 …纟本土明之-例不具體實例’於圖案化介電質上 开/成益屬層之方法包括在氣態沈積氣體籠軍下，於該圖 案化介電質上沈積第一材料層，該氣態沈積氣體包含至 少為暫時性的催化材料。使該第一材料層與包含欲沈積 ，五屬離子的鍍覆溶液接觸，其中攙入該第一材料層之 催化材料係起始通原金屬離子的反應並於該第一材料 層上形成金屬層。 根據本發明之另一具體實例，形成金屬化層之方法 包括藉由化學蒸氣沈積、物理蒸氣沈積及原子層沈積之 其中至少一種，於圖案化結構的表面部分上沈積催化材 料。此外，藉使用鍍覆溶液之無電鍍覆沈積於該圖案化 結構上形成金屬層，其中該催化材料係起始該鍍覆溶液 試劑之間的反應。 根據本發明之另一例示具體實例，積體電路内之金 屬化結構包括具有其中形成開口之介電層及填入該開口 之金屬。此外，介於該金屬與該介電層之間的至少一介 面包括鉑、纪、銀、銅及始的其中至少一種。 10 92512 200422421 根據本發明之另一例示具體實例， m n 矛貝粗電路内之金 蜀化、、、。構包括具有其中形成開口之介 、’ 夕入Μ ， 包增及填入該開口 之孟屬。此外，該金屬與該介電層 甘士入 間係形成阻隔層， ，、中於該金屬與該阻隔層之間的至少一八 鈀、銀、銅及鈷的其中至少一種。 ®包括鉑、 【實施方式】 本發明之例示具體實例敘述如 π η 為了清楚起見， 二不疋實際實施的所有特徵均見述於本說明#中 當然應瞭解在任何這類實際具體實例的開發^程 須做出許多特定實施上的決定以達到開發者的特定目 標，例如遵守與系統有關及與商業有關的限制， 制會因實施方式而異。再. ~ 山α“ ㈣，應瞭解雖然這類開發所付 出的努力可能既複雜又費時，不過對於由曰文所揭示之 内容而獲致效益的一般技蓺人+一 。丁 版议π人士而g仍然可能是一 行的工作。 、 現在將參考附圖說日林發明。儘料導體裝置的各 種區域和結構係描繪於圖式中且具有非常精確、清晰的 結構和輪廓’但熟習此項技術者實際上可認出這些區域 和結構並不如圖式所示般地精確。此外，和所製造之裝 置上的特徵或區域尺寸相比，圖式中所騎的各種特徵 及摻雜區域的相對大小可能會放大或是縮小。然而，這 些附圖係用來敘述及說明本發明之例示實例。應將本文 中所使用的字彙及詞句加以瞭解與詮釋，使其具有與熟 習此相關技術者對於彼等字彙及詞句之理解一致的意 92512 200422421 義。術語或詞句不具特殊定義（亦即與熟習此項技術者所 瞭解之尋常及慣用意義不同的定義）是希望被本文中術 語或詞句的一致性用法所隱含。此種特殊定義將以直接 明確賦予術浯或词句特殊定義的定義方式在本說明書中 明確提出，以達到希望使術語或詞句具有特殊意義（亦即 除熟習此項技術者所瞭解以外之意義）的程度。 本發明係以藉使用先進沈積技術（例如Cvd、pvd 及ALD)，可將催化材料攙入介電層或於介電質上所形 成之阻隔層的概念為基礎，但其中由於使表面上極微量 的催化材料與鍍覆浴接觸足以起始還原反應及沈積金 屬，因此沈積催化材料不一定需要達到在覆蓋率與均勻 性方面的嚴格要求。以這種方式，可產生高度保形 (confonmal)金屬層，藉此避免使用膠體鍍覆溶液之前述 無電鍍覆法的缺點，其中可接著使用該金屬層作為用於 積大里至屬之後續電錢製程的晶種層。由於無電沈積 晶種層的優異保形性與均勻性，因此和以PVD沈積晶種 層為基礎的方法相比，其後續電鍍製程可在較優異均勻 I4生的況下進行。此外，與非常複雜的先進Cvd和ALD 支術相比’本發明之晶種層係以更高的沈積速率形成， 口此會纟侣紐形成金屬化層的總處理時間，同時高度保形 之無電沈積能使裝置尺寸比例化至0·1 μπι及更小。 一仁進步〉主意的是在下列例示具體實例中，係有關 含鋼金屬化層與用於先進半導體裝置的適當介電材料 (例如一氧化矽）或低k介電材料，因為尤其是銅和低k 12 92512 200422421 介電質 的方式 及更小 沈積為 具有潛 可結合 因此， 體實例 出者。 的結合似乎代表進一步發展積體電路之最有潛力 。然而，本發明之原理可以不限於具有大約〇1_ 直徑之導孔的裝置’而可應用至當金屬層之錢覆 糟由CVD、PVD或ALD所完成的“乾式，，沈積之 力的選擇時的任何半導體裝置。此外，本發明也 銅以外的金屬（例如銅合金、錫、鉛等）加以應用。 本發明不應視為限於本文中所揭示的任何特定且 ’除非此等限制為後附申言青專利範圍中所明確提 見在將茶考第i a至i c、2和3圖，更詳細說明本發 明之另外的例示具體實例。在第la圖中，金屬化結構 1〇0包括具有其上方形成第-介電層102 (此介電層包括 由例如含有銅的金屬區域丨〇3所組成之金屬線1 的基 材101、第一阻隔層1〇5及第二阻隔層106。金屬線1〇4 僅說明代表金屬鑲嵌結構中的典型結構。然而，金屬線 1〇4可代表需要形成連接至電路元件本身之導孔或溝槽 的任何電路元件。第二介電請(例如包括二氧化石夕或 低k材料）係形成於第一介電層102上，其中連接至金屬 區域103之導孔108係形成於第二介電^ 1〇7内。阻隔 層1〇9得、形成於介電層1〇7上及導孔1〇8的内表面區域 上阻隔層1()9可包括一或多個子層，以提供所需 之阻隔與附著特性。例如，阻隔層^⑽可包括具有厚度 月t*確貝疋全覆蓋表面區域丨丨〇，特別是導孔丨〇8之底部 轉角111處的钽層及/或氮化鈕層。 92512 13 200422421
阻隔層1 09包括至少位於面向離開表面區域丨〗〇之 表面部分的催化材料丨12，其中選擇該催化材料以便能 起始用於沈積後續金屬層之鍍覆溶液中所含的金屬鹽與 還原劑之間的化學反應，其說明如下。在藉由無電鍍覆 沈積銅或銅合金的情形中，該催化材料可包括鉑及/或鈀 及/或銅及/或銀及/或鈷等。在某些具體實例中，催化材 料11 2可形成為阻隔層丨09上的實質連續層，而在其他 具體貫例中，將微量的催化材料i丨2攙入阻隔層丨， 以便使阻隔層1 09的至少一表面含有相對於阻隔材料為 大約〇·〇ι或更高化學計量比的催化材料112。 於另一例示具體實例中，當欲沈積在導孔1〇8内的 金屬充分附著至介電層107並且不會在高溫下實質擴散 時，阻隔層1〇9可代表介電層或第二介電層1〇7的表層。 例如，氮化矽提供對於銅擴散的優異阻隔性，可用來作 1當相對高k之氮化秒所引起的寄生電容不會成為問題 時的介電擴散阻隔物。 程。 例如 之前 當的 後， 考第 形成金屬化結構1 00的典型製造流程可包括下列製 將金屬線104製造在第一介電層1〇2内之後，藉2 CVD沈積第二介電層m，其中在形成介電層 可沈積額外的蝕刻終止層(未圖示）。接著，藉由適 U影成像術與非等向蝕刻技術形成導孔工。之 藉由適當的沈積技術形成阻隔層丨〇9，此 2和3圖予以更詳細說明。 ““ 配置該沈積器以藉 第2圖係概要描繪沈積器2 〇 〇， 92512 14 200422421 由化學蒸氣沈積來沈積金屬層。沈積器包括具有連 接至泵源203之出口 2〇2的製程艙2〇1，調整該泵源以 動維持製程餘2G1内部的期望堡力。基材座204係配 置在噴，頭205下方’此喷淋頭藉由入口謝進而依序 連=至前驅物與載體氣體源寫。配置基材座2〇4與製 饮2 2〇1以分別在欲處理之基材上與艙201内部建立期 ^皿度’讀得到該基材上所需的沈積 料適當沈積氣體。為了方便起見，並沒有圖示如散: =及/或加熱器的對應構件。此外，喷淋頭2 〇 5可包括二 漿激發構件(未圖示)，以產生電漿增強型。 ： 電漿環境。 叮而的 在操作過程中，將基材（例如其上形成有圖案化 ^:材叫安裝在基……操作泵源2-建&特定前驅物維持在蒸發狀態下所需要的 例如，阻隔層109可形成為氮化鈦層， 機前驅物加以沈積。在且 五屬有 體源_提供。由二til二前驅物可藉由氣 因此可進行沈積阻隔層⑽的主要阻隔 = =特別是底部轉角⑴内的阻隔層1〇9達到期望厂二驟 :广然後’將含有催化㈣"2的前驅物添加至、二 攙入該催化材：==二同時在其表面部分處
+ 有催化劑的可選用適當前，聽必I ㈣㈣）形式之錯合物或其中錄為把 92512 15 200422421 所取代的相似化合物。如先前所提，可將僅有少量的含 催化劑之前驅物與含阻隔材料之前驅物混合作為後續電 化學製程中可充分活化阻隔層1〇9表面的極微量催化劑 11 2。在其他具體實例中，沈積阻隔層工〇9使其具有所需 厚度，之後在適合所使用之含催化劑之前驅物的沈積氣 體籠罩下沈積催化材料112。由於可能不需要阻隔層1〇9 上的催化材# 112之連續層，因此在某一具體實例中催 化材料112的沈積可在停止沈積阻隔層1〇9之後直接進 行而不需費心清洗（purging)製程艙2〇1或甚至使用另一 個沈積為。在供應含催化劑之前驅物期間可建立適當的 壓力及/、或溫度條件，或可在阻隔物沈積之後及供應含催 化劑之如驅物之前加以纲敫 山 月J刀口以凋整。由於僅需要微量的催化劑 112,因此沈積時間可在大約1至10秒的範圍内。例如， 具有大約5至15%，在某些具體實例中為大約跳之催 化材料1 1 2對於下居奸^ κ ㈢材料（如阻隔層1 〇9)的表面覆蓋率 可足以提供於後續鍍覆製程中所需的活化特性。選擇含 催化劑之前驅物的量以獲得期望的表面覆蓋度。 *在其他具體實例t，催化材料112可形成為實質連 :層亚因此可形成阻隔| 109的表面部分。當催化材料 又現出對於阻隔層1G9上所形成之金屬的較優異附著特 性及/或阻隔特性時，此具體實例可能較為有利。 ^其他具體實財，g於不產生粒子的層沈積均勾 =其電阻率的限制可能無法有效滿足金屬化結構刚 的各種形貌以及在鋼金屬線中常用來作為 92512 16 200422421 阻隔材料(例如氮化纽）。在這些情形中，由於甚至在高 縱橫比的導孔中，在實質上不產生任何粒子的情況下， 能生長具有優異均句性的薄膜，因此原子層沈積(ald) 技術可代表較優異的候選技術，上述粒子係由於CVD 中所使用的反應氣體互混而以別的方式產生。此外，ald 與電"強型ALD由於其製程的數位性f (dighai ⑽叫因此能使層厚度控制在原子尺度上，1中每個沈 積循環需要連續提供至少兩種反應物，接著於基材表面 上反應以沈積期望的阻隔材料，例如氮化钽。對於A l D 法或電漿增強型A L D法而言，原則上可使用類似於參考 第2圖所述之沈積器，於下列說明中稱為沈積器雇。 &在第一循環期間，於適當壓力下，利用載體氣體(例 如氬)使氮化钽前驅物（例如TBTDET (Net2hTa)供應至 基材1 0 1。之後，可進行清洗步驟，接著供應還原氣， 或於電漿增強型ALD製程中可藉由電漿產生還原基。例 如，可生成氫或氨電漿以便於金屬化結構1〇〇上形成鈕 或氮化组層。之後，可進行另—清洗步驟，可重複上述 順序直到獲得期望厚度為止。接著，—旦建立好適當的 沈積溫度和壓力，便可將含有催化劑的前驅物（例如
Pt(hfac)或Pd(hfac))導入製程艙内。然後將可能連續或 可能不連續（取決於催化劑沈積的時間）的催化材料i 12 層形成在阻隔層109上。 產 在其他具體實例中，可將催化劑原子（例如由電漿 生的鉑或鈀原子）攙入阻隔層！ 〇9，以形成用於後續 所 電 92512 17 200422421 化學沈積鋼的、、圣主 _ ，活化表面。於另一具體實例中，在能導致 v 疋之表面覆盖率的微量含催化劑之前驅物的存在 下可進行一或多個最終沈積循環，藉此將微量的催化 ， d 12攙入層1 09中，而不致顯著影響沈積動力學以及 •層1 〇9的阻隔特性。例如，在供應阻隔前.辱區物期間及/ 或在供應還原劑期間及/或在間歇進行清洗步驟期間，可 添加臧5的含催化劑之前驅物。因此，除了額外供應少 的含催化劑之前驅物氣體以外，可選擇製程參數來進 行阻隔層1 09的沈積製程，以獲得較優異的製程性能及/ 或P卩网層1 09的強化特性。攙入催化劑的沈積時間可在 大約10至3 0秒的範圍。 苓考第3圖說明其他具體實例，其中藉由物理蒸氣 沈積（PVD)(例如濺射沈積）形成阻隔層1〇9與催化材 料。在第3圖中，濺射沈積器3〇〇包括含有出口 3〇2及 入口 307的製程艙301，該出口連接至適當泵源（未圖 _ 不），而該入口連接至前驅物氣體與載體氣體源（未圖 示）。基材座304係配置在離子化構件3〇3下游，配置此 構件以便使原子離子化並將其導向安裝在基材座3〇4上 、 之基材，該基材座係電性連接至接地電位。電漿激發構 件3 06係位於濺射標靶305附近，在某一具體實例中此 標靶係由含有阻隔材料（例如钽）的成分308所組成，其 中分布於該標靶内的是催化材料309 (例如鉑、把等）。 阻隔材料3 08與催化劑309之間的比可在大約1 〇〇 : 5 的範圍。可使催化劑309至少在標靶305的表面部分處 92512 18 200422421 貫質上均勾地分布，其中術語 305 ^ , 一勺勾刀布，，係涉及標靶 出，換言之對於已知'貫質均勾釋 言，濺射雜„ 436 /、牛的濺射沈積器300而 成射硪開標靶305的催化 目。因此，只要已知沈積器之摔作：二上為固定數 上不茭，便可連續或以離散量提 手只貝 中在P知分灶 捉t、催化材料309，而其 分率係由桿 匕積娘士兄中的催化劑原子 比所決定05中的阻隔材料_與催化材料彻的 在其他具體實例中 組成的一 $夕”靶305可由阻隔材料308所 部二成::分::Γ“一組成的-或多個 個催化材料部隔材料部分及一或多 丨刀的表面積屮者所 乾305所釋出的_原子擊標 化材料3〇9配置在 、粗只例中，可將催
摔作可_ &人+ 、、上為圓盤形標靶305的周邊，可 知作了此結合有磁鐵 、J _，以調整擊中…(未圖不)之電漿激發構件 催化材料309的量。於另UMl’猎此控制釋出 括可控制遮罩（未圖W—具體實例中，標乾305可包 料309來％ X is θ不，以覆蓋一或多個部分的催化材 未调整釋出催化原子的量。. 應瞭解沈積器3〇〇 其他適當的機射哭。例广明性貝，因此可使用任何 心陰極結構，复“〆’可將某些習知濺射器裝上空 材座3〇4之#^ ^_極（㈣㈣中㈣接近基 *<►原于和離早&含 的回目田準度。在其他濺射器中， 92512 19 可將任何類型的瞒進 義配置在標靶3〇5和基材座3〇4之 曰]，以達到使標靶離子 樯t卜Μ道π # i 焉貝上垂直才里擊至需要具有高縱 知比的導孔與溝槽 中，可將禮外从 路形貌的基材上。纟這些滅射器 ^將催化材料3〇9另外或替代性地配置在猫準儀 上，猎此使標靶305的社槿1s， ^ φ _ ^ ^ 、、°構間化至更少或甚至在標靶305 …"要任何催化材料309。在其他滅射器中，可將 阻隔材料3〇8與催化材 .T 了將 m ^ m , „ 枓309被覆在用於產生電漿的對 應線圈上。關於催化材 3 - 们〇9的配置方式，可應用如以 /考圖所不之標_所提出的相同準則。 在操作過程中’調整制 衣私苓數（例如供應至電漿激發 稱仵306的電力、供虛 仏應至離子化構件3〇3的電 艙301中的壓力等）， 〕电力h m^-Ά m ^ μ x侍具有所要求之方向性的標靶 離千及/或原子轟擊。由 禮m ^㈣根據—或多個上述具體實例的 催化材料309之配置，苟1 施罩在基材座304周圍的氣體中 也會存在特定百分率的此 此催化材料，所以將基材（例如基 材1 〇 1)置於該基材座上。 ，催化材料3 09也會沈積 亚因而攙入阻隔層〗〇9中， ^ ^ , L 而形成口刀112，在某些具 月豆貝例中此部分可能合垂供 曰男貝上均勻地遍佈在阻隔層1 〇 9 的整體厚度之中。 增 在其他具體實例中，可藉由例如暫時遮蔽的㈣ 3〇5之—或多個含有催化劑的部分來控㈣化材料309 、勺釋出因此’在沈積製程的最後階段期間可能有利於
沈積催化材料3 09，以致於|1日R5 & L 與所 欽方、阻隔層1〇9中的催化材料112 實質上形成在該阻隔層的表面區域，藉此提供所需的催 92512 20 200422421 109的整體特性。 化性質而不致過度影響阻隔層 /於另—具體實例中，可在例如含有氮的適當前驅物 氣體的存在下沈積阻隔層1G9，以便於阻隔層⑽之中 形成氮化物層或氮化物子層。同樣也可長期或是在最後 實例中 P皆段期間添加含有催化劑材料(例如具有增加表面 積之夕孔悲的鉑、*巴、銀、銅、钴)的適當前驅物氣體， 以攙入催化劑309並於阻隔層1〇9中形成部分112。可 藉由添加至製程艙301中的沈積氣體之含催化劑之前驅 物的量（亦即流速）及/或饋入含催化劑 < 前驅物的時 間，控制攙入阻隔層109之催化劑3〇9的量。於一具體 對於類似 CVD的方法而言，可以大約1()至1〇〇 seem的流速添加含有鉑或鈀的hfac錯合物達到大約2 至1〇移之靶圍内的時間間隔，而對於用以沈積催化物 309之類似ALD的方法而言，其時間間隔大約為⑺至 30秒，其中製程艙3〇1中的壓力係適當維持在大約⑶ Τοιτ之含催化劑之前驅物的蒸氣壓以下。於一具體實例 中，利用已建立的製程參數進行阻隔I⑽的^貝直 到獲得期望的組成及厚度為止，以確保阻隔層⑽所要 求的特性和品質。之後，添加含有催化劑之前驅物，以 實質上在阻隔層109的表面處形成部分u2，藉此保持 層109的阻隔特性。 、 以奴層、鈦層、氮 而可和現行與未來 堆疊一起應用。根 應注意的是不應將本發明限制在 化鈕層或氮化鈦層作為阻隔層1 〇9， 金屬化結構所需要的任何適當層或層 92512 21 200422421 j所需的沈積方法，可使用包含催化劑及/或含催化劑之 的適當《料。在某些情形中，可能方便或需 將阻隔層1〇9的沈積分成兩個或更多個沈積步驟，复 ，=阻隔層堆疊的複雜性而定，以致於只需要使最終 ' 貝V驟適合將催化材料添加至阻隔層1 09即可。在盆 :具體實财，可考慮將適合進行催化材料沈積者作為 厂1：括一或多個形成阻隔層109之步驟的對應形成順序之 n 、夕知°亥阻隔層貫質上在表面區域中含有催化材料 八 12。於-特定具體實财，沈積催化材料以形成催化部 :112的最終步驟係於與形成阻隔層i⑽或其部分之先 2步驟相同的製程艙中進行，而不需破壞其真空。例如， 當沈積室包括電漿激發構件時’此通常為濺射沈積、電 襞增強型CVD及電渡增強型ALD的情形，可建立含有 =化劑的電漿環境’而阻隔層1〇9可能會“摻雜，，催化 劑’其中，例如可藉由電漿特性及電漿與基材之間所施 φ力口的偏麗來控制催化劑離子的量及/或渗入深度。用這種 法可以以可控制的珠度將期望量的催化劑攙入阻隔 s 1 09巾如此可此有利於具有】〇 _或甚至更小的阻 隔層厚度之高度複雜的金屬化結構。藉由控制攙入催化 J的里及/或深度，層1 09的阻隔與附著性質可實質上不 受負面影響。 取決於形成阻隔層109的處理順序’在某些具體實 例中’可能適合結合兩個或更多個上述沈積技術（亦即 VD ALD及PVD) ’其中，在一或多個此等沈積技術 22 92512 200422421 中’可用如上述之方法形成催化部分丨12。 參考第lb圖，金屬化結構1〇〇包括金屬層113 (例 如銅層），此金屬層於一特定具體實例中作為後續沈積製 程之晶種層。藉由使金屬化結構1 〇〇與含有欲沈積之金 屬鹽及還原劑的電解質浴（未圖示）接觸之無電沈積形成 金屬層11 3。例如，對於銅層而言，可使用目前有效及 缌可的浴組成物，如銅、EDTA、Na〇H和HCH〇，或是 銅、酒石酸鉀鈉、Na0H、HCH〇。由於阻隔層1〇9中的 催化部A 11 2 ’因此會自動起始沈積反應並導致具有較 優異結晶度的高均勻性金屬沈積。可藉由調整金屬化結 構100與電解質浴接觸的時間間隔而容易地控制金屬層 113的厚度。㈣以形成例如高縱橫比的導孔中之銅晶 $ m的自知沈積方法（例如濺射沈積或CvD)相比，可藉 由無電㈣獲得㈣較高的沈積速率，同日㈣能提供實 際使用濺射沈積所難以達到的高均句度。 ::使土屬層11 3的形成製程最佳化，可進行複數 個測試運轉以決定阻隔 層109中能導致金屬層113之期 旦 、、應之催化劑材料112的適當劑 ϊ和種類。例如，如參考 阳π从』丨 ^弟1 a圖所指定之層1 09中鉑和 阻隔材料的比，能在 ^ λ ^ μηΐ直控或更小及1 μπι或甚至 旯大冰度的導孔内部， JL· yt m ώ： , 、、、5至20秒的時間間隔，形 成具有厚度在大約2 1 nm之範圍内的銅層。 第1 c圖係概要表示 牡構100沾主 稭由孟屬電鍍填充導孔108而在 、、“冓⑽的表面上形成 里孟屬層n 4之後的金屬化結 92512 23 200422421 構100。可藉由p違立“ 建 由下而上，，的電鍍沈積技術完 至/、充製程，其中該金屬化結構100係置入可含 有適“、加劑以確保高度保形沈積金屬而實質上在 108中沒有空隙和接縫的電鍍浴(未圖示）中。由於層113 所提供的實質於4 @ 0 u Μ 、、-勾子又及精此得到的電流分布，因此作 為日日種層之金屬層113甚 世芏Γ徒问電鍍製程的填充能 。者可藉由任何適當方法（例如CMP)移除過量全屬 層114 ’其中和藉由濺射沈積於高縱 成：晶種層相比，由於金屬層⑴的改良特性，因:埴 入V孔1 0 8之金屬的機械安 " 蜀日J钺顿女疋性可展現出與不 形成晶種層之習知金屬化 予 至可顯示出較優異的安定性。：=广質，或甚 久任如先刖所指，可調整 層1〇9中催化層部分 ^阻^ I刀的形成，以便於CMp 何後績製程步騾期間實質 、 性質。 Λ 貝上不會減損阻隔層109的附著 曰種！管ΐ述例示具體實例涉及藉使用金屬層⑴作為 日日種層之笔鍍製程形成金屬化結 一 建立ή6 “ i πτ I 田於电錢製程中已 、 上”技術，因此特別有利於 級特徵的弁i隹；W4致/ + ’ t Μ政朱 …"先進U結構’但應瞭解亦可藉由無電沈 孟屬層U4,其中層⑴可在第_ / 用以填充導孔108之單一少籍牛_ 間次疋在 疋當金屬化結構_的形貌較不嚴格要求時形成。别 以上所揭不之特定具體實例僅 熟習此項技術者所顯而易見，本發 月二如同 知/3 J用不同但卻等效 92512 24 200422421 的方式加以修飾及實施，而得到本文中所教示的效益。 例如，上述製程步驟可以不同順序加以實施。此外，除 了下列申請專利範圍所述者以外，並不希望限制本文中 所不之架構或設計的細節。因此顯而易見以上所揭示之 特定具體實例可加以改變或修飾，且此等變化全部 為在本發明之範疇與精神的範圍内。故本文所尋求之= 濩範圍係如下列申請專利範圍所提出者。 ,、 【圖式簡單說明】 芩考說明書之敘述並結合附圖可瞭解本發明，附圖 中相同的參考數字等同於相同的元件，其中： 弟1 a至1 c圖係概要表示根據本發明之例示具體實 例在各種製造階段期間之含銅金屬化結構的橫剖面圖^ 口口第2圖係概要圖示CVD或則之沈積器，此沈積 时可用以形成如第i a至〗c圖所示之金屬化結構，·及 第3圖係概要描繪PVD沈積器，此沈積器係適當配 備以心成用方；形成第！ a至！ c圖所示之金屬化結構的催 化材料層。 儘管本發明之特定具體實例係已利用圖式中的實例 加以表示並於本文中詳細敘述，但仍容許各種修飾及替 代形式。^，應目奢解本文中特定具體實例之敛述並非 用來將本發明限制在已揭示的特定形式上，相反地，應 涵蓋落入如後附申請專利範圍所界定之本發明的精神與 範疇之範圍内的所有修飾、等效及替代方案。 25 92512 200422421
[元件符號說明] 100 金屬化結構 101 基材 102 第一介電層 103 金屬區域 104 金屬線 105 第一阻隔層 106 第二阻隔層 107 第二介電層 108 導孔 109 阻隔層 110 表面區域 111 底部轉角 112 催化材料 113 金屬層 114 過量金屬層 200 沈積器 201 製程艙 202 出口 203 泵源 204 基材座 205 喷淋頭 206 前驅物與載體氣體源 207 入口 300 濺射沈積器 301 製程艙 302 出口 303 離子化構件 304 基材座 305 濺射標靶 306 電漿激發構件 307 入口 308 阻隔材料 309 催化材料 26 92512

Claims (1)

  1. 200422421 拾、申請專利範圍·· 1· 一種於基材上所形成的圖案化介電質上形成金屬層 之方法，該方法包括： 在氣恶沈積氣體籠罩下，於該圖案化介電質上沈 積第一材料層’該氣態沈積氣體包含至少為暫時性的 催化材料；及 ' 使該第一材料層與包含欲沈積之金屬離子的錢 覆溶液接觸，其中攙入該第一材料層之該催化材料係 起始還原金屬離子的反應並於該第一材料層上形成 金屬層。 2.如申請專利範圍第丨項之方法，其中，該催化材料包 括翻、|巴、銀、銅及銘的其中至少一種。 3·如申請專利範圍第1項之方法，其中，沈積該第一材 料層包括藉由使該第一材料的原子與至少為暫時性 催化劑的原子濺射離開標靶，以形成該氣態沈積氣 體。 4 ·如申請專利範圍第3項之方法，其中，該催化材料係 實質上均勻分布於該標靶中。 5 ·如申請專利範圍第3項之方法，其中，該催化材料係 形成於該標I巴之一或多個相異部分上。 6·如申請專利範圍第1項之方法，其中，沈積該第一材 料層包括藉由使該第一材料的原子濺射離開標靶及 供應含有該催化材料之前驅物，以形成該氣態沈積氣 體0 27 92512 200422421 7. ;!:!利！圍第1項之方法，復包括調整該氣態沈 積氣心中忒第一材料與該催化材料的原子比率 8. tit㈣範圍第1項之方法，其中，沈積該第一材 料曰匕括藉由供應一或多種前驅物氣體，以形成哕氣 態沈積氣體，該前驅物氣體之其中至 猫—入/ * 化材料。 一種包含該催 9. 如申請專利範圍第8項之方法，復包括藉由控制供應 含有該催化材料之前驅物氣體的流速及時間的其中 至少-項’以控制攙入該第一材料層之催化材料的 量。 !〇.如申請專利範圍第9項之方法，其中，含有該催化材 料之河驅物氣體係於沈積預定厚度之該第一材料層 之後供應。 曰 ^口^專利範圍第9或6項之方法，其中，含有該催 化材料之前驅物氣體係於停止沈積該 後供應。 曰 1 2.如申請專利範圍第8項之方法，其中，以數位控制方 式連績供應至少兩種相異的前驅物氣體，以沈積該第 "^材料層。 13·如申請專利範圍第1項之方法，其中，該第一材料層 ^括阻隔層’該阻隔層係實質上防止該金屬擴散至由 該阻隔層所覆蓋的基材部分内。 14::請專利範圍第1項之方法’復包括藉由電鑛於該 層上形成第二金屬層，其中該金屬層係作為晶種 92512 28 422421 層。 15·如申請專利範圍第丨 銅。 ' 方法’其中’該金屬層包括 1 6·—種形成金屬化層之方法，包括· 藉由化學蒸氣、沐接 ^ ^ ^ ^ 、、物理蒸氣沈積、原子層沈積 及電漿處理之其中至少一 八1種’於圖案化結構的表面部 分上沈積催化材料；及 藉使用錄覆溶液之盔 m ^ ^ A …、包鍍覆沈積於該圖案化結 構上形成金屬層，复中 mi夕μ从 八催化材料係起始該鍵覆溶液 成劑之間的反應。 I7·如申請專利範圍第 ^ , 員之方法，復包括於該圖案化 、、’σ構上沈積阻隔層。 18. 如申請專利範圍第17 藉由與該催化持料相同的：其中，該阻隔層係 19 4 * * Β々'尤積技術加以沈積。 19. 如申凊專利範圍第 藉由化學蒗氣、、少― 法，其中，該阻隔層係 積社束/、、二尤積加以沈積，藉此至少在該阻隔層沈 知^束％，存在含有該催 20. 如申往g a丨— 刊了十炙則驅物。 甲明專利乾圍第〗8項之 藉由濺射沈_ 4 、 / 一中，该阻隔層係 射沈積加以沈冑’藉 靶包括該催化材料。 v 刀的濺射標 21·如申請專利範圍第2〇項之 制該標靶中之#他v 中，错由選擇控 所組成之標q “由催化材料 T祀。卩分的暴露表面積之复 調整濺射沈穑户0 士 /、中至/ 一項，以 積W中的阻隔材料原子與催化材料原 92512 29 輳申π專利範圍第1 8項之方法，其中，該阻隔層係 ^ 2錢射沈積加以沈積，而含有該催化材料之前驅物 23氣艘係於沈積該阻隔層期間供應。 請專利範圍第18項之方法，其中，該阻隔層係 =原子層沈積加以沈積，藉此至少在該阻隔層沈積 24 時’存在含有該催化材料之前驅物。 ·:; =利範圍第17項之方法，其中，該催化材料 '沈積該阻隔層之後沈積。 25·如Φ上主由^ 传^專利範圍第24項之方法，其中，該催化材料 、：不破壞在沈積該阻隔層期間所建立 況下沈積。 乏具二的情 26’—種積體電路内之金屬化結構，包括： 具有其中形成有開口之介電層； 填入該開口之金屬； 其中介於該金屬與該介電層之 匕括含有鉑、鈀、銀、銅及鈷之复 丨 劑。 々至少一種的催化 27·如申請專利範圍第26項之金屬 屬包括銅。 苒其中，該金 28·一種積體電路内之金屬化結構，包括·— 具有其中形成有開口之介電層· 填入該開口之金屬， 形成於該金屬與該介電層 間的阻隔層； 92512 30 200422421 其中介於該金屬與該阻隔層之間的至少一介面 包括含有鉑、鈀、銀、銅及鈷之其中至少一種的催化 劑0 31 92512
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050067295A1 (en) * 2003-09-25 2005-03-31 Dory Thomas S. Deep via seed repair using electroless plating chemistry
US7253104B2 (en) 2003-12-01 2007-08-07 Micron Technology, Inc. Methods of forming particle-containing materials
KR100552820B1 (ko) * 2004-09-17 2006-02-21 동부아남반도체 주식회사 반도체 소자의 제조 방법
US20090181526A1 (en) * 2005-03-30 2009-07-16 Tomohiro Okumura Plasma Doping Method and Apparatus
DE102006001253B4 (de) 2005-12-30 2013-02-07 Advanced Micro Devices, Inc. Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum mittels einer nasschemischen Abscheidung mit einer stromlosen und einer leistungsgesteuerten Phase
CN102059942B (zh) * 2009-11-11 2013-05-29 比亚迪股份有限公司 一种混合动力驱动系统
US9435035B2 (en) 2010-01-15 2016-09-06 Byd Company Limited Metalized plastic articles and methods thereof
CN102071424B (zh) * 2010-02-26 2012-05-09 比亚迪股份有限公司 一种塑料制品的制备方法及一种塑料制品
CN102071411B (zh) 2010-08-19 2012-05-30 比亚迪股份有限公司 一种塑料制品的制备方法及一种塑料制品
US8765602B2 (en) 2012-08-30 2014-07-01 International Business Machines Corporation Doping of copper wiring structures in back end of line processing
US9190319B2 (en) * 2013-03-08 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structure
JP6139298B2 (ja) * 2013-06-28 2017-05-31 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
US10741442B2 (en) 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
WO2020081691A1 (en) * 2018-10-16 2020-04-23 Averatek Corporation Method of manufacture for embedded ic chip directly connected to pcb
KR20210127188A (ko) 2019-02-21 2021-10-21 코닝 인코포레이티드 구리-금속화된 쓰루 홀을 갖는 유리 또는 유리 세라믹 물품 및 이를 제조하기 위한 공정

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
TW444238B (en) * 1998-08-11 2001-07-01 Toshiba Corp A method of making thin film
US6479902B1 (en) * 2000-06-29 2002-11-12 Advanced Micro Devices, Inc. Semiconductor catalytic layer and atomic layer deposition thereof
GB0025989D0 (en) * 2000-10-24 2000-12-13 Shipley Co Llc Plating catalysts
JP4083968B2 (ja) * 2000-11-02 2008-04-30 株式会社東芝 半導体装置の製造方法
US20020064592A1 (en) * 2000-11-29 2002-05-30 Madhav Datta Electroless method of seed layer depostion, repair, and fabrication of Cu interconnects
JP4905618B2 (ja) * 2001-05-31 2012-03-28 株式会社東芝 配線形成用材料、配線形成用スパッタリングターゲット、配線薄膜及び電子部品
US6824666B2 (en) * 2002-01-28 2004-11-30 Applied Materials, Inc. Electroless deposition method over sub-micron apertures
US6861355B2 (en) * 2002-08-29 2005-03-01 Micron Technology, Inc. Metal plating using seed film

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