TW200414296A - Formation of a relaxed useful layer from a wafer with no buffer layer - Google Patents

Formation of a relaxed useful layer from a wafer with no buffer layer Download PDF

Info

Publication number
TW200414296A
TW200414296A TW092125544A TW92125544A TW200414296A TW 200414296 A TW200414296 A TW 200414296A TW 092125544 A TW092125544 A TW 092125544A TW 92125544 A TW92125544 A TW 92125544A TW 200414296 A TW200414296 A TW 200414296A
Authority
TW
Taiwan
Prior art keywords
layer
forming
scope
strain
useful layer
Prior art date
Application number
TW092125544A
Other languages
English (en)
Other versions
TWI296819B (en
Inventor
Takeshi Akatsu
Bruno Ghyselen
Original Assignee
Soitec Silicon On Insulator
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec Silicon On Insulator filed Critical Soitec Silicon On Insulator
Publication of TW200414296A publication Critical patent/TW200414296A/zh
Application granted granted Critical
Publication of TWI296819B publication Critical patent/TWI296819B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/933Germanium or silicon or Ge-Si on III-V

Description

200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(1 ) 【所屬之技術領域】 本發明與從晶圓形成有用層有關,晶圓包含分別選 用自結晶材料的基片及應變層,應用於微電子、光學或 光電等方面。 5 【先前技術】 在本文中,如果構成結晶材料的晶格參數與該材料 的標稱晶格參數實質相同,則稱該層被“鬆弛”,易言 之,該整塊材料的晶格參數是在平衡狀態。 10 反之,任何結晶材料層在結晶生長(諸如磊晶生長) 期間,其結晶結構被彈性應變拉緊或壓縮,則稱其為 “應變”層,此層的晶格參數與該材料的標稱晶格參數實 質上不同。 在同一晶圓上,在第二結晶材料的基片上形成第一 15 結晶材料層’且兩者分別具有不同的標稱晶格參數’同 時保持至少部分結晶結構鬆弛及/或結晶瑕/疵數量不多, 有時是有用或有利的。 為達此目的,吾人所習知的方法是在基片與所要形 成的層間插入一緩衝層。 20 在此構造中,“緩衝層”是一過渡層,用以使所形成 的層與基片的晶格參數匹配。 為達此目的,該緩衝層中具有一隨厚度漸變的成 分,緩衝層之組件的漸變與其介於基片之晶格參數與所 形成之層之晶格參數間之晶格參數的漸變直接相關。
本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 92478發明說明含元件表(定稿) 200414296 A7 B7 五、發明說明(2) 此種結構的型式也可更複雜,諸如可變含量之成分 的變化’含量之正負符號相反,或成分的不連續步級改 變0 形成此種可變成分需要花費長時間,且實施的方法 5 通常很複雜。 此外,為使結晶瑕疵的密度最小化,緩衝層的厚度 通常很厚,典型上在1到數微米之間。 因此,製造這類緩衝層經常涉及很長、困難且昂貴 的製程。 10 其所需製程步驟較少但所得結果相似之在所形成層 中之鬆弛彈性應變的其它技術例如見B. H0llander等人名 稱為 “Strain relaxation of pseudomorphic Sii.xGex/Si(100) heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication” 之著作(Nuclear and 15 Instruments and Method in Physics Research B 175-177 (2001) 357-367)。 該文所描述的製程與鬆弛形成在矽基片上被壓縮的 應變SiGe層有關。 經濟部智慧財產局員工消費合作社印製 所使用的技術包含從應變層的表面將氫或氦離子植 20 入矽基片内一至既定的深度。 在熱處理下,因離子植入造成且位於植入區與SiGe 層間之石夕基片之厚度位置的結晶擾動導致SiGe層某程度 的鬆弛。 因此,此技術可經由簡單地將原子或分子植入基 -4- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(3) 片,在中間的緩衝層内產生一鬆弛或假鬆弛的形成層。 因此,此技術似乎較包含形成緩衝層之技術所需的 時間短,實施較容易,也較便宜。 吾人有興趣繼續使用此技術將此鬆弛或假鬆弛的層 5 整合至用於製造組件的結構,特別是用於電子或光電方 面。 【發明内容】 本發明的目的是按照本發明的第一態樣,經由提供 10 一從晶圓形成一有用層的製程,繼續進行此層整合,該 晶圓包含支撐基片及應變層,且材料分別選用自用於微 電子、光學或光電的結晶材料,其特徵在於包含以下步 驟: (a) 在支撐基片内於足以形成結構性擾動的定義深度 15 形成一擾動區; (b) 供應能量致使應變層内的彈性應變至少相對鬆 弛;以及 (c) 去除鬆弛之應變層對側的部分晶圓,晶圓中保留 下的部分即是有用層。 20 按照本發明之循環處理的較佳態樣說明於申請專利 範圍第2至第34項。 按照本發明第二態樣,本發明的主題是申請專利範 圍第35項之去除之製程的應用。 按照本發明第三態樣,本發明的主題是申請專利範 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
200414296 A7 B7 五、發明說明(4) 圍第36至第39項之源晶圓經由剝離以提供一薄層及一結 構。 在參考附圖閱讀以下的詳細說明後,將可更明瞭本 發明的其它特徵、目的及優點。 5 【實施方式】 本發明包括: • 一源晶圓,其中有用層包含: - 一支樓基片;以及 10 - 在支撐基片上的一應變層; • 一接收基片,其形成一支撐,用於形成有用層。 在本文中,一般言之,“有用層”是指源晶圓中形成 在接收基片上的部分。 本發明的主要目的在於在接收基片上形成來自源晶 15圓之鬆弛或假鬆弛的有用層,有用層至少部分包括在源 晶圓的應變層内。 應變層在沒有緩衝層的情況下事先被鬆弛或假鬆 弛。 經濟部智慧財產局員工消費合作社印製 圖la顯示按照本發明的源晶圓1〇。 20 晶圓是由支樓基片1與應變層2構成。 在支撐基片1的弟一種結構中,支擇基片1是一假基 片,包含一由諸如半導體材料之結晶材料製成的上層(圖 1中未顯示),其具有與應變層2的介面,且其在與應變層 2的介接處具有第一晶格參數。 -6- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(5) 上層的第一晶格參數較佳是其構成材料的標稱晶格 參數,俾使該材料是在鬆弛狀態。 此外,上層要有足夠的厚度,俾能將它的晶格參數 加諸於覆於其上的應變層2,使後者對支撐基片1之上層 5 的結晶結構沒有實質的影響。 在支撐基片1的第二種結構中,支撐基片1只由具有 第一^晶格參數的結晶材料組成。 在另一有利結構中,支撐基片1是一單晶基片。 支撐基片1無論採用何種結構,其具有低的結晶結 10 構的結構瑕疵密度(諸如錯位)較佳。 在應變層2的第一種結構中,應變層2僅是由單一厚 度的結晶材料構成’諸如半導體材料。 此應變層2選擇具有與第一晶格參數實質不同之第 二標稱晶格參數的材料。 15 於是,所形成的應變層2被支撐基片1壓縮或拉伸而 彈性應變,易言之,其被迫具有與構成其之材料之標稱 晶格參數實質上不同的晶格參數,並因此具有與第一晶 格參數接近的晶格參數。 選擇用於形成應變層2之材料具有的第二標稱晶格 20 參數實質上大於第一晶格參數較佳,因此是壓縮應變。 此外,應變層2的原子元素成分以實質不變較佳。 在應變層2的第二種結構中,應變層2由數種厚度之 材料構成’每一厚度由一結晶材料構成’諸如半導體材 料。 -7- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(6) 此外,應變層2之材料的每一厚度原子元素成分以 實質不變較佳。 按照第一種結構,與支撐基片1直接毗鄰介接的應 變層2之材料厚度,其特性與應變層2所具之特性實質相 5 同。 在應變層2内之鬆弛材料厚度小,至少有以下其中 之一的優點: - 其構成要形成在接收基片上至少部分的活性層, 以便獲得特定之材料特性; 10 - 其在以選擇性材料去除手段,諸如以蝕液進行之 選擇性化學蝕刻進行材料的選擇性去除期間,構 成止擋層,以便防止毗鄰層的材料被去除; - 藉由選擇性材料去除手段(諸如選擇性蝕刻)所實 施之材料去除可能實質上大於毗鄰層,因此,在 15 選擇性去除材料期間,毗鄰層代表一止擋層,以 防止材料被去除。 被鬆弛的材料厚度亦可結合以上數項功用之一些, 且可具有其它功能。 在所有情況中,應變層2具有以應變材料製成的一 20 般結構,但其也可包含其累積厚度遠小於應變層2之累 積厚度之一或多鬆弛材料之厚度,因此,應變層2仍保 有整體的應變狀態。 無論應變層2選用何種結構,應變層2是以結晶生長 方式在支撐基片1上形成較佳,諸如使用習知技術的蠢 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 ____________ B7 五、發明說明(7 ) 5 10 15 經濟部智慧財產局員工消費合作社印製 20 晶生長’例如化學氣相沈積(CVD)及分子束磊晶(MBE) 技術。 為得到結晶瑕疵(例如點瑕疵或諸如錯位的延伸瑕 疵)數置少的應變層2,構成支撐基片丨與應變層2(位於與 支撐基片1介接處附近)的材料要經過選擇,俾使第一與 第二標稱晶格參數間的差距夠小。 例如’此晶格參數的差距典型上在大約0.5%到大約 1.5%之間,不過,也可具有較高的值。 例如,在IV_IV材料中,鍺的標稱晶格參數大約比 矽大4.2%,因此,含有3〇%之鍺的siGe,其具有的標 晶格參數大約比矽高出1.15%。 再 此外’對應變層2而言,具有幾乎不變的厚度車 佳,俾使其具有實質一致的固有特性及/或便於促進 與接收基片5之接合(如圖lc所示)。 ^ 為防止應變層2鬆弛或出現塑型的内部應力,應 變層的厚度必須進一步地保持在臨限彈性應變厚片J下。 八以 此臨限彈性應變厚度主要視應變層2所選用的 及該材料與支撐基片1的晶格參數差距而定。 Θ 熟悉此項技藝之人士將參考此技藝而獲知此材料之 臨限彈性應變厚度之值,其將被用於在為支攆基片^ = 用之材料上形成的應變層2。 因此,應變層2—旦形成便具有與生長基片丨之曰林 參數實質上相近似之晶格參數,且因此在壓縮或抵伸° -9- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(8) 具有内部彈性應變。 現請參閱圖lb,一旦包含有應變層2之晶圓10被形 成,擾動區3便於一既定深度在基片1内形成,過渡層4 實質上被固定在擾動區3及應變層2。 5 擾動區3之定義為一具有能夠在環繞部分内形成結 構性擾動之内部應變之一區。 擾動區3以在支撐基片1之整個表面上形成較佳。 擾動區3以與支撐基片1之表面完全平行形成較佳。 形成此一弱化區3之一製程包含以經界定之植入能 10 量及經界定之原子物種之劑量將原子物種植入支撐基片 1至該既定深度。 在此實施之一特定方法中,所植入之原子物種包含 氩及/或氦。 因此,因植入所形成的擾動區3具有内部應變,或 15 甚至結晶瑕疵,這些是由植入到毗鄰擾動區3之晶格上 之原子物種所施加。 因此,這些内部應變有能力在晶圓10的覆蓋部分内 產生結晶擾動。 特別為此目的進行適合且正確的參數化處理以便有 20 利於: • 促成過渡層4内擾動的出現; • 致使過渡層4内的這些擾動從弱化區3朝向與應變 層2的介面位移;以及 • 在擾動出現及位移後,致使應變層2至少相對鬆 -10- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296
5 弛。 ^ 此項處理的主要目的是致使應變層2内的應 及至〆相對為鬆弛,以便形成鬆弛的應變層2,。 因此,右適當地參數化,進行熱處理供應足夠的能 量致使結構改變為有利的。 熱處理必須在—個或數個實質上低於臨界溫度的溫 度中進行,高於該溫度,即會有大量的植人原子物種被 排出。 10 生 因此,局部的結晶擾動從弱化區3内的内部應變產 4 15 經濟部智慧財產局員工消費合作社印製 20 主要為了應變層2内之彈性能量最小化的原因,於 過渡層4㈣現這些㈣以沿著特定結晶平面所定義的 路徑朝向過渡層4與應變層2間的介面位移。 在抵達過渡層4與應變層2間的介面後,這些擾動致 使應變層2内的彈性應變至少相對為鬆弛,這些被鬆弛 的應變主要是應變層2之材料之標稱晶格參數與支撐基 片1之材料之標稱晶格參數之間的晶格失配應變。 應變層2内之彈性應變的這類鬆弛,幾乎都伴隨有 在應變層2的周邊出現結晶擾動,這些可能是由例如於 介面處之參數差應變的錯位型式,及自由表面處的原子 步、級(atomic steps)型式。 不過,應變層2的鬆弛也會伴隨有非彈性類型的結 晶瑕疯出現在該層的厚度内,諸如橫過的錯位。 於疋,要進行適當的處理以減少這些瑕疲的數量。 11- 訂 線 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公爱)
200414296 例如,所要進行的適當處理容允錯位密度增加到介 於兩極限值之間,此兩極限值界定一錯位 在此範圍内,至少某些錯位被消滅。 基於此目的,可進行熱處理,該熱處理針對所用的 5材料加以调整,諸如有利於用來在前述的過渡層4内形 成擾動。 ,在所有的凊況中,最後得到的是一鬆弛或假鬆弛層 2’ ’它的標稱晶格參數與生長基片丨的標稱晶格參數實質 上不同,且沒有中間的緩衝層。 、 1〇 不過,在鬆弛的應變層2,内可發現一或多個的彈性 應變材料之厚度。 在應變層2的彈性鬆弛之前,這些材料厚度包含在 應變層2内,其晶格參數與應變層2其餘的晶格參數實質 地不同。 15 足些材料厚度為例如原本就鬆弛,如前文對應變層 2之第二種結構的描述。 在應變層2的整體鬆弛期間,這些材料厚度接著被 四周材料的鬆弛施加彈性應變,並因此變成已應變。 不過這些材料厚度所具有的累積厚度遠小於應變 20層2之厚度,因此,在彈性鬆弛步驟之後,應變層2仍保 持一整體的鬆弛或假鬆弛狀態。 現請參閱圖1c,將接收基片5置於晶圓1〇之鬆弛的 應變層2’側的表面。 接收基片5構成一機械支撐,其強度足以支撐要形 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公爱)
經濟部智慧財產局員工消費合作社印製 200414296 A7 B7 經濟部智慧財產局員工消費合作社印制农 五、發明說明(η) 成的有用層,並防止受到來自外界可能的機械應力。 此接收基片5是由例如矽或石英或其它類型的材料 製成。 將接收基片5與晶圓10緊密接觸,並進行有利於接 5 收基片5與晶圓10間晶圓接合(分子黏著)的接合操作。 此接合技術,連同一些其它技術,例如描述於Q.Y. Tong、U. G6sele及Wiley等人所著的文獻中,名稱為 “Semiconductor Wafer Bonding”,刊於 Science and Technology,Interscience Technology 〇 10 如有需要,固接可伴隨先分別對要進行接合的表面 進行適當的預處理及/或供應熱能。 因此,例如在接合期間進行熱處理可增加接合的強 度。 也可經由在晶圓10與接收基片5間插入接合層以增 15 強接合。 此接合層施加於要被接合之兩表面至少其中之一。 用於產生此接合層的材料選用矽氧化物(也稱為矽 土或二氧化矽),其可經由沈積氧化物或以熱氧化或以其 它任何技術產生。 20 在接合前及/或後,要進行表面加工操作,例如I虫 刻、化學-機械拋磨(CMP)、熱處理或任何其它使表面光 滑的操作。 一旦與接收基片5接合,將晶圓10中位於鬆弛的應 變層2’對側的部分去除,有用層6是晶圓10中仍保留的部 -13- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7
五、發明說明(12) 分。 有數種習知技術可用來去除材料。 第一種去除材料的技術稱為Smart-Cut@,此為熟悉 此方面技術之人士所習知,且在與晶圓縮減技術相關的 5許多文獻中都對其有所描述,其包含: •在與接收基片5接合之前,植入原子物種(諸如氫 或氦離子),以便在植入深度附近的深度處形成 弱化區; •接著在接合後供應能量至弱化區,諸如熱及/或 10 機械處理,或供應其它的能量,以便從弱化區將 晶圓10分離成兩部分。 在植入期間或之後對晶圓10施以熱處理有利於進一 步弱化脆弱區。 在貫施此材料去除的第一種方法中,弱化區是形成 15在支撐基片1與鬆弛的應變層2,之間,或形成在鬆弛的應 變層21内。 在實施此材料去除的第二種方法中,弱化區是形成 在支撐基片1内。 弱化區可在形成擾動層3期間或之後形成。 20 在實施材料去除之該第二種方法的一特例中,且如 果是經由形成擾動區3以形成過渡層4的情形下,則弱化 區可使用貫質上相同的技術,在與擾動區3實質上相同 的位置形成,諸如以定義的能量及定義的物種劑量植入 原子物種。 -14- 本紙張尺度適用中國國豕“準(CNS)A4規格(210 X 297公爱)
經濟部智慧財產局員工消費合作社印製 200414296 A7 B7 五、發明說明(13) 10 在此特例中,弱化區實質上是在形成擾動層3的同 時形成。 在植入前或後,晶圓10應進一步接受熱處理,其具 有兩項功能,亦即主要是進一步弱化弱化區,以及進一 步鬆弛應變層2。 因此,弱化區被形成,其具有弱化支撐基片1與鬆 弛應變層2的雙重功能。 第二種去除材料的技術包含: •經由以陽離子化、植入原子物種、或其它任何孔 形成技術形成至少一多孔層,以在晶圓1〇内形成 一弱介面,例如前文所述文件EP 〇 849 88 A2中 的描述; •供應能量給弱化層,諸如機械處理或供應其它能 量,以便將晶圓10從弱化層内將其分離成兩部分 訂 15 經濟部智慧財產局員工消費合作社印製 在貫施材料去除的第一種方法中,弱化層是形成在 支樓基片1與鬆弛之應變層2,之間,或形成在鬆弛的應變 層2’内。 〜 在實施材料去除的第二種方法中,弱化層是形 2〇 支樓基片1内。 …為將在支樓基片1内形成弱化層,有利的做法是在 早晶材料薄片上形成多孔層’接著再在多孔層上進 曰曰格參數與遠薄晶片之晶格參數實質相同之非多孔辞 材料層的第二次生長,因此,支標基片Κ由薄片、、: 晶 多 線 -15- 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ297公釐 200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(ι〇 孔層及非多孔石夕層構成。 第一及第二種非限制性的材料去除技術可以快速整 體地去除晶圓10的實質部分。 這些技術也允許晶圓10中被去除的部分再用於其它 5 製程,例如按照本發明的製程。 因此,可以再形成應變層2及部分的支撐基片1及/或 其它層,較佳為在將支撐基片1之表面拋光後。 第三種習知技術在於使用化學及/或化學·機械的材 料去除處理。 10 例如,可進行“回蝕”類型的處理以選擇性地蝕刻施 體晶圓10中要被去除的材料。此技術在於從後方,亦 即,從支撐基片1的自由面蝕刻晶圓10,以使得結束時 保留欲保留在接收基片5上的晶圓10之部分結束。 濕蝕刻是使用能去除材料的蝕刻液進行。 15 也可使用乾蝕刻進行材料的去除,諸如電漿蝕刻或 錢射。 蝕刻操作可以只是化學或電化學或光電化學操作。 蝕刻操作可在對晶圓10的機械侵蝕,諸如研磨、拋 光、機械蝕刻或原子物種的濺射之前或之後進行。 20 蝕刻操作也可伴隨著機械侵蝕進行,諸如在CMP製 程中,可選擇性地與機械研磨動作結合之拋光。 也可以只使用化學手段或以化學機械手段將晶圓10 中欲被去除的部分完全去除。 在實施材料去除的第一種方法中,進行蝕刻操作以 -16- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印制衣 五、發明說明(15) 便只保留晶圓10上至少部分鬆弛的應變層2’。 在實施材料去除的第二種方法中,進行蝕刻操作以 便保留晶圓10上部分的支撐基片1以及鬆弛的應變層2’。 第三種技術特別是可保有高品質的表面,且可在結 5 晶生長期間得到厚度均勻的應變層2。 本文提出的這三種技術只是非限制性的例示性方 法,本發明可擴展至任何類型的技術,只要能按照本發 明從晶圓10上去除材料即可。 無論是選用上述三種材料去除技術,或是選用其它 10 習知技術,較佳要對活性層進行表面加工技術,諸如選 用化學蝕刻、CMP拋光、熱處理或任何其它能使平順的 操作。 在一特例中,在進行完上述其中一項技術之後仍留 下部分的支撐基片1,如果不欲保留支撐基片1的此殘留 15 層,則有利為進行表面加工步驟,其包含相對於鬆弛的 應變層2’選擇性蝕刻支撐基片1剩下的部分。 在後者的特例中,所得到的鬆弛應變層”的厚度均 勻及/或具有良好的表面加工,不會出現實質數量的瑕 疵,諸如有時在機械加工後會出現的加工硬化區。 20 在鬆弛的應變層T上進行選擇性蝕刻也會得到厚度 均勻及/或表面加工良好的部分鬆弛的應變層2’,鬆弛的 應變層2’包含用於餘刻的止擔層。 如果最後想要得到非常薄的鬆弛的應變層2’,後兩 項以選擇性蝕刻之表面加工操作特別有利。 -17- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(16) 無論是何情況,最後得到的結構20包含接收基片 5、活性層6及選用的插入接合層。 在實施材料去除的第一種方法中,僅保留部分的鬆 弛的應變層2’。 5 因此,活性層6是由至少部分的鬆弛的應變層2’構 成。 在實施材料去除的第二種方法中,僅保留部分的支 撐基片1及鬆弛的應變層2’。 因此,活性層6是由支撐基片1的保留部分與鬆弛的 10 應變層2’所構成。 在此情況,支撐基片1的保留部分會,或至少部分 會被此鄰的鬆弛應變層21應變。 在使用結構20的一特定方法中,可在結構20上進行 一或多次的結晶生長操作。 15 一旦得到最終結構,可選擇性地進行加工步驟,諸 如例如退火操作之加工處理,以進一步強化有用層6與 接收基片5間的接合介面。 在使用結構20的一特定方法中,無論所得到的結構 20為何,可在晶圓10上生長一或多層蠢晶層。 20 在本文以下的部分中,將提供能經由實施按照本發 明之製程構成所討論之結構之材料的某些實例。 以下將特別解釋由矽及SiGe類型之材料所製成的 層。 如以上的解釋,包含30%之鍺的SiGe之標稱晶格參 -18- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(17 ) 數較矽之標稱晶格參數高出大約1%。 具有一定義的鍺濃度且形成在矽支撐基片1上的 SiGe應變層2,適合實施按照本發明的製程。 以下的實例說明按照本發明形成之有用層的較佳製 5 程: 例1 :參閱圖la,其中之晶圓10包含: • 矽支撐基片1 ;以及 • 應變層2,由具有特定鍺濃度的SiGe製成,其厚 度小於應變終結的臨限厚度(如前文所述)。 10 鍺在應變的SiGe層2中的典型濃度大於15%。 應變的SiGe層2中,瑕疵(諸如錯位)密度小於大約 107cnT2為有利的。 含有15%及30%之鍺之應變層2的典型厚度分別為大 約250奈米及大約100奈米,因此,維持在它們相對之彈 15 性應變終結的臨界厚度之下。 現請參閱圖lb,經由植入原子物種(諸如氫或氦)以 在矽支撐基片1内形成擾動區3。 典型上,植入氫或氦所使用的植入能量範圍在12到 25keV之間。 20 典型上,氫或氦的植入劑量在1014到1017cm_2之間。 > 因此,以鍺濃度為15%的應變層2為例,以使用 氫為植入物種較佳,劑量大約3xl016cm_2,植入能量大 約25keV。 > 因此,以鍺濃度為30%的應變層2為例,以使用 -19- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(18) 氦為植入物種較佳,劑量大約2xl016cm·2,植入能量大 約 18keV。 原子物種的植入深度典型上在5〇奈米到100奈米之 間。 5 擾動區3形成之後,接著進行適當的熱處理,特別 是要位移過渡層4内的擾動,並致使鬆弛的應變層T内的 錯位消失。 熱處理是在惰性大氣中進行。 不過,熱處理也可以在其它大氣中進行,諸如氧化 10 大氣。 因此,對此類型的晶圓ίο進行特別之熱處理,典型 上是在600°C到1000°c的溫度中進行,時間範圍從大約5 分鐘到大約15分鐘。 關於更詳細的實驗技術請參閱Β· H〇U肋der等人所進 15 行的研究,特別是名稱為“Strain relaxation of pseudomorphic Si 卜 xGex/Si(100) heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication ”(刊於Nuclear and Instruments and Methods in Physics Research B 175-177 (2001) 357-367) ° 20 在按照本發明形成擾動區3的另一例中,所植入的 氫或氦的劑量大約是1017cm_2。 此為按照使用Smart-Cut®之製程形成弱化區且允許擾 動區3及弱化區同時形成的特定劑量。 因此,此弱化區具有兩項功能,亦即,致使内部應 -20- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(19) 變能夠在疊置的過渡層4内形成結晶擾動,以及,使其 夠脆弱,以便在供應能量後可將晶圓10分離成兩部分。 在一特定的實施例中,後續的熱處理具有兩項功 用,即,鬆弛應變層2内的應變,以及,進一步弱化弱 5 化區。 無論選用何實施方法去形成過渡層4,至少鬆弛部 分的SiGe應變層2以形成鬆弛的SiGe應變層2*。 現請參閱圖lc,附接於晶圓10的接收基片5可以是 任何材料,諸如矽或石英所構成。 10 在鬆弛的應變層21與接收基片5間插入一層二氧化矽 的接合層為有利,以便最後可能產生如圖Id所示之SGOI 或Si/SGOI型的結構20,在結構20中,所討論的絕緣體 是二氧化矽層。 現請參閱圖Id,可進行一或多樣習知的材料去除技 15 術。 特別是,可使用對SiGe具有實質選擇性的蝕刻溶液 對矽進行選擇性蝕刻,這類溶液包含以下至少其中一樣 混合物:K0H、NH40H(氬氧化銨)、TMAH、EDP或 hno3,或目前正在研究的溶液,其混合諸如hno3、 20 HN02、H202、HF、H2S04、H2S〇2、CH3C00H、及 H20,如文獻WO 99/53539第9頁之中的解釋。 在第一種情況中,後者的選擇性蝕刻不會去除要保 留在結構20上之鬆弛的應變層2’,而將要被去除之支撐 基片1之剩餘的部分去除,因此,在蝕刻後,鬆弛的應 -21- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 ------ B7 五、發明說明 20 經濟部智慧財產局員工消費合作社印製 變層2*即構成有用層6。 在第二種情況中,在支撐基片1内置一矽的蝕刻止 擔層’其可保護疊置於止擋層上的矽層,不被回蝕型的 遥擇性化學蝕刻,因此,在此情況,活性層6包含鬆弛 的應變層2,與覆於止擋層上的矽層。 止擋層例如是由SiGe製成,所討論的選擇性化學蝕 刻則是使用上述其中一種蝕液。 現請參閱圖Id,所得到的結構20包含接收基片5與 活性層6。 活性層6包含至少部分鬆弛的siGe應變層2,以及選擇 性的矽層,支撐基片1的剩餘部分,視所使用的去除法 而定。 例2 :現請參閱圖2,本例的晶圓1〇與例1實質上相 同,但進一步地在應變的SiGe層上還包括實質鬆弛的矽 15 層。 因此,應變層2是由應變的SiGe層2A與鬆弛的矽層 2B構成。 曰 此應變層2的厚度小於所討論之SiGe的臨限厚度, 超過此厚度,SiGe即被鬆弛。 應變層2A的特性與例i之應變的^仏層2實質上相 同。 、 弛的石夕層2B的厚度遠小於整個應變層2的厚度, 因此,應變層2仍保有整體應變的結構特性。 鬆弛的石夕層2B的厚度大約數十奈米。 10 20 -22- 本紙張尺度適帛巾S目家標準(CNS)A4規格(210 X 297公爱) ~ --------- 訂 線 200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(21) 去除製程的實施與例1實質上相同。 過渡層4的產生及附加之有利的熱處理,與例1實質 上相同,具有以下效果: - 彈性鬆弛應變層2A,以便形成鬆弛的應變層2A’( 5 未顯示),以及 - 彈性應變鬆弛層2B,以便形成應變的鬆弛層2B’( 未顯示),於是,後者的晶格參數與毗鄰之鬆弛 的SiGe之晶格參數接近。 當晶圓10在應變的鬆弛層2B’處與接收基片5接合 10 後,無論有或無中間的接合層,要使用上述一或多樣習 知技術將材料去除。 在實施材料去除的第一種方法中,其欲保留至少部 分鬆弛的應變層2A’及應變的矽層2B’,因此,材料的去 除與例1所描述的實質上相同。 15 最後得到的結構20如圖Id所示,包含接收基片5與 活性層6,活性層6是由應變的矽層2B’與至少部分鬆弛的 SiGe層2A 乂以及選擇性的矽層或支撐基片1的殘留部分, 視所使用的去除法而定)所構成。 在實施去除製程的第二種方法中,只欲保留部分的 20 應變矽層2B’,因此,材料的去除與例1所描述的實質上 相同,只是增加去除鬆弛之SiGe層2A’的額外步驟。 為此目的,可使用為相關於矽SiGe之選擇蝕刻性的 蝕刻溶液對SiGe進行選擇蝕刻,這類溶液包含HF : H202 : CH3COOH(選擇率大約 1 : 1000)。 -23- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(22) 因此,在此第二種實施製程的方法中,鬆弛的SiGe 層2A1成為犧牲層。 這類鬆弛之SiGe層2A’的犧牲層可使結構性的瑕疵消 失,諸如具參數差距應變的錯位,在過渡層4内的擾動 5 傳播之後,在接合之前,這些瑕疵被限制在表面及出現 在與過渡層4之介面的附近。 因此,鬆弛的SiGe層2A1使應變的矽層2B’不會有來 自按照本發明之製程中所使用之特定鬆弛方法可能造成 的結構瑕疵。 10 因此,此犧牲技術特別適合在最終得到結構瑕疵極 少之應變的秒層2B’。 最後得到的結構20如圖Id所示,包含接收基片5與 活性層6,活性層6即是由應變的石夕層2B’構成。 例3 :現請參閱圖3,本例的晶圓10與例2實質上相 15 同,但進一步地在鬆弛的矽層上還包括實質應變的SiGe 層。 因此,應變層2是由應變的SiGe層2A、鬆弛的矽層 2B及應變的SiGe層2C構成。 此應變層2的厚度比所討論之SiGe的臨限厚度薄, 20 超過此厚度,SiGe即被鬆弛。 應變層2A的特性與例1之應變的SiGe層2實質上相 同。 層2A之厚度的有利選擇要大於或等於典型厚度,在 此厚度,在過渡層4内的擾動傳播之後,出現於與過渡 -24- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印制农 五、發明說明(23) 層4之介面處附近的結構性瑕疵都可能被限制在其内。 因此,在應變層2的整體鬆弛期間,這類應變的 SiGe層2A將可使鬆弛的矽層2B與應變的SiGe層2C不會 有任何結構性的瑕疵。 5 因此,此犧牲技術特別適合在最終得到結構瑕疵極 少的矽層2B。 鬆弛的矽層2B的厚度遠薄於整個應變層2的厚度, 因此,應變層2仍保有整體的應變結構特性。 鬆弛的矽層2B的厚度大約數十奈米。 10 應變的SiGe層2C所具有的特性與應變的SiGe層2A實 質上相同。 不過,應變的SiGe層2C的有利厚度較應變的SiGe層 2A厚。 在一特定的情況中,應變的SiGe層2C是應變層2之 15 厚度的主要部分。 接著實施的去除製程與例2實質上相同。 過渡層4的產生及額外的熱處理與例1相同,其效果 為: - 彈性鬆弛應變層2A,以便形成鬆弛的應變層2A’( 20 未顯示); - 彈性應變鬆弛層2B,以便形成應變的鬆弛層2B’( 未顯示),於是,後者的晶格參數與毗鄰之鬆弛 的SiGe之晶格參數接近,以及; - 彈性鬆弛應變層2C,以便形成鬆弛的應變層2C’( -25- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(24) 未顯示)。 當晶圓10在鬆弛的應變層2C’與接收基片5接合後, 無論有無中間接合層,可使用一或多樣前述的習知技術 將材料去除。 5 在實施材料去除的第一種方法中,其欲保留至少部 分的鬆弛的應變層2A’、應變的矽層2B’及鬆弛的SiGe層 2C’,且材料的去除與例1描述的實質上相同。 最後得到的結構20如圖Id所示,包含接收基片5與 活性層6,而活性層6由鬆弛的SiGe層2C’、應變的矽層 10 2B’及至少一部分鬆弛的SiGe層2A’(以及選用的矽層,或 支撐基片1殘留的部分,視使用的材料去除法而定)所構 成。 在實施材料去除的第二種方法中,只欲保留至少部 分的應變矽層2B’及鬆弛的SiGe層2C’,因此,材料的去 15 除與例2實施去除材料的第二種方法實質上相同。 最後得到的結構20如圖Id所示,包含接收基片5與 活性層6,而活性層6由至少一部分應變的石夕層2B1及鬆弛 的SiGe層2C’所構成。 在實施製程的第三種方法中,只欲保留至少部分鬆 20 弛的SiGe層2C1,因此,材料的去除實質上與上述第二種 實施方法中描述的相同,另再增加去除應變的矽層2B’的 額外步驟。 為達此目的,要對應變的矽層2B’進行選擇蝕刻,使 用的溶液包含以下至少一種混合物:KOH、NH4OH(氫 -26- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
200414296 A7 __ B7 五、發明說明(25) 氧化銨)、TMAH、EDP或HN〇3,或目前正在研究的溶 液’其混合的藥劑諸如HN〇3、HN02、H202、HF、 H2S04、h2S02、CH3COOH、及〜〇。 由於鬆弛的SiGe層2C’是蝕刻止擋層,此方法最後可 5得到厚度極均勻且表面粗糙度低的層。 因此,可能得到極薄同時又保有良好之層品質的 層。 隶後得到的結構20如圖1 d所示,包含接收基片5與 活性層6,而活性層6構成鬆弛的SiGe層2C,。 10 在使用結構20的一特定方法中,無論得到的結構20 為何’都要在晶圓1〇上生長一或多層蠢晶層,諸如SiGe 層的蠢晶生長或應變的石夕層的蠢晶生長,或其它由SiGe 層或應變之矽層按順序連續交替構成的磊晶層,以形成 多層結構。 15 在本文所提出的半導體層中,也可加入其它的構成 成分’諸如碳,碳在所討論之層中的濃度實質地低於或 等於50%或更明確地說,其濃度小於或等於5〇/〇。 經濟部智慧財產局員工消費合作社印製 本發明並不限於應變的SiGe層2與矽支撐基片1,也 可延伸到其它材料,諸如III-V或II-VI族(二元素、三元 20 素或四元素類型或更高階),都可在本發明的製程中使 用。 在脫離後得到的結構也不限於SGOI、SOI或Si/SiGe 類型之結構。 -27- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 200414296 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(26 ) 【圖式簡單說明】 圖1顯示按照本發明之製程的各步驟。 圖2顯示按照本發明之晶圓,於其上將取下有用層。 圖3顯示按照本發明之另一晶圓,於其上將取下有用 5 層。 【圖式之代號說明】 元件代號 說 明 元件代號 說 明 1 支樓基片 10 晶圓 2 應變層 T 鬆弛的應變層 3 擾動區/弱化區/擾動層 20 結構 4 過渡層 2A 應變的SiGe層 5 接收基片 2B 鬆弛的矽層 6 有用層/活性層 2C 應變的SiGe層 10 代表圖lc之代號說明 元件代號 說 明 元件代號 說 明 1 支撐基片 3 擾動區/弱化區/擾動層 Γ 基片 4 過渡層 2, 鬆弛的應變層 5 接收基片 -28- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)

Claims (1)

  1. 200414296 A8 B8 C8 D8 六、申請專利範圍 1. 一種自晶圓(10)形成一有用層(6)的製程,晶圓(10)包 含支撐基片(1)及應變層(2),其材料分別選用自用於 微電子、光學或光電的結晶材料,其特徵在於包含 以下步驟: 5 (a)在支撐基片(1)内於定義深度形成能夠形成結 構擾動之一擾動區(3); (b) 供應能量致使應變層(2)内的彈性應變至少 相對鬆弛;以及 (c) 去除鬆弛的應變層(2’)對側的部分晶圓(10), 10 保留下的部分晶圓(10)即是有用層(6)。 2. 如申請專利範圍第1項形成有用層(6)的製程,其中, 在步驟(b)期間,應變層(2)之至少相對鬆弛係越過過 渡層(4)發生,過渡層(4)將擾動區(3)與應變層(2)隔 15 3.如申請專利範圍第1至2項之任一項之形成有用層(6) 的製程,其中,擾動區(3)是經由植入原子物種所形 成。 經濟部智慧財產局員工消費合作社印製 4.如申請專利範圍第3項之形成有用層(6)的製程,其中 ,植入的原子物種至少部分包含氫及/或氦。 20 5.如申請專利範圍第1至4項之任一項之形成有用層(6) 的製程,其中,在步驟(b)期間供應的能量包含熱能 ,以便進一步有利於應變層(2)内的應變之鬆弛。 6.如申請專利範圍第1至5項之任一項之形成有用層(6) 的製程,進一步包括在步驟(c)之前,將接收基片(5) -29 - 92478申請專利範圍(定稿) 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 200414296 圍範利 專請 申六 A B c D 接合於晶圓(10)之應變層(2)側的步驟。 7·如申請專利範圍第6項之形成有用層(6)的製程,其中 在接合步驟之前,先在要被接合之兩面至少其中 一面上施加接合層。 5 8·如申請專利範圍第7項之形成有用層(6)的製程,其中 ’接合層是由矽土製成。 9·如申請專利範圍第6至8項之任一項之形成有用層(6) 的製程,進一步包括在要被接合之兩面至少其中一 面之表面進行表面加工步驟。 10 ι〇.如申請專利範圍第6至9項之任一項之形成,有用層(6) 的製程,進一步包括熱處理以加強接合。 u·如申請專利範圍第1至10項之任一項之形成有用層⑹ 的製程,其中 一在步驟⑷之前,其包含在支撐基片(1)内形成弱 15 化區(3);以及 —步驟(c)包含將能量供應至弱化區内,以便將有用 層(6)與施體晶圓(1〇)分離。 U·如申請專利範圍第丨丨項之形成有用層(6)的製程,其 中’經由植入原子物種以形成弱化區。 20 Π·如申請專利範圍第12項之形成有用層(6)的製程,其 中,植入的原子物種至少部分包含氫及/或氦。 14·如前兩項申請專利範圍第12至13項之任一項之形成 有用層(6)的製程,其中,弱化區與擾動區(3)實質上 在晶圓(10)内的相同位置。 i 訂 線 經濟部智慧財產局員工消費合作社印製
    本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 200414296 Α8 Β8 C8 ------- D8 六、申請專利範圍 15·如申請專利範圍第14項之形成有用層(6)的製程,其 中’弱化區與擾動區(3)實質上是在相同時間以相同 手段形成的區域。 16·如申請專利範圍第丨丨項之形成有用層(6)的製程,其 5 中’弱化區是藉由在晶圓(1〇)内形成多孔層而形成。 17·如申請專利範圍第丨至16項之任一項之形成有用層(6) 的製程’其中,步驟(c)包含化學蝕刻晶圓(1〇)中至 少要被去除的部分。 I8·如申請專利範圍第丨至17項之任一項之形成有用層(6) 10 的製程,其中,步驟(C)包含實施毗鄰鬆弛的應變層 (2)之部分支樓基片(1)的選擇性化學姓刻,在此姓刻 中’鬆弛的應變層(2,)形成蝕刻止擋層。 19.如申請專利範圍第丨至18項之任一項之形成有用層(6) 的製程,其中,鬆弛的應變層(2,)包含化學蝕刻止擋 15 層,以及,步驟(c)包含實施鬆弛的應變層(2,)的選擇 性化學姓刻以去除覆於止播層的部分。 2〇·如申請專利範圍第mi9項之任一項之形成有用層⑹ 經濟部智慧財產局員工消費合作社印製 的製程,其中,有用層⑹是由至少部分的鬆弛的應 變層(2’)構成。 ^ 20 21·如申明專利|巳圍第i至第17項之任一項之形成有用層 (6)的製程,其中,有用層(6)是由鬆弛的應變層 及步驟(c)之後仍殘留的部分支撐基片〇)所構成。 22·如申請專利範圍第21項之形成有用層(6)的製程,其 中’支禮基片⑴的殘留層被鬆弛的應變層⑺應變。 -31 - 本紙張尺錢财鮮(CNS)A4·⑽χ29ϋ_______ 圍 、申睛專利範 月專利範圍第1至22項之任一項之形成有用層⑹ I 4 ’其中包括’在步驟⑷之後,在有用層⑹的 又面上進行表面加工步驟。 5 至23項之任—項之形成有用層⑹ 層 ,、匕括,在步驟(c)之後,在有用層(6)上 至少形成g ; 25.Γ6)=專利範圍第23至24項之任—項之形成有用層 I私’其中,形成在有用層⑹上之至少一薄層 的晶格參數被鬆弛的應變層(2,)應變。 a 10 26·如申請專利範圍第e25項之任一項之 的製程,其中, ^有用層⑹ 支撐基片(1)是由石夕製成; —應變層(2)是由矽-鍺製成。 27.如申請專利範圍第丨至26項之 15 的製程,其中, 、之开乂成有用層⑹ 支撐基片(1)是由石夕製成; 一應變層(2)是由以下連續組成·· /應變的矽-鍺厚度(2Α); /鬆弛的矽厚度(2Β)。 20 28·如申請專利範圍第工至”項之任一項之步 的製程,其中, 夕、有用層(6) 一支撐基片(1)是由矽製成; 一應變層(2)是由以下連續組成: /應變的矽-鍺厚度(2A); -32 - 本紙張尺度適用令國國家標準(CNS)A4規格(21〇χ297公釐) 200414296 A B c D 六、申請專利範圍 〆鬆弛的矽厚度(2B); /應變的矽-鍺厚度(2C)。 29. 如申請專利範圍第27至28項之任一項之形成有用層 (6)的製程,其中,步驟(c)包含去除毗鄰於支撐基片 5 (1)且在實施步驟(a)期間被鬆弛的應變SiGe厚度(2A) 〇 30. 如申請專利範圍第28至29項之任一項之形成有用層 (6)的製程,其中,步驟(c)包含去除在實施步驟(b)期 間被應變的鬆弛矽厚度(2B)。 10 31.如申請專利範圍第26至30項之任一項之形成有用層 (6)的製程,其中,形成在有用層(6)上的至少一薄層 包含以下材料至少其中之一: - 鬆弛或假鬆弛的矽-鍺,其鍺濃度與應變層(2)之 鍺濃度近乎相等; 15 - 至少部分應變的矽,其所具有的晶格參數接近鬆 弛的應變層(2’)的晶格參數。 32. 如申請專利範圍第1至31項之任一項之形成有用層(6) 的製程,其中,接收基片(5)是由矽或石英製成。 經濟部智慧財產局員工消費合作社印製 33. 如申請專利範圍第1至32項之任一項之形成有用層(6) 20 的製程,在製程期間所使用的各層中,其中至少一 層還包括碳,且碳濃度實質上小於或等於50%。 34. 如申請專利範圍第1至33項之任一項之形成有用層(6) 的製程,在製程期間所使用的各層中,其中至少一 層還包括碳,且碳濃度實質上小於或等於5%。 -33 - 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 200414296 A B c D t、申請專利範圍 35. —種如申請專利範圍第1至34項之任一項形成有用層 (6)之製程的應用,用以製造絕緣體上半導體之結構 ,該結構的半導體厚度包含所形成的有用層。 36. —種意欲用於如申請專利範圍第1至34項之任一項形 5 成有用層(6)之製程的晶圓(10),其特徵為包含具有 第一晶格參數的支撐基片(1),以及包含具有第二晶 格參數的整體鬆弛或假鬆弛層(2’),且其特徵為不包 括緩衝層。 37. 如申請專利範圍第36項的晶圓(10),進一步包括在支 10 撐基片(1)内的擾動區(3)。 38. 如申請專利範圍第36至37項之任一項的晶圓(10),進 一步包括弱化區。 39. —種結構,包含如申請專利範圍第36至38項之任一 項的晶圓(10)及一接收基片(5)。 15 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
TW092125544A 2002-09-18 2003-09-17 Formation of a relaxed useful layer from a wafer with no buffer layer and a structure formed thereby TWI296819B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0211543A FR2844634B1 (fr) 2002-09-18 2002-09-18 Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
US43942803P 2003-01-13 2003-01-13

Publications (2)

Publication Number Publication Date
TW200414296A true TW200414296A (en) 2004-08-01
TWI296819B TWI296819B (en) 2008-05-11

Family

ID=31897466

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092125544A TWI296819B (en) 2002-09-18 2003-09-17 Formation of a relaxed useful layer from a wafer with no buffer layer and a structure formed thereby

Country Status (8)

Country Link
US (1) US7001826B2 (zh)
EP (1) EP1543552A1 (zh)
KR (1) KR100787261B1 (zh)
CN (1) CN1774798B (zh)
AU (1) AU2003274477A1 (zh)
FR (1) FR2844634B1 (zh)
TW (1) TWI296819B (zh)
WO (1) WO2004027858A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7018910B2 (en) * 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
DE10360874B4 (de) * 2003-12-23 2009-06-04 Infineon Technologies Ag Feldeffekttransistor mit Heteroschichtstruktur sowie zugehöriges Herstellungsverfahren
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer
US7282449B2 (en) 2004-03-05 2007-10-16 S.O.I.Tec Silicon On Insulator Technologies Thermal treatment of a semiconductor layer
FR2867307B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US6893936B1 (en) * 2004-06-29 2005-05-17 International Business Machines Corporation Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
US7172930B2 (en) * 2004-07-02 2007-02-06 International Business Machines Corporation Strained silicon-on-insulator by anodization of a buried p+ silicon germanium layer
FR2880189B1 (fr) * 2004-12-24 2007-03-30 Tracit Technologies Sa Procede de report d'un circuit sur un plan de masse
US8007675B1 (en) * 2005-07-11 2011-08-30 National Semiconductor Corporation System and method for controlling an etch process for a single crystal having a buried layer
FR2907966B1 (fr) * 2006-10-27 2009-01-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat.
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
JP2008198656A (ja) 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法
FR2912550A1 (fr) * 2007-02-14 2008-08-15 Soitec Silicon On Insulator Procede de fabrication d'une structure ssoi.
FR2924273B1 (fr) * 2007-11-28 2010-02-19 Commissariat Energie Atomique Procede de moderation de deformation
FR2931293B1 (fr) 2008-05-15 2010-09-03 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure support d'epitaxie et heterostructure correspondante
FR2977074A1 (fr) * 2011-06-23 2012-12-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat semi-conducteur comprenant du silicium poreux
FR3029538B1 (fr) * 2014-12-04 2019-04-26 Soitec Procede de transfert de couche
DE102015210384A1 (de) 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
EP0799495A4 (en) * 1994-11-10 1999-11-03 Lawrence Semiconductor Researc SILICON-GERMANIUM-CARBON COMPOSITIONS AND RELATED PROCESSES
DE69728022T2 (de) * 1996-12-18 2004-08-12 Canon K.K. Vefahren zum Herstellen eines Halbleiterartikels unter Verwendung eines Substrates mit einer porösen Halbleiterschicht
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US7227176B2 (en) 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
CA2327421A1 (en) * 1998-04-10 1999-10-21 Jeffrey T. Borenstein Silicon-germanium etch stop layer system
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
JP3967515B2 (ja) * 2000-02-16 2007-08-29 株式会社神戸製鋼所 マフラー用チタン合金材およびマフラー
JP2004507084A (ja) * 2000-08-16 2004-03-04 マサチューセッツ インスティテュート オブ テクノロジー グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
US6900103B2 (en) 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6646322B2 (en) 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6677192B1 (en) 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
EP1364411A1 (en) 2001-03-02 2003-11-26 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
JP3970011B2 (ja) * 2001-12-11 2007-09-05 シャープ株式会社 半導体装置及びその製造方法
US6746902B2 (en) * 2002-01-31 2004-06-08 Sharp Laboratories Of America, Inc. Method to form relaxed sige layer with high ge content
US6852652B1 (en) * 2003-09-29 2005-02-08 Sharp Laboratories Of America, Inc. Method of making relaxed silicon-germanium on glass via layer transfer

Also Published As

Publication number Publication date
KR100787261B1 (ko) 2007-12-20
WO2004027858A1 (en) 2004-04-01
AU2003274477A8 (en) 2004-04-08
TWI296819B (en) 2008-05-11
EP1543552A1 (en) 2005-06-22
WO2004027858A8 (en) 2005-04-28
CN1774798A (zh) 2006-05-17
FR2844634A1 (fr) 2004-03-19
KR20050084568A (ko) 2005-08-26
US20040067622A1 (en) 2004-04-08
FR2844634B1 (fr) 2005-05-27
AU2003274477A1 (en) 2004-04-08
CN1774798B (zh) 2010-04-28
US7001826B2 (en) 2006-02-21

Similar Documents

Publication Publication Date Title
TW200414296A (en) Formation of a relaxed useful layer from a wafer with no buffer layer
TWI289900B (en) Transfer of a thin layer from a wafer comprising a buffer layer
US5877070A (en) Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US7018910B2 (en) Transfer of a thin layer from a wafer comprising a buffer layer
US7018909B2 (en) Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US6150239A (en) Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US7348260B2 (en) Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US7390724B2 (en) Method and system for lattice space engineering
US20040192067A1 (en) Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US7465646B2 (en) Methods for fabricating a wafer structure having a strained silicon utility layer
EP0843346B1 (en) Method of manufacturing a semiconductor article
US10304722B2 (en) Method of manufacturing semiconductor-on-insulator
JP2005532686A (ja) 歪み半導体材料から成る層の転移方法
US9646873B2 (en) Method for producing SOS substrates, and SOS substrate
US7695564B1 (en) Thermal management substrate
US20090047526A1 (en) Method for Manufacturing Semiconductor Wafer
KR100797210B1 (ko) 다층구조의 제조방법
JP5031190B2 (ja) 歪みSi層を有する半導体ウェーハの製造方法
JP5032743B2 (ja) バッファ層を有しないウエハからの緩和された有用層の形成
US20180005872A1 (en) Preparation of silicon-germanium-on-insulator structures
JP2007500434A (ja) 高温応力に耐性のある応力付加絶縁体上半導体構造
KR100842848B1 (ko) 반도체 층의 열처리 방법

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent