200409120 玖、發明說明： L發明所屬技領域3 此申請案係基於並請求從2002年9月13日習知日本專 利申請案第2002-268975號之優先權的優點，其整個内容在 5 此被併入作參考。 發明領域 本發明有關一種半導體記憶體與一種用以控制此一半 導體記憶體之方法，並且特別是，一種具有一靜態隨機存 取記憶體（SRAM)介面的一動態隨機存取記憶體(DRAM)類 10 型之半V體ό己丨思體以及'種用以控制此^ 一半導體記憶體之 方法。 相關技藝說明 近年來的關注已集中到DRAM(假SRAM)，其利用一 15 dram晶胞陣列並且其具有— SRAM介面，作為最適合大哥 大專的ό己丨思體因為低電源消耗、大儲存容量的可行性、便 宜等等。 另一方面，同步DRAM(SRAM)，其中一記憶體匯流排 在與一具有一特定週期之時脈信號同步下操作，已被用來 0作為個人電腦(pc)與此類中的記憶體。 一假SRAM或一 SDRAM的一操作模式係由一包含稍後 "兒明的一模式暫存器之模式設定控制電路所設定，設定一 操作模式包含設定要被更新的整個記憶體晶片的百萬位元 組數量（設定部分模式）以及在資料的讀取或寫入在一指令 5 被設定後開始之後設定時脈數量（設定延遲）。 SDRAM的操作模式中的一個是突發模式。於突發模 式，資料在與一時脈信號同步下被接連地寫入或讀出。為 設定突發模式，突發長度，是資料被輸出錢人之次數數 量，對應一個存取指令及此類者，係基於一外部信號而設 定。 ^又
Ik著SDRAM，被稱為一模式暫存器設定指令之專用指 令已被用於一種傳統控制一模式暫存器之方法(例如，有關 日本未審|專利公開案第2〇〇㈣11652號(段號與第^ 圖））。隨著假SRAM，準備一輸入至一專用腳位之專用指令 ^方法或結合—合法指令，諸如__讀取指令或—寫入指 令、一特定位址、及一特定資料型態的方法已被使用。此 外，結合未類別為指令之非法指令的方法錢合一合法 才曰令與一特定位址的方法能被使用。 、然而，隨著假SRAM，藉由結合非法指令而設定一模 ^暫存器在控制器側將需要變化，此導致與僅用於非突發 模式之假SRAM的相容性問題。 準備-輸入至-腳位之專用指令的方法在控制器側亦 將需要變化。此外，晶片的大小可能增加。 冬結合合法指令的方法將導致以下於突發模式的問題。 曰才曰令於突發模式在寫入或讀取操作時被輸入一次時， 設定於-模式暫存器具有突發長度扯之資料將與—時脈信 號同步被輸人或輸出。因此，為接連地輸人指令，每個時 間中斷操作必須被執行，這增加了電路尺寸，導致晶片面 積的增加。 因此，已難以使用傳統假SRAM於突發模式。 C ^-明内容】 發明概要 本發明係在如上述之背景環境下完成，本發明的一 的器提供-種用以控制_能夠將—模式暫存器以常見、，目 序設定至非突發模式與突發模式的半導體記憶體之方 本發明的另一目的係提供一種半導體記憶體其中一： 式暫存器能以常見的順序被設定至非突發模式與突發= 馮了達成該上述第 Μ炫市丨J _半 憶體之方法被提供。此控制—半導體記憶體之方法勺人5己 驟有：就設定-用以設定突發模式巾的—操作模式2步 暫存器而言，將該半導體記憶繼發模式，二=式 _式’改變至非突發模式的待命模式、就指令於該非I Τ式之待命模式明定順序被輸人而言， =⑽模式之待命模式改變至模式暫存丄模 式及根據從外面的輸入設定該模式暫存器。 供。=Γ上述第二目的，一種半二記憶體被提 ^针t憶體包含有—模式設定㈣電路具有-模 工暫存态為攻定一操作模式用以 於兮北办名W丄 心/镍式暫存器在指令 二^^ 持模式簡定順序被 弘源下卩牛控制電路用以將 待命楹★ r丄 亍净餸°己[思體從突發模式的 ㈣電源下降模式，改變至該非突發模式的待 200409120 命模式。 本發明之上述與其他目的、特徵及優點從以下詳細說 明書在結合說明本發明較佳實施例之附圖經由範例將變得 顯而易見。 5 圖式簡單說明 第1圖是一根據本發明一實施例之狀態轉變圖顯示一 種控制一半導體記憶體之方法；
第2圖是一圖顯示根據本發明一實施例一半導體記憶 體之結構； 10 第3A及第3B圖是說明設定於一模式暫存器之操作模 式之圖，第3A圖是一說明功能指定之圖，第3B圖是說明每 個功能之圖； 第4圖是一圖顯示一指令表之範例；及 第5A及第5B圖是顯示用於設定一模式暫存器的順序
15 範例之圖，第5A圖是一顯示合法指定(CMD)與一位址(ADD) 的結合圖，第5B圖是一時序圖。 I：實施方式3 較佳實施例之詳細說明 本發明之實施例現將參考圖式來說明。 20 第1圖是一根據本發明一實施例之狀態轉變圖顯示一 種控制一半導體記憶體之方法。 第1圖中的每個符號“M”表示一模式暫存器式。 第2圖是一圖顯示根據本發明一實施例一半導體記憶 體之結構。 8 200409120 於第2圖，由一細線所指示的一信號線包含多數個位 元，第2圖左手邊的雙圓圈指示外部輸入端，在其名稱前面 具有“/”的信號指示負邏輯，在其名稱後面具有“Z”的 信號指示正邏輯。 5 現在，將說明根據第2圖所示之本發明一實施例的一半 導體記憶體1中每個部分之功能。之後，執行於該半導體記 憶體之操作與如何控制該半導體記憶體1將與第1圖被說 明。 該半導體記憶體1具有DRAM記憶體晶胞MC並且是一 10 具有一 SRAM介面的假SRAM。該半導體記憶體1包含一更 新控制電路10、一仲裁電路11、一指令解碼器12、一突發 控制電路13、一模式設定控制電路14、一突發位址計數器 15、一時序控制電路16、一電源下降控制電路17、一位址 閂鎖18、一位址解碼器19、一記憶體晶胞陣列20、一讀取/ 15 寫入放大器21、一突發轉換暫存器22、一資料輸出控制電 路23、及一資料輸入控制電路24。 該更新控制電路10包含一計時器（未示），該更新控制電 路10輸出一更新請求信號REFZ用以在一預定週期更新該 記憶體晶胞陣列20中的一記憶體晶胞MC。此外，該更新控 20 制電路10輸入一晶片致能信號CE2，當此信號是在低準位 時，該半導體記憶體1使得相似於第3A或第3B圖設定之到 電源下降模式的轉變與操作被執行。 該仲裁電路11比較被輸入之一更新請求信號REFZ與 一存取指令的順序、並輸出一對應該兩個中先被輸入的一 9 10 15 ^控制信號。若更新操作被執行，於是該仲裁電路⑽ 一更新開始信號REFS1與—主動信號actz。若—對應該 。子取心7之處理破執行，於是該仲裁電路1丨輸出—主動信 號ACTZ。當該更新操作被完成時自該時序控制電路⑹斤輸 出的—更新停止信號RSTpz被輸人時，該仲裁電路u停止 輸出該更新開始信號REFS1。該存取指令在讀取或寫入操 作時或於該記憶體晶胞陣列2〇被連續存取以連續執行讀取 或寫入操作的突發模式從一外部輸入端被提供。此外，當 曰曰片致能信號/CE1與一位址狀態信號/ADS是在低準位 時，該存取指令被識別。隨著突發模式中的突發存取，多 數件資料將藉由輸入一存取指令一次而被輸出或輸入。 於該半導體記憶體1，當一位址狀態信號/ADS是在低 準位時所提供的一位址信號add被認為是有效的並且當一 位址狀態信號/ a D s是在高準位時所提供的一位址信號 ADD被認為是無效的。此外，該半導體記憶體1具有SRAM 介面’因此一列位址及行位址在同時被一位址信號add所 提供。 該指令解碼器12在一位址狀態信號/ADS是在低準位 時將一晶片致能信號/CE1、一輸出致能信號/OE、及一寫入 20 致能信號/WE解碼並且輸出對應解碼該時序控制電路16、 該資料輸出控制電路23、該資料輸入控制電路24、及該突 發轉換暫存器22的結果之控制信號。 該突發控制電路13接收一外部時脈信號CLK、一晶片 致能信號/CE1、一突發位址前進信號/ADV、及一來自該模 10 200409120 式設定控制電路14的延遲信號LTC並且輸出一突發信號 BSTZ、一突發時脈信號BCLK(閃光信號）、一送至該時序控 制電路16的時序信號、及一等待信號WAIT。該等待信號 WAIT被輸出至該半導體記憶體1的外面。 5 該突發信號BSTZ將被輸入於突發模式。 該模式設定控制電路14接收一晶片致能信號/CE1、一 輸出致能信號/OE、一寫入致能信號/WE、一上位元組信號 /UB、一下位元組信號/LB、及一位址信號ADD並且輸出一 延遲信號LTC及一突發長度信號BL。該上位元組信號/ub 10 或該下位元組信號/LB係用來遮蓋被讀取或寫入之資料部 分。 此外，該模式設定控制電路14係用來設定一假SRAM 的一操作模式並且具有一模式暫存器其能從外面被設定。 第3A及第3B圖是說明設定於一模式暫存器之操作模 15式之圖’第3A圖是一說明功能指定之圖，第3B圖是說明每 個功能之圖。 如第3A圖所示，例如，位址Addl2到Add20被指定至該 模式暫存器作為設定一操作模式暫存器式之碼。此例中， δ玄位址Addl2被用來設定重置功能(rs)，值“〇，，指示重置 2〇能被執行之狀態並且值“1”指示重置不能被執行之狀 %。該位址Addl2的值在該開始順序後是‘‘〇，，，細節稍後 將ό兒明。位址Addl3到Addl5指示一讀取延遲計數(rlc)。 也就是說，例如，該等位址Addl3到Addl5被用來設定在一 煩取指令被輸入之後資料被讀取一外部時脈信號CLK的脈 11 200409120 衝數量。該等位址Addl3到Addl5之值‘‘〇〇〇，，，“〇〇1 ”， 〇1〇”及“011”分別指示延遲計數2，3，4及5。例如， 若一延遲計數是4時，於是在一讀取指令被輸入後資料將與 一外部時脈信號CLK的第四脈衝之前緣同步的被讀取。 5 該位址Addl6被用來設定一模式(MD)。值“〇，，指示突 么模式能被使用的狀態並且值“ 1 ”指示非突發模式能被 使用的狀態。該位址Addl6的值在該開始順序後是“1” 。 該位址Addl7與Addl8被用來設定決定突發長度（BL)的資 料長度(DL)。值“00”指示8個字的一突發長度bl，“0Γ 10指示16個字的一突發長度BL，“10”指示32個字的一突發 長度BL ’以及“11”指示一連續突發。該位址Addl9與 Add20被用來設定部分模式（pM)。也就是說，該等位址 Addl9與Add20決定整個記憶體中多少百萬位元之資料將 被保留。該值“ 00 ”指示16百萬位元之資料將被保留， 15 “〇1”指示8百萬位元之資料將被保留，“1〇”指示所有資 料將被保留，以及“11”指示無資料將被保留。該等位址 Addl9與Add20之值在該開始順序後被設定至“u” 。 除了 Addl2到Add20的位址係所有在高準位。 如何設定該模式暫存器稍後將說明。 20 藉由設定該上述模式暫存器，該模式設定控制電路14 輸出一延遲信號LTC與一突發長度信號BL。 假設一控制信號係從梢後說明的電源下降控制電路17 被輸入以下降該半導體記憶體電源。若指示該重置功能(RS) 是否已被a又疋的位址Add 12之值是1時’於是該模式暫 12 200409120 存器未被重置。 該突發位址計數器15產生一内部位址信號认以)其允 許一位址信號ADD與自該時序控制電路16的一時序信號同 步。邊突發位址汁數為15產生一内部位址信號IADD的次數 5比由一突發長度信號BLm指示的突發長度小一。此外，該 突發模式發位址計數器15停止上數操作同時他正接收在高 準位的一突發位址前進信號/ADV。 該時序控制電路16接收來自該仲裁電路丨丨、該指令解 碼為12、及該突發控制電路π的控制信號並且輸出控制該 10大發位址计數裔、该位址閃鎖18、該位址解碼器19、及 嚷項取/寫入放大裔21之操作的時序信號。此外，當更新操 作被完成時，該時序控制電路16輸出一更新停止信號 RSTPZ。 該電源下降控制電路17接收一晶片致能信號CE2並將 15控制#號輸出至該更新控制電路1 〇、該仲裁電路11、該指 令解碼器12、該突發控制電路13、該模式設定控制電路14、 該突發位址計數器15及該時序控制電路16以便控制開電 源、電源下降或待命模式。 該位址閂鎖18在與一位址閂鎖信號Elat同步下閂鎖 20 一位址信號ADD、在與一位址閂鎖信號；[LAT同步下閂鎖一 内部位址信號IA D D、並將該等閂鎖信號輸出至該位址解碼 器19 〇 該位址解碼器19將該位址閃鎖is問鎖的位址信號解 碼、並輸出一信號用以選擇該記憶體晶胞陣列2〇中的一記 13 200409120 憶體晶胞MC。為了具體，該位址解碼器丨9輸出一字線信號 用以選擇錢說明的-字線WL及—行線信號用以打開稍 後說明因應一位址信號add的一行開關sw。 孩a己憶體晶胞陣列20包含多數個安排像一矩陣的一電 5性記憶體晶胞MC、多數條字線WL與多數條連接至這些記 十思體曰曰胞MC之位元線BL、多數個連接至這些位元線]3]^的 感應放大器SA、以及多數個行開關sw其中每一個將一位元 線BL連接至該讀取/寫入放大器21。每個記憶體晶胞 相同如被用於一晋通DRAM的並包含一電容器用以保留如 10電荷之資料與一設在該電容器與一位元線BL之間的晶胞電 b曰體。该晶胞電晶體的閘極被連接至一字線。 邊等行開關sw被分成對應一上位元組信號/UB的一第 一行開關群與對應一下位元組信號/LB的一第二行開關群 該讀取/寫入放大器21。在突發寫入操作時，該第一行開關 15群因應一位址信號僅當一下位元組信號/UB是在低準位時 打開。在突發寫入操作時，該第二行開關群因應一位址信 旒僅當一上位元組信號/LB是在低準位時打開。也就是說， 被寫入之資料將藉由控制該等行開關S W而被遮蔽。 實際上，該時序控制電路16使得該位址解碼器19因硬 2q _ 上位元組#號/UB或一下位元組信號/LB而操作並且該位 址解碼器19輸出一行選擇信號CL。因此，該第一行開關群 與該第二行開關群之操作將被控制。遮蔽控制被運用在要 被寫入之資料上直到在一資料輸入_輸出端DQ被接收之要 被寫入之資料被傳送至該等行開關S W。 14 200409120 該讀取/寫入放大器21將從該記憶體晶胞陣列20平行 讀取之資料與一讀取放大器致能信號RAEN同步地輸出至 一資料匯流排，該讀取/寫入放大器21亦將從該突發轉換暫 存器22所送出平行被寫入之資料與一寫入放大器致能信號 5 WAEN同步地輸出至該記憶體晶胞陣列20。 該突發轉換暫存器22包含多數個用以表流資料的資料 暫存器(DT0，DT1，…）。於非突發模式，該突發轉換暫存 器22經由該讀取/寫入放大器21輸入儲存於一外部位址信 號ADD所指定的一記憶體晶胞MC的資料並將它輸出至一 10共用資料匯流排CDB。此外，該突發轉換暫存器22保留從 該共用資料匯流排CDB所送出要被寫入之資料並將它輸出 至該讀取/寫入放大器21。於突發模式，該突發轉換暫存器 22將平行被讀取且從該讀取/寫入放大器21被送出之資料 轉換成連續的資料並且將它與一突發時脈信號BCLK同步 15 地輸出至该共用資料匯流排CDB。此外，該突發轉換暫存 器22將連續被寫入從該共用資料匯流排cdb所送出之資料 轉換成平行的資料並且將它與一突發時脈信號BCLK同步 地輸出至該讀取/寫入放大器21。 該資料輸出控制電路23在讀取操作時被啟動並將在一 20資料匯流排DB上的讀取資料輸出至該16位元資料輸入_輸 出端DQ。當一上位元組信號/UB是在低準位時，該資料輸 出控制電路23輸出16位元讀取資料的上八個位元。當一下 位元組信號/LB是在低準位時，該資料輸出控制電路“輸出 16位元讀取資料的下八個位元。該資料輸入_輸出端dq包含 15 200409120 對應一上位元組信號/UB的一第一8位元資料端群、以及對 應一下位元組彳5 5虎/LB的一弟二8位元資料端群。 該資料輸入控制電路24在寫入操作時被啟動，該資料 輸入控制電路24經由該資料輸入_輸出端Dq接收要被寫入 5之資料並將它輸出至該共用資料匯流排CDB。 该突發轉換暫存器22、該資料輸出控制電路23、及該 資料輸入控制電路24操作如一資料輸入_輸出電路其能連 續地輸入或輸出多數件資料。 一位址信號ADD、晶片致能信號/CE1及CE2、一位址 10狀態信號/ADS、一輸出致能信號/OE、一寫入致能信號 /WE、一外部時脈信號CLK、一突發位址前進信號/ADV、 一上位兀組信號/UB、及一下位元組信號/LB從一外部控制 器（未示）經由外部端而被輸入。 現在，執行於上述該半導體記憶體丨及如何控制該半導 15體魏體1之操作將隨第}圖所示之狀態轉變圖而詳細地說 明。 該半導體記憶體1進入開電源模式(M1)，然後一晶片致 能信號CE2進入低準位。因&，該仲裁電路u、t亥指令解碼 為12、该突發控制電路13、該模式設定控制電路14、該突 t位址叶數裔15、及該時續控制電路16在該電源下降控制 電路17的控制之下被重置(M2)。 、接著，該晶片致能信號CE2被改變至高準位並且該半 $體記憶體1在該電源下降控制電路17的控制之下進入非 大免拉式的待命模式⑽）。於此模式，該指令解碼器U將 16 '^ P輸入的一 ^ 5虎解碼並產生-控制信號用以將該半導 一己t體1改艾至一對應該解碼結果的（讀取或寫入)模式。 第4圖是-圖顯示_指令表之範例。 弟4圖中，“了 ’’ 4匕- 才日不一信號是在低準位、“H”指示 、= 虎是在高準位、並且“χ”指示—㈣可以是在低準位 或同準位。，，此一—
Vo-7和不貧料的下八個位元在該資料輸入 輪出知叫亚且“DQ8i5”才旨示資料的上八個位元在該資 料輸入-輪出，。“脱”，w，“Din”，及“無 10 15 1指示該資料輪入-輸出端DQ的狀態。為了具體， 旨示資料被㈣在高阻抗、“DGut，，指示資料輸 、Μ指示資料輸入、及“無效，，指示寫入禁止或由 樓被寫入之資料是無效的。“保留”指示資料是否被 那就是’更新操作是否被執行。“是，，指示更新操 作被執行，H示更新操作不被執行，“部分，，指示 更新操作僅在部分的資料被執行。 5亥指令解碼器12根據像第4圖所示的-指令表來選摆 一模式。 、 一 § 一晶片致能信號/CE1與一寫入致能信號/WE係在待 命模式(M3)中的低準位時，該半導體記憶體1使得至寫入模 20式(M4)的轉變。當一晶片致能信號/㈤與一輸出致能信號 /0E是在低準位並且一寫入致能信號_是在高準位時，該 半導體記憶體1使得至讀取模式(M5)的轉變。當一晶片致能 信號/CE1是在低準位且一輸出致能信號/〇£與一寫入致能 信號/WE是在高準位時，該半導體記憶體丨使得至輸出禁能 17 200409120 (OD)模式（M6)的轉變。當一上位元組信號/UB或一下位元 組信號/LB進入寫入模式(M4)中的高準位時，被寫入之資料 的上或下位元被遮蔽並變成無效。之後，此處理將被參考 為位元組控制。於讀取模式(M5)，此位元組控制被行使並 5且控制亦被行使在一位址信號ADD等等。 從待命模式(M3)到模式M4，M5或M6的轉變已說明。 然而，該半導體記憶體1能根據由該指令解碼器所解碼的一 指令使得從模式M4，M5或M6到非突發模式中的每個模式 之轉變。 1〇 若指令於非突發模式的待命模式(M3)在以順序被輸入 日守，邊半導體記憶體1將使得至包含於該模式設定控制電路 14之模式暫存器被設定的模式暫存器設定模式的轉變。 第5A及第5B圖是顯示用於設定一模式暫存器的順序 範例之圖，第5A圖是一顯示合法指定(CMD)與一位址(add) 15 的結合圖，第5B圖是一時序圖。 如第5B圖所示，該模式暫存器能藉由使用如連續的一 合法指令與一位址之六個組合而被設定。那就是，一讀取 才曰令被輸入一次，然後一寫入指令被輸入四次、並且然後 一項取指令被輸入一次。隨著位址，最重要位元(MSB)被輸 20入五次並且最後一用以設定第3圖所示之模式暫存器的一 碼(CODE)被輸入。 若一位址信號ADD、一晶片致能信號/CE1、一位址狀 悲k 5虎/ADS、一寫入致能號/WE、及一輸出致能信號/〇E 隨著第5B圖所示之時序對應第5八圖被輸入至該模式設定 18 1使得至模式暫存器設 器被設定至被示於第3 控制電路14時，於是該半導體記憶體 定模式(M7)的轉變並且該模式暫存 圖且最後被輸入之一碼的内容。 若上述f3A圖所示的—碼被輸人且指示-模式的位址 Addl6之值疋〇 4，於是該半導體域體1使得至突發模 式的待命模式_之轉變。若該位址細6之值是“『、 日才於疋s亥半導體記憶體j回到非突發模式的待命模式 (M3) 〇 當一晶4致自Ut號C E 2進人非突發模式的待命模式 (M3)中之低準位時，該半導體記憶體故得從非突發模式到 電源下降模式_之轉變。當該晶片賴信細2進入電 源下降模式_中的高準位時，該半導體記憶體丨回到非突 發模式的待命模式(M3)。 於突發模式的待命模式(M9)，該半導體記憶船根據由 解碼-從外面輸人之信號的指令解碼扣所得到的一結果 使得至寫入模式(M10)、讀取模式⑽υ或搁置模式(Mi2) 之轉變。相_被達成於非突發模式的待命模式(M3)。然 而，於犬發杈式，具有由根據該模式暫存器中所設定之資 料長度(DL)之值從該模式設定控制電路14輸出的一突發長 度信號BL所指定之突發長度的資料之讀取或寫人將在一由 根據該模式暫存器中所設定之讀取延遲計數(RLC)之值從 忒模式设定控制電路14輸出的一延遲信號LTC所指定之時 脈被開始。當一位址狀態信號/ADS進入寫入模式(M1〇)或 讀取模式(Mil)中的高準位時，該突發位址計數器15停止上 200409120 數操作。然而’該半導體記憶體丨仍留在原始模式(m1〇4 Mil) 〇 當將該半導體記憶體1改變至非突發模式的輸出禁能 (〇D)模式(Μ6)的外部信號之相同組合被輸入時，該半導體 5記憶體1進入搁置模式(Μ12)。於此模式，突發讀取是不連 績的。該半導體記憶體1是否使得至讀取模式(Mil)之轉變 取決一輸入致能信號/〇E的準位。 從突發模式的待命模式（M9)至模式M10，Mil或M12 的轉變已被說明。然而，該半導體記憶體丨亦能根據由該指 10令解碼器12所解碼的一指令使得從M1〇至m94M11、從 Mil至M9，M10或M12、或是從M12至M9或Mil的轉變。 §忒半導體§己憶體1使得在寫碩M10與讀取模式Mil之間的 轉變時，該位址狀態係號/ADS被改變至高準位。 當一晶片致能信號CE2進入突發模式的待命模式(M9) 15中之低準位時，該半導體記憶體1在該電源下降控制電路17 的控制下使付k突發模式到電源下降模式(Mg)之轉變。當 讜半導體記憶體1進入電源下降模式(M8)時，該模式設定控 制電路14重置該模式暫存器。然而，若第3圖所示、指示重 置（RS)設定且已被設於該模式暫存器之該等碼的位址 20 Addl2之值疋1”時，於是重置該模式暫存器被禁止。因 此，該半導體記憶體1回到突發模式的待命模式(M9)。 為將該模式暫存ϋ設定於突發模式，上述方式應被使 用。那就是，該半導體記憶體1首先被改變至電源下降模式 (Μ8)，然後一晶片致能信號CE2被改變至高準位並且該半 20 導體記憶體1在該電源下降控制電路17的控制下被改變至 非犬發杈式的待命模式(M3)。指令於此模式以上述順序被 輸入亚且該半導體記憶體1在該模式設定控制電路14的控 制下被改變至模式暫存器設定模式(M7)以便設定該模式暫 5存器。之後，該半導體記憶體1被改變至突發模式的待命模 式(M9)。 ' 如上述，該半導體記憶體1從突發模式，經由電源下降 杈式(M8)，被改變至非突發模式的待命模式(M3)。該模式 暫存器因此能以相同順序被設定於非突發模式與突發模 10 式。 、 該半導體記憶體其能自突發模式被切換至非突發模式 或自非突發模式被切換至突發模式已被說明。然而，僅用 於突發模式的一半導體記憶體能從突發模式中的待命狀態 被改變至電源下降模式並且然後能被控制以至於一模式暫 15存器將被設定。這是相同於該上述半導體記憶體。 如同前面所說明，於本發明，為了設定一包含於一正 操作在突發模式的半導體記憶體之模式暫存器，該半導體 記憶體首先被改變至電源下降模式以便重置該模式暫存器 的内容，然後該半導體記憶體被改變至非突發模式的待命 2〇模式。若指令在非突發模式的待命模式下已預定順序被輸 入時，於是該模式暫存器被設定。因此，該模式暫存器能 在相同順序下被設定於非突發模式與突發模式。 上面被認為僅說明本發明的原理，另外，因為許多修 飾與變化對於熟之此技藝者將容易發現，所以不想限制本 21 200409120 發明限制在上述與所示確切結構與應用，並朗此，所有 ==等效納被認為在所依附之 其 等效之發明範圍之中。 【圖式簡單說明】 第1圖是-根據本發明-實施例之狀態轉變圖顯示一 種控制一半導體記憶體之方法； 第2圖是-圖顯示根據本發明一實施例一半導體記憶 體之結構，
第3A及第3B®是㈣設定於―模騎存器之操作模 1〇式之圖’第3A圖是一說明功能指定之圖，第3B圖是說明每 個功能之圖； 第4圖是一圖顯示一指令表之範例；及 第5A及第5B圖是顯示用於設定一模式暫存器的順序 範例之圖，第5A圖是一顯示合法指定(CMD)與一位址(ADD) 15 的結合圖，第5B圖是一時序圖。 【圖式之主要元件代表符號表】 10···更新控制電路 11···仲裁電路 12…指令解碼器 13…突發控制電路 14···模式設定控制電路 (模式暫存器） 15…突發位址計數器 16…時序控制電路 17···電源下降控制電路 18···位址閂鎖 19···位址解碼器 20···記憶體晶胞陣列 21…讀取/寫入放大器 22.. .突發轉換暫存器 23…資料輸出控制電路 24.. .資料輸入控制電路
22 200409120 MC...記憶體晶胞 BSTZ…突發信號 REFZ...更新請求信號 CE2...晶片致能信號 REFS1...更新開始信號 ACTZ...主動信號 RSTPZ...更新停止信號 /CE1...晶片致能信號 /ADS...位址狀態信號 ADD...位址信號 /OE...輸出致能信號 /WE...寫入致能信號 CLK...外部時脈信號 /ADV…突發位址前進信號 LTC...延遲信號LTC BCLK...突發時脈信號 WAIT...等待信號 /UB...上位元組信號 /LB...下位元組信號 BL...突發長度信號 IADD...内部位址信號 RSTPZ...更新停止信號 CE2...晶片致能信號 ELAT...位址閂鎖信號 WL...字線 SW…行開關 BL...位元線 SA...感應放大器 DQ...貢料輸入-輸出端 RAEN...讀取放大器致能信號 AVAEN...寫入放大器致能信號 CDB...共用資料匯流排
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