TW200408194A - Complementary input dynamic logic - Google Patents

Description

200408194 五、發明說明（1) 與相關申請案之交互參照 [0001]本申請案主張以下美國 60/412, 1 10，申請日為20 0 2年9月1 [0 0 0 2 ]本申請案與下列同在申 之美國專利申請案有關，並且皆為 人。 申請案之優先權：案號 9曰。 請中、具有相同申請曰 相同的申請人與發明 台灣 申請案號 DOCKETNUMBER 專利名稱 92123091 CNTR.2205 複雜邏輯函數之互補 式動態輸入邏輯架構 92123090 CNTR.2206 互補式輸入動態多工 解碼器架構 【發明之技術領域】 [0 0 0 3 ]本發明為邏輯電路相關領域，尤指動態邏輯電 路中高扇入邏輯函數的實作。 【先前技術】 [0 0 0 4 ]基於對速度的要求，動態電路常用以實作管線

第7頁 200408194 五、發明說明（2) --- 處理系統之邏輯函數。圖丨為一示意圖，係包括一代 表及邏輯函數之，’及，’閘1 0 0，與一用以實作”及，，閘丨〇 〇的 示範動態電路102。其中，動態電路1〇2與”及”閘1〇〇皆有N 個輸入，分別以D1、D2、…DN表示，而唯一的輸出則 以n Q”表示。動態邏輯電路丨02更包括：一p通道帶頭元件 Ρ0、一Ν通道之結尾元件Ν0、一由邏輯電路1〇4實作而具有 評估功用之邏輯函數、一輸出緩衝器或是反相器/驅動器 υι、一儲存或保持電路106。如實施例所示，保持電路 係以反相器元件U2和U3實作而成，其中U2的輸出連接至U3 的輸出，反之亦然。 [ 0 0 0 5 ]動態電路102在相關時脈訊號，，CLK”上升邊緣 時，於反相器/驅動器U1的輸出建立q訊號。動態邏輯電 路的動^本質由CLK訊號控制：當CLK訊號為無效的低位 準，動悲邏輯電路處於預備或預先充電狀態；反之，若 高位準，則居於評估狀態。CLK訊號被提供至各個帶頭元、、、 件P0與結尾元件N0。P0的源極與源電壓VDD連接，而 端則與評估點Η I連接。在此提示，點與其所負載訊號將採 用相同的標號名稱（例如點!!〗負載訊號^ )。Ν〇的源極盘 共用參考電壓GND連接，而汲極端則與參考點” L〇，，連 邏輯電路104連結HI與L0。如實施例所示，邏輯電路1〇 N通道邏輯（或稱N邏輯）中，藉由使用號碼” N”的N通 N；l〜NN在點HI與L0間以串聯實作之。特別的是，第一個~ 通道元件N1將其汲極端連接到HI，而其源極端連 個N通道元件…的沒極端，&此類#，直到最後_細通道

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元件NN的源極端連接至L0。N個輸入M〜DN分別被提供至n 通道元件N1〜NN中，而點HI則連接至反相器^與⑽的輸入 端’以及反相器元件U3的輸出端。

一 [〇 〇 0 6 ]操作上，當CLK讯號為低位準時，點η I由帶頭 元件預先充電至邏輯高位準，訊號Q經由反相器/驅動器Η 變更至低位準，同時輸入訊號^〜!^為了用於邏輯函數評 估而被建立。當CLK訊號提升為高位準時，根據D1〜DN的輸 入狀態，邏輯電路104的邏輯函數將為進行評估或不予呼 估兩者之一：當邏輯電路104進行評估時，所有輸入訊號 Μ〜〜DN使得所有N通道元件^〜〜NN被導通，而邏輯電路ι〇4 經由啟動的結尾元件N0將點HI驅動至邏輯低位準，同時輸 $訊號Q被驅動至邏輯高位準。當點HI被驅動至低準位 ^匕將“直保持在低位準，直到C L K訊號再次被驅動 =低位準，如果邏輯電路1〇4為不予評估，則保持電路 將維持點Η於邏輯高位準，使得訊號Q仍舊為低位準。因 此’當CLK訊號為低位準，貝彳Q訊號亦為低位準；若邏輯函 數為’f真”，則邏輯電路1〇4將於CLK訊號為高位 將訊 號Q驅動至高位準。

• [ 000 7 ]由邏輯電路104所實作之邏輯函數為一多輸入 及”函數。為用以評估，當CLK訊號為高位準時，所有 〜也必須居於高準位。，，及，，邏輯函數的實作通常 疋在N邏輯中串聯N通道元件（如邏輯電路1〇4中所示），而 此種串聯或是堆疊N通道元件的聯結方式 項導致動態電路於峰門蹋的田去· Α 备/曰八男田 兄岭心生問4的因素·其一，在點HI ^L〇之間

第9頁 200408194 五、發明說明（4) 的評估路徑長度是此一邏輯一 數，也是扇入的函數二C件個數的函 大量的輸入訊號，同時帝要具^ 偟被用以評估相對 整個電路的速度。：：：：=:平估時間’戶斤以會降低 的影變高位置的元件容易受到元件基體效應 電路潛伏了不穩定性。 文也就使侍 [ 0008 ]為了解決評估路徑長度相關 什者通常會將每個堆疊的大小加以限制，使之J = J。-般而言’兩層的評估路徑為較佳配置，*用=限制 ::路案，可透過利用，，或I’邏輯項以實作反相 入及:=1 及，’函數分解為階層式串聯的低扇 八及函數兩者之一來達成。 [ 0009 ]實作一反相”及"函數，係將串聯的"及"路徑轉 出ί並：Γ或"路徑。當目的僅是為了獲得單項的反相輸 ，，轉換至反相”或"邏輯函數的解決方式固然可以滿足 :匕：簡單的功能要求，然而上述解決方式在複雜邏輯狀況 卜並不可行，因為將邏輯運算第一層的，，及，，項轉換 成”或"項將會迫使其後的"或"項陸續被轉換成"及/項，結 果這個方法僅是將Ν堆疊的問題移轉給後續的邏輯階層。 [0010]圖2為一 16輸入"及"閘2 00示意圖，及一用以實 作11及’’閘200的示範邏輯電路202電路分解圖。其 中’ ”及’’閘200包括16個輸入訊號（分別以α1〜Μ6表示）與 個輸出訊號Q ’用以構成一個高扇入”及”函數。單一

_1麵

第10頁 200408194 五、發明說明（5) 的’’及’’閘2 0 0係由四個低扇入層2 0 4、2 0 6、2 0 8、2 1 0串聯 而成，並且每一層皆包含一個或複數個兩輸入的”及”閘。 其中，第一層204包含八個”及’’閘，每個，，及，，閘分別自輸 入訊號A1〜A16中接收各的輸入訊號對；第二層206包含四 個π及π閘，每個π及π閘分別將所對應的第一層2 〇 4中兩 個’’及”閘的輸出當成其輸入對；第三層2〇8包含兩 個π及1’閘，每個’’及’’閘分別將所對應的第二階層2〇6中的 兩個’’及”閘的輸出當成其輸入對；第四階層21〇包含一個 及閘’該及閘將所對應的第三層2 〇 8的兩個，，及，，閘的輸出 當成其輸入對。 [0 0 11 ]值得注意的是，邏輯電路2 〇 2中每個，，及”函數 都只有兩個輸入，致使個別的評估路徑皆被分解成低扇入 的配^。ΐ是，將高扇入’’及’，函數分解成階層式的低扇 入π及’’運算並不切合預期，因為分解函數的每個額外串聯 階層都會增加整體電路的延遲。利用增加每個，，及，，閘的扇 入可以減少’’及”閘的個數，例如個數減少至五個四輸入 的"及”間，每個閘都有建議的最大四個扇入數目。然而， 因為每個”及”函數都有相對較大的扇入，並且還是需要兩 層’此項解決方法仍然無法避免延遲。 [0012]根據本發明之一具體實施例，一種用於評估一 邏輯函數的互補式輸人動態邏輯電路，係包括一Ν通道動 態電路、-Ρ通道動態電路及—導通元件。該ν通道動態電

第11頁 200408194 五、發明說明（6) 路接收一時脈訊藏，且搞接至一第 路進行評估，則其可在該時脈訊號通道 由將第一評估‘ 既為阿位準時，囍 4 1古點杈至低位準，決定該 千时精 該p通道動態電路亦接收該時脈訊號，且H數之-補數。 估點。若該p通道動態電路進行評估，-第二評 為高位準時’藉由將第二評估點拉至高线可在，脈訊號 函數之—補數。該導通元件由第一=吿決定該邏輯 、動心電路無法進行評估時，將第二隹w i ΓΟΟί ^ . 叶1古點拉至低位準。

镇衛」i 平估點可耦接一緩衝器或驅動器，以提供 ^衝^邏輯函數結果。該緩衝器可包含—反相器/驅動 =，二以反相輸出第二評估點的邏輯狀態。此實施例亦奇 提，一時脈反相器/驅動器，用以反相輸出該時脈訊號， 並，供緩衝之反相時脈訊號。該反相時脈訊號可在1^通道 動悲電路無法進行評估時，被送至該導通元件，以將第> 評估點拉至低位準。

[0014] N通道動態電路可包括一 N邏輯電路，以決定 該邏輯函數之一補數。在一實施例中，此N邏輯電路具有 一參考點、耦接i第一評估點之一輸出端，以及複數個碣 以接收複數個輸入訊號之輸入端。N通道動態電路更可包 括一帶頭元件與〆結尾元件，可回應該時脈訊號，以致齡 N邏輯電路進行評估。 [0015] P通道動態電路可包括一 P邏輯電路，以決定 該邏輯函數之一補數。在一實施例中，此P邏輯電路具有 耦接至一源電壓之一參考點、耦接至第二評估點之一輸出

— 第12頁 200408194 五、發明說明（7) 端，以及複數個用以接收複數個輪 道動態電路更可包括一輕接至第口 = : 入端；口通 時脈訊號為高位準時，致能p邏輯H^/點’亚於該 [ο ο 1 6 ]在用以執行一"及,，遲短仃砰估。 ίϊΐϊϊίί包括複數個以並聯方式連之接特之: ^广動恶電路則包括複數個以並聯方式連接之Ν通道元 [0017]根據本發明之一具體實施 一 複雜動態邏輯函數的方法，俜包 ，用於冲估- ”充電至高位準；在-個 弟補數同打在一個將第二評估點拉至高位準之互補+ p邏輯電路進㈣料，㈣其評估料輯函數m式 數；以及若該互補^邏輯電路無法進行評估= 導通元件，將第二評估點拉至低位 旱^ ^ 包 反轉及緩衝一時脈訊號，以提供一 反相％脈汛唬’：以及若該互補式Ν邏輯電路無法進行評 估，則經由該導通元件，以該反相時脈訊號驅動第二評估 點0 【實施方式】 特定應用與條件下攄以梯田士 | ,日 ^ ^ 々 百此在 1爆以使用本發明。然而，各種對較佳，

[ 0029 ]下列說明係用以提供一般熟悉此項技

麵wm

第13頁 2υυ 娜 194

施例之修改，對任^ 籴 此所定義的一般原理；項技術者係顯而易1，並且在 明並不限於此處所展至其他實施例。®此，本發 此處所揭露之原理；；顆定實施例…具有與 rnn,nl , ^ ”新穎特徵相符之最大範圍。 β ^ ^ ^ f ^ "用之發明者已認知到於動態電路中實作高 發基體效應與延』換：ίί性，“b種實作方式並不會引 叙r f+ Λ 遲換έ之，發明者所發展之互補式輸入 ^ ，能使具有多輪入項之動態邏輯電路不致因

:河$而引發基體效應，或是因為，，及，1項分解而發生延 遲。以上敘述可利用圖3至圖10進一步描述說明之。 、[〇 〇 31 ]圖3為一根據本發明一實施例而實作之示範互 補式^入動態邏輯電路3〇〇的示意圖。CLK訊號被供應至ρ 通道▼頭元件Ρ〇以及Ν通道結尾元件Ν〇的閘極；帶頭元件 Ρ〇的源極端連接源電壓VDD，且其汲極端連接第一初步評 估點NTOP，結尾元件N〇的汲極端連接到參考點Νβ〇τ，其源 極端則連接到參考電壓點GND。以Ν邏輯實作而用於評估之 邏輯函數的補數為COMP，如302所示。其中，此邏輯函數 3〇2的輸出端連接NT〇p點，參考點則連接至Νβ〇τ點， N C 0 Μ P 3 0 2接收N個輸入訊號D1〜D N的反相訊號，如])ν β : DIB所示。其中，附加於訊號名稱之字母” βπ除了其他指定 外，，，即代表邏輯反相（意即邏輯丨或”真，，的反相即為邏曰輯^ 或’•偽”，反之亦然）。在此一提，DIB〜DNB和DIB : DNB是 同一組而標示法不同的N個訊號，其中ν為大於1的正整< 數°一儲存電路304連接於¥00與[^0?之間，如實施例$

第14頁 200408194 五、發明說明（9) 示’儲存電路304被實作以供作為半保持電路3〇4之用，且 該儲存電路304係包括一反相器ui和一p通道元件!^。其 中，反相器U1的輸入連接NT0P，輸出連接到P1元件的閘極 端；P1元件的源極端連接VDD，汲極端則連接NT0P。 [0032]CLK訊號同時也被提供應至另一個p通道元件p2 的閘極端和一個反相器/驅動器的輸入端uco。其中，P2 的源極端連接VDD，汲極端則連接第二或輸出評估點 PTOP，反相器/驅動器uc〇發出脈波訊號CLK之反相（即 CLKB)，且其輸出連接至N通道導通元件…的源極端，而 之閘極連接NTOP，汲極連接pT〇P。一用以藉由NC〇Mp 3〇2 進行評估之邏輯函數補數，可利用p邏輯以實作之，如 PC0MP 306所示。其中，PC〇Mp 3〇6的參考點連接V])D，輸 出點連接ptop點。此外，PC0MP 30 6接收N個輸入訊號M 〜DN，並以” p邏輯”實作（意即使用p通道元件），就如同 NCOMP 30 2係以N邏輯實作邏輯函數之補數。pT〇p被提供到 一輸出反相器/驅動器U2的輸入端，且該反相器/驅動器 U2的輸出端之輸出訊號為”q”。 [ 0 033 ]在操作上，CLK訊號初始值為低位準，使得 PTOP輸出評估點經由帶頭元件p2預先充電至高位準，同時 ΝΤΟ/初步評估點則經由帶頭元件p〇預先充電至高位準。輸 出訊號Q初始值為低位準。當CLK訊號為高位準時，Nc〇Mp 302與PC0MP 306分別評估輸入訊號DNB:D1B和DN:D1，以 決疋或J空制NT0P及PTOP點的狀態Q NC〇Mp 3〇2與pC〇Mp 306皆實作相同的邏輯函數補數，因此當clk為高位準時，

第15頁 200408194 五、發明說明（ίο) NC0MP 302與PC0MP 306二者皆為進行評估，或皆為不予評 估。當NC0MP 302與PC0MP 3 06二者皆為”偽，，時（、音即 NCOMP 302與PCOMP 306皆為不予評估），則邏輯函=本身 為”真’’；當NCOPM302與PCOMP 306二者皆為進行評估時， 則邏輯函數本身為”偽”。 [0034]因此，當邏輯函數為’’真”，並且ncqmp 203與 PCOMP 30 6皆為不予評估，則經由保持電路3〇4運算過後的 NTOP仍舊維持在高位準。既然NT〇p依然為高位準，導通元 件N1也隨之維持在導通或開啟狀態。由反相器/驅動器 UC0所緩衝暫存之CLKB訊號為低位準，並且該訊號透過導 通元件N1將PTOP放電至低位準，因此Q變成高位準，也就 是邏輯函數為”真”。依此方式，當導通元件N1持續由ΝΤ〇ρ 控制而維持在導通狀態時，反相器uc〇經由一條最多具有 兩個N元件的路徑將評估點ρτ〇ρ拉至低位準，因此導致〇輸 出汛號為邏輯真狀態。這兩個ν通道元件特指在反相器 UC0與導通元件N1中的Ν通道元件（圖中未標示）。當邏輯 函數為’’偽”時，則NC0MP 3〇2與pc〇Mp 3〇6同時進行評估， 使得NTOPjl由結尾元件N〇拉至低位準，並且ρτ〇ρ由％⑽p 0 6拉^至咼位準；導通元件^被凍結或關閉，因此肿維 2在问位準，Q輸出訊號保持在低位準，意即邏輯函數 為’’偽π。 路2 Ζ似單純的骨牌電路，互補式輸人動態邏輯電 Q允"午一輪出在評估期間可被驅動至高位準。也正因 為不同於骨牌電路，若輸人訊號延後到達，則饥£訊號

200408194 五、發明說明（11) 居於高位準而使得NC0MP 302與PC0MP 306皆處於評估時， 輸出訊號Q依舊可以被拉回至低位準。互補式輸入動態邏 輯電路30 0可被視為包括一與第一個初步評估點耵肿相關 的互細通道邏輯電路3〇8，以及與第二個輸出評估點ρπ)ρ ，關的互補Ρ通道邏輯電路31()。其中，ρτ〇ρ係用以自反相 恭/驅動器U2產生輸出訊號q ;互補Ν通道邏輯電路3〇8係 包括·帶頭與結尾元件？0與襲、用以評估邏輯函數之互 Ν邏輯電路NC0MP 302，以及保持電路3〇4 ;互補ρ通道邏輯 電路31 0係包含：帶頭元#Ρ2、用以評估邏輯函數之互補 Ρ邏輯電路PCOMP 30 6。若互補邏輯電路3〇8與31〇皆為進行 評估，則ΝΤΟΡ被電路308驅動成低位準，而打肿則被電路 310驅動成高位準；當電路3〇8與31〇皆為不予評估時，由 MOP所控制之導通元件!^將經由一被暫存之反相cu訊號 (由反相器/驅動器UC0產生）驅動ΡΤ0Ρ至低位準。 的[0 0 36 ]另一替代實施例係考慮以Ν通道元件Ν2取代反 相IsUCO，如圖3的虛線連接者所示。Ν2的源極端連接至接 地參考點，汲極端連接至旁路元件N1的源極端，Ν2的閘極 端則連接CLK訊號。因此，當CLK為高位準，Ν2將被啟動， 亚且將Ν1的汲極拉至低位準。若NC〇Mp 3〇2與[)(：〇好3〇6不 予评估，則低位準會經由N丨傳遞至訊號ρτ〇ρ，因此將 高位準的輸出Q。 [ 0 037 ]訊號ΡΤ0Ρ的穩定參考點係由一包括元件㈡與” 之微弱保持電路所提供。因為這些元件是建議使用而非必 要的，因此用虛連接線表示。以一包含兩個反相器之全保

第17頁 200408194 五、發明說明（12) 持電路（如圖1所示）取代半保持電路的配置，將可同樣地 供給ΡΤ0Ρ —穩定參考點。 [ 0038 ]另一用以取代反相器UC0之下拉替代元件N2， 以及被建議附加並用以提供ΡΤ0Ρ穩定參考點之微弱保持電 路，係用於本發明中後續所提及之所有實施例中，並可被 描述如下。 [0039]圖4為一示範互補式輸入動態邏輯電路400的 示意圖，其係根據本發明更特定而用以實作一 ”及”邏輯函 數的實施例所實作。互補式輸入動態邏輯電路4 〇 〇大致上 與互補式動態邏輯電路3 0 0類似，而相同的組成預設具有 相同的標號。對互補式輸入動態邏輯電路4 〇 〇而言，互補 式”及” N邏輯電路402係用以置換NCOPM 302，而互補 式”及’’？邏輯電路406係用以置換？(：01^ 306。換言之，除 了特別被實作以用於評估π及1，邏輯函數的部分之外，互補 式輸入動態邏輯電路40 0與互補式動態邏輯電路3〇〇完全相 同。值得注意的是，只要將反相器/驅動器U 2以一驅動器 加以置換，或是將一緩衝器移除其反相功能，或是在U2的 輸出端附加另一個反相器/驅動器（圖中未顯示），則互補 式動態邏輯電路400便可輕易轉換成反”及”邏輯函數。

[0 040 ]在N邏輯中，係利用將N個N通道元件NC1〜NCN 並聯連接於NTOP與NBOT間，以實作互補式”及"N邏輯電路 40 2與’’及’’函數之補數。因此，當補數輸入D1B〜DNB被提供 時，其結果即為所需之D1〜DN輸入之邏輯π及，，。同理，在p 邏輯中，可利用將Ν個Ρ通道元件PC 1〜PCN並聯方式連接於

驪 第18頁 200408194 五、發明說明（13) VDD與ΡΤ0Ρ間，以實作互補，’及” P邏輯電路406與另一 個π及”函數之補數。輸入訊號補數DIB〜DNB分別被提供到n 通道元件NC卜NCN的閘極端（例如D1 B被提供到NC1的閘極， 而D2B被提供到NC2的閘極，依此類推），並且非補數的輸 入訊號D1〜DN則分別被提供到P通道元件ΡΠ〜PCN的閘極端 (例如D1提供到PC1的閘極，而D2提供到PC2的閘極，依此 類推）。 [ 0 04 1 ]互補式輸入動態邏輯電路40 0〜孙，r々〜观 上述之互補式輸入動態邏輯電路3 0 0，因此可加以參照。 當D1〜DN之任一個或多個輸入訊號為”偽”或低位準（例如邏 輯則互補式”及”邏輯電路40 2與406皆進行評估，因 此使得相對應的D1 B〜DNB輸入訊號為π真’’或高位準（例如邏 輯’’ Γ )。此外，當互補式”及，，邏輯電路4〇2與4〇6皆為進行 評估，則”及’’函數成為”偽，，，因此當CLK訊號拉至高位準 時，Q輸出訊號變為，，偽”（拉至低位準）。反之，當所有的 輸入訊號D1〜DN皆為，’真，，時，互補式，，及’’邏輯電路4〇2與 40 6皆為不予評估，因此D1B〜DNB輸入訊號的訊號皆” 為”偽”。此外，當互補式，，及，，邏輯電路4〇2與4〇6 1估，則"及"函數成為”真"，因此當CLK訊號拉至高位 牯，Q輸出訊號將會變為"偽"（即為高位準）。 旱 以注意的是，圖4電路的速度對於扇入並不靈敏了所^ t數之合理個數皆能被接受，因為不合減緩 電路的速…乃肇因於該評估路徑僅經由兩個 N 70件· N1和UC0中的N元件（未標示）。 且式的

第19頁 200408194 五、發明說明（14) [0 0 4 2 ]圖5為一根據本發明另一特定實施例之示範互 補式輸入動態邏輯電路5 0 0的示意圖，係用以實作”或”邏 輯函數。互補式輸入動態邏輯電路5〇〇大致上與互補式動 態邏輯電路3 0 0相似（相同的組成假設有相同標號），其相 異處在於NCOPM 302係以互補π或” N邏輯電路502置換，並 且P C Ο Μ Ρ 3 0 6係以互補’，或π Ρ邏輯電路5 〇 6置換。換言之， 除了特別被實作以用於評估”或”邏輯函數的部分之外，互 補式輸入動態邏輯電路500與互補式動態邏輯電路3〇〇完全 相同。 [0043]在Ν邏輯中’係將Ν個Ν通道元件nci〜NCN串聯 邏輯電路506與”或”函數之補數’而且該”或”函數之補數 係由輸入D1〜DN所驅動。因此，輸入訊號之補數ΜΒ〜dnb分 別被提供到N通道元件NC卜NCN的閘極端，並且輸入訊號^ ~DN分別被提供到P通道元件PC卜PCN的閑極端。 °〜 連接於ΝΤΟΡ與ΝΒΟΤ間’以實作互補式’’或” ν邏輯電路502 與"或"函數之補數。其中，"或"函數之補數係由補數輸入 DIB〜DNB所驅動。同理’在Ρ邏輯中，可利用將Ν個？通道元 件PC卜PCN串聯連接於VDD與PTOP間，以實作互補式”或,,p [ 0044 ]當所有D1〜DN輸入訊號為”偽"時，則互補 式”或"邏輯電路502與506皆為進行評估，因此使得所 應的DIB〜DNB輸入訊號為"真·，。此外，當互補”或，，邏于 路502與506皆為進行評估，貝丨厂或丨，函數， % w双馬偽丨丨，因此當 CLK訊號拉至高位準時，Q輸出訊號將變為 ^ ^偽（即拉至似 位準）。反之，當一或多個輸入訊號^—抑為"真"時，互補

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式"或"邏輯電路502與5〇6皆為不予評估， D1B-DNB輸入訊號為"偽”。此外，當互補式 對應的 4〇2與權皆為不予評估，則"或"函數將為"真"，m路 CLK汛唬拉至高位準時，q輸出訊號將變 \ 位準）。 、I拉至向 [ 0 045 ]使用互補式輸入動態邏輯電路3〇〇及其相 式（例如互補式輸入動態邏輯電路4 〇 〇 )，有數項益處^ 優點。互補式輸入動態邏輯電路3 〇 〇特別適用於高扇 入’’ f應用，例如用於解碼電路。如先前於參考圖4的討 論時所提及，互補式輸入動態邏輯電路3〇〇和4〇〇之輸出、 估路徑因為最多僅有兩個元件，因此相較於在此之前所提 供的其他邏輯電路明顯較快。相較於目前用以實作高扇 入Π及”函數的分解技術，互補式輸入動態邏輯電路3 〇〇 1 和 4。00將比他者快到接近一個數量級，而互補式輸入動態邏 輯電路500因為係由互補式”或”邏輯電路5〇2和5〇6的Ν通道 與Ρ通道元件以堆疊配置方式所構成，因此會因為基體效 應和延遲的產生而限制扇入數。 [0046]圖6係為一用以實作一複雜邏輯函數之示範互 補式輸入動態邏輯電路6 00的示意圖。因為互補式輸入動 悲邏輯電路6 0 0與互補式輸入動態邏輯電路3 〇 〇在圖形結構 上具有相似特徵，因此能夠以接近於3到4個，，或項實作 之’並且每個’’或’’項皆包含一個高扇入的邏輯，，及，，函數。 由互補式輸入動態邏輯電路600所實作之複雜邏輯函數， 係一具有下列方程式（1)形式的複雜”及”與”或”函數：

200408194 五、發明說明（16) Q-D11 · D12 · ".D1X + D21 · D2 2 · ".D2Y+ … + DM1 · DM2 · ".DMZ (1)

其中，點π · ’’代表邏輯’’及”函數，而加號”代表邏 輯”或π函數。方程式（1)為Μ個多重輸入f’及項之邏 輯’’或’’運算，通常見於管線處理系統的運算中。第1頊有X 個π及’’項：D11、D12.....D1X ;第2項有Υ個’，及，，項： D21、D22.....D2Y ;依此類推，直到最後一項或是第Μ項 (最後一項）共有Ζ個”及”項：DM1、DM2、…、DMZ。 [0047]互補式輸入動態邏輯電路6 〇〇共有Μ個互補式N 通道動態邏輯電路，每個皆類似於互補式輸入動態邏輯電 路300的互補式Ν通道邏輯電路部分。第一互補式ν通道動 態邏輯電路602，係用以實作第一個”及”項and 1 (即Dl 1 •D12 · —DIX)，其係包括：一p通道帶頭元件ρι〇、一N通 道結尾元件N10、一以AND1標記之N邏輯方塊604，以及一 儲存電路S1。其中，CLK訊號被供應至元件pi〇與N1〇的閘 極端；反相輸入訊號D11B〜D1XB(即D1XB :D11B)被提供到N 邏輯方塊604個別的輸入端；帶頭元件!)1()的源極端連接 VDD，汲極端則連接至第一初步評估點ΝΤ〇π ;結尾元件 Ν10的源極端連接至GNd，汲極端連接至第一參考點 ΝΒΟΤ1 ;Ν邏輯方塊604的輸出連接ΝΤΟρ^έ，參考點連接到 ΝΒ0Τ1點。與，，及，’Ν邏輯電路4〇2的配置方式相近的是，二 者皆包含X個以並聯方式配置的Ν通道元件，而每個Ν通^ 凡件的閘極端都可接收來自D1XB : DUB的反相輸入訊 儲存電路si係用以實作為半保持電路，並且和儲存電ς，

第22頁 200408194 五、發明說明（17) 304同樣包含一反相器U11，以及一連接於VDD與點ΝΤ〇ρι間 的P通道元件p 11。 [ 0048 ]互補式輸入動態邏輯電路6〇〇其他Μ—ι個，，及”項 的互補式N通道動態邏輯電路的實作配置方式，皆與第j個 互補式N通道動態邏輯電路6 〇 2相同。如圖所示，最後一個 (或第Μ個）互補式n通道動態邏輯電路6 〇 6，係用以實作最 後一個及’，項ANDM(即DM1 · DM2 · ...OMZ)，其係包括：一Ρ 通道帶頭元件ΡΜ0、一N通道結尾元件NM0、一個以ANDM標 記之N邏輯方塊608，以及一儲存電路⑽。其中，CLK訊號 被提供到元件ΡΜ0與ΝΜ0的閘極端；反相輸入訊號 DMZB(即DMZB : DM1B)被提供到N邏輯方塊6〇8 ;帶頭元件 ΡΜ0的源極端連接VDD，而汲極端連接至最後一個初步評估 點NT0PM ;結尾元件ΝΜ0的源極端連接GND，而汲極端連接 至最後一個參考點NB0TM ; N邏輯方塊608的輸出連接至 NT0PM點，參考點連接到NB〇TM點，與”及”1^邏輯電路4〇2的 配置方式相近的是，兩者皆包含z個以並聯方式配置的N通 道元件，並且每個N通道元件的閘極端都可接收來自 dmxb:dmib的反相輸入訊號；儲存電路SM係用以實作半保 持電路，並且和儲存電路304同樣包含一反相器UM1，以及 一連接於VDD與點NT0PM間的P通道元件PM1。 、[0049 ]M個初步評估點ΝΤΟΠ~ΝΤ〇ρΜ都分別連接到肘個1) 通道件Ρ 2 1〜Ρ 2 Μ各閘極端，同時也連接到μ個ν通道導通元 件NU〜ΝΜ1各閘極端。ρ通道元件Ρ2卜ρ2Μ係以串聯方式配 置，或以Ρ堆疊連接於VDD與輸出評估點ρτ〇ρ之間。其

第23頁 200408194 五、發明說明（18) --- 中第個P通道元件^2 1的汲極端連接至點ΡΤ0Ρ，且其源 極端連接至第二個P通道元件P22(圖中沒有顯示）的汲極 端；第二個P通迢7L件p22的源極端連接至第三個p通道元 件P23(圖中沒有顯示）的汲極端；依此類推，直到最後一 個P通道元件P2M的源極端連接至〇1)。N通道導通元件N1 i 〜NM1係以並聯方j連接於PT〇p與一反相器/驅動器uc〇輸出 ，間，而該反相器/驅動器uc〇於點CL〇處提供一反相時脈 訊號CLKB。其中，每個N通道導通元件NU nmi的汲極端連 接至ptop點，而源極端連接反相器/驅動器uc〇以接收clkb 訊號；反相器/驅動器uco的輸入用以接收CLK訊號，而其 輸出即為CLKB訊號·’ 一輸出反相器/驅動器U2的輸入端^ 接至ΡΤ0Ρ點，而其輸出則提供一輸出訊號卩。 [0050]互補式輸入動態邏輯電路6〇〇的運算方式如下 所述。s CLK §fl號為低位準時，每個初步評估點ntqpi 〜―NTOPM分別由對應的帶頭元件ρι〇〜pM〇拉至高位準，使栌 每一個N通這導通兀件Nu〜NM1被啟動。反相器/驅動器^⑶ 將CKLB訊號拉至高位準，並且將ρτ〇ρ預先充電至高位準， 因此Q輸出訊號初始值拉至低位準。因為Ν邏輯方塊…“， 〜ANDM以並聯方式連接，因此當cu訊號拉至高位準時，々 一個N邏輯方塊AND 1〜ANDM分別同時評估各輸入訊號。如= 一或多個N邏輯方塊ANM〜ANDM*予評估，則相對應的^ 點NTOP卜NTOPM將因為所對應之儲存元件“〜⑽的操作結 而維持在高位準，因此將使得相對應的N通道導通元件L 〜NM1維持在開啟狀態。當一或多個N通道導通元件因為

第24頁 200408194 五、發明說明（19) CLKB訊號為低位準而動作時，反相器/驅動器uc〇對ρτ〇ρ點 放電至低位準，致使Q輸出訊號成為高位準（，，真，，）。此狀 況發生於當一或多個Ν邏輯方塊ΑΝΕα 〜ΑΝΜ所有的反相輸入 皆為’’偽”時（意即非反相輸入全為”真，，），所以導致複雜邏 輯函數為”真，，。另一方面，如果所有N邏輯方塊anim 〜andm

皆為進行評估，而且所有P通道元件P2PP2M皆導通，則N 通道導通元件N1卜NM1將於PT〇P拉至高位準時皆被關閉， 因此使得Q輸出訊號為低位準(，，偽’，）。此種情況發生邏 輯方塊AND1〜ANDM之中至少有一個反相輸入為，，真，，的時候 (意即相對應的非反相輸入為”偽，，），所以複雜邏輯函數之 結果為π偽π。 ^ ^ 〇 0 5 右將圖3之互補式輸入動態邏輯電路3 0 0與互本 ，、兩^動態邏輯電路6 〇 〇加以比較，不同於以ρ邏輯實作名 雜邏輯函數補數，後者係著眼於每個初始評估點HQρ工 〜NT，M的觀點。由觀察簡單的互補式電路可知，戶斤需邏朝 補式實作的運算式被邏輯地視為實作另-^並料ρ、甬補#數的運算式。所以，肖其以ρ邏輯實作每個包 ^ΤΠΡ'Μ 兀件'及，項的，，及"項邏輯函數補數，ΝΤ0Ρ1 =作元件ρ21〜ρ2ΜΜ邏輯堆叠之輸入， 式Ρ邏輯Ύ: ^砰估點ΡΤ0Ρ的狀態。因此，因為Μ個互補 ΐ用邏Λ方塊(母個方塊皆代表-'，及"項)之中的每-個皆 二一2二：的!通道元件加以置換，而且每個ρ通道元件 配置灶果W端皆透過對應的評估sNT〇n〜NTOPM驅動，姑 配置結果已達明顯簡化。

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[〇〇52]互補式輸入動態邏輯電路600在Nim t #AWD1 r “二:徑中，i不需要堆疊式元件。例如， 太補式輪入動怨邏輯電路30 〇在配置N與P通道評估路徑 時，，，皆需要堆疊元件以得到複雜邏輯函數每個額外二 的或員然而，互補式輸入動態邏輯電路6〇〇雖在p通道 ===通道元齡p2M，”或”，的最大數目將 又限於漏電h (l、eakage issue)及基體效應。如實施例 =示，或、項數被限制至大約三到四項。對簡單的電路而 i、’互補式輸入動態邏輯電路6 0 0稍微慢於互補式輸入動

t邏輯電路300，因為N邏輯方塊AND1〜ANDM皆在驅動PTOP 刖進行評估。然而，以目前實作複雜函數的技術相比，使 用互補式輸入動態邏輯電路6 〇〇的方法還是較他者快了一 個數量級。 [ 0 0 53 ]圖7係一使用多互補式輸入動態邏輯電路7〇2、 704、706的互補式輸入動態邏輯電路7〇〇之簡化方塊圖。 ^中’每個用以實作具有較多”及”項的互補式輸入動態邏 輯電路，皆與互補式輸入動態邏輯電路6〇〇相似。第1個邏 輯電路7 0 2用以處理兩個邏輯項，係包括：第一個有a 個’’及”項，即D11、D1 2、···、D】A ;第二個有b個”及”項， 即D21、D2 2.....D2B。第二個邏輯電路704用以處理另兩 個邏輯項，係包括：第三個有C個，，及”項，即d 3 1、D 3 2、 …、D3C ;第四個有D個’，及”項，即D41、D42、…、D4D。 依此類推，最後一個邏輯電路7〇6用以處理最後第Μ與第N 個邏輯項，係分別包括γ個與Ζ個”及”項。為了獲得最佳

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解’每個互補式輸入動態邏輯電路7〇2〜7〇6都只處理 個π及’’項。 [ 00 54 ]互補式輸入動態邏輯電路7〇2〜7〇6的輪出，係 被提供到各”或”閘708輸入端，以決定最後的輸出值卩。’如 =所不，邏輯電路7〇2提供一輸出Q12至”或”閘7〇8 一輸入 端’而邏輯電路704則提供一輸出Q34至，，或”閘7〇8的另一 個輸=。依此類推，最後一個邏輯電路7〇6提供輸出⑽N 至’’或’’閘708的另一個輸入。任何習知此領域技術者應可 理解到·任何數目的互補式輸入動態邏輯電路都可利用並 聯方式堆疊而成，因此”或，，閘7〇8可以輕易地透過所欲之 多個輸入個數加以實作，卻無須考量元件基體效應或延遲 j題。例如，”或，，閘708可利用將N通道元件並聯（圖中未 標示）而實作之，並且每個N通道元件分別用於接收相對應 之互補式輸入動態邏輯電路702〜7〇6的輸出結果。 。[0055]互補式輸入動態邏輯電路3〇〇適用於允許循序 邏輯運算之組合，且該種運算組合係包含邏輯的，，及，，運算 順序。圖8為一常見多工解碼器8 〇 〇的方塊圖，係用以作為 一管線系統中的循序，，及”運算範例，以供兩組位址位元間 選擇與解碼所選結果之用。如圖所示，兩組已編碼之位元 A[1 :〇]和B[1 :0]分別被提供到兩位元多工器8〇2的輸入 端。此一圖解實施例顯示每一位址具有兩個位元，而習知 此領，技術者應可理解到，目前一般用於位址運算的多工 解碼為都至少需要兩個位元。一選擇訊號SEL係用以提供 至多工器802的第一個選擇輸入，以及反相器π的輸入

第27頁 200408194 五、發明說明（22) 端’而反相器U1的輸出則被提供至多工器802另一個選擇 輸入端。SEL訊號的狀態用於已編碼位址位元A[1 : 〇] [1 : 〇]之間的選擇，而被選中的位元（以訊EENC〇DED[;l : 0 ]表示）被提供到解碼器8 〇 4的輸入端，以供解碼器8 0 4將 ENCODED[l :0]訊號解碼為輸出訊號dec〇ded[3 :〇]。 [0 0 5 6 ]任何習知此領域技術者應可以理解到，進行位 元解碼係包含同時進行邏輯上的”及”運算，以決定每個解 碼輸出DECODED[3 : 0]的狀態。例如，EDC〇DED[〇]訊號的 狀態係由下述方程式（2)所示之”及”運算所決定： ENCODED[1]B ·ENCODED[0]B (2) 其中’符號” 表示局部”及”運算，而附加於訊號名稱之 後的字母’’ Β’’表示邏輯反相。當接收到SEL訊號，則多工器 802選取A[1 : 0]訊號為ENC0DED[1 : 〇]訊號；反之，若接 收到相反的SEL訊號，則B[1 : 0]訊號被選取。 [0057]圖9為一示範互補式輸入動態多工解碼器電路 9 0 0的示意圖’其係用以決定最高解碼位元或deco ded [ 3 ] 訊號之解碼狀態。互補式輸入動態多工解碼器電路g 〇 〇係 包含第一與第二互補式輸入動態邏輯電路9〇2與9〇6，而且 其與先前所提到的互補式輸入動態邏輯電路4 〇 〇實作方式 相同。其中’互補式輸入動態邏輯電路902與互補式輸入 動態邏輯電路400類似，差異在於導通元件N1更名為N4 ; 訊號點NT0P、NB0T、CLKB、PT0P分別重新更名為NT〇pl、 NB0T1、CLKB1、PT0P1 ;以三個N通道元件^^、N2\N3並聯 的’•及1’ N邏輯電路402，被當作N邏輯電路9〇3實作；以三個

第28頁 200408194 五、發明說明（23) P通道元件PI、P2、和P3並聯的”及1邏輯電路406，被當 作P邏輯電路904實作；儲存電路30 4由相同儲存電路905取 代；反相器/驅動器U2被移除，或是用一個兩輸入 反π及’’閘/驅動器U4取代。此外，PTOP1訊號被提供到 反”及”閘/驅動器U4的一個輸入。 [0058]互補式輸入動態邏輯電路906也與互補式輸入 動態邏輯電路400類似，差異在於導通元件Ν1更名為Ν9 ; 訊號點ΝΤΟΡ、ΝΒΟΤ、CLKB、ΡΤΟΡ分別重新更名為ΝΤΟΡ2、 ΝΒΟΤ2、CLKB2、ΡΤΟΡ2 ;以三個Ν通道元件Ν6、Ν7、Ν8並聯 的’’及π Ν邏輯電路402，被當作Ν邏輯電路907實作；以三個 Ρ通道元件Ρ9、Ρ10、和Ρ11並聯的π及’’Ρ邏輯電路4〇6，被 當作Ρ邏輯電路908實作；儲存電路304由相同儲存電路9〇9 取代；反相器/驅動器U2被移除；ΡΤΟΡ2訊號被提供到 反”及”邏輯閘/驅動器U4的另一輸入。 [ 0 0 5 9 ]如圖所示，互補式輸入動態邏輯電路9〇2與9〇6 分別包含對應的時脈反相器/驅動器UC0和UC2，並且係用 以將C L Κ訊號反相’以及對於分散式配置提供各反相時脈 CLKB1和CLKB2。可以察覺到的是，單一時脈緩衝電路可 以被使用，以取代提供單一的緩衝和反相時脈訊號到每個 導通元件的做法。 [ 0 060 ]Ν通道元件Ν1的閘極接收一反相SEL訊號（或寫 成SELB)。N通道元件N2與N3的閘極分別接收一反相人〇與^ 訊號（或寫成Α0Β和A1B)。因此，互補式輸入動態邏輯電路 902可以得到的邏輯值為SEL ·Α0 ·Α1 通道元件Ν6的閘

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極端接收SEL訊號。N通道元件N2與.的閘極端分別接 反相B0與B1訊號（或寫成B〇B和B1B)。因此，互 態邏輯電路90 6可以得到邏輯值讣!^ · Β〇 · Βι。因"此^，互 補輸入動態多工器電路900決定DEC〇DED[3]= •ENCDDED[0]，而該結果現於反”及”閘/驅動器以的輸出] 端0 [ 00 6 1 ] A和B位址位元的解碼係以並聯實作。sel訊號 的狀態可決定被解碼的A 輸出哪一個將被選擇與提供"到 N及閘U4。若SEL訊號被持有（即SELB被捨棄），則選擇與 互補式輸入動態邏輯電路902有關的A位元，接著較低的互 補式輸入動態邏輯電路906將對於驅動ρτορ輸出評估點為 南位準進行評估。此時若A 〇和a 1訊號為高位準，則導通元 件N4導通，以允許CLKB1訊號驅動PT0P1輸出評估點 準，並且造成DEC〇DED[3]輸出訊號拉至高位準。 [ 0062 ]在決定所有的DECODED[ 3 : 0]位元的全快速多 工解碼器中’互補式輸入動態多工解碼器電路9 〇 〇被重複 使用四次（一個位元一次），而位址位元係被提供到被選擇 的評估路徑之N通道與P通道元件輸入端，以作為解碼輸出 位元。較低位元D E C 0 D E D [ 2 · 0 ]係用以執行輸入位元及其 補數組合之邏輯的及運异。例如，為了獲得])E⑶])E j) [ 2 ] 位元，互補式輸入動態多工解碼器電路9 〇 〇重複使用，同 時，除了被交換的位址位元外，輸入訊號大體上相同。此 外，A0/A1和A0B/A1B交換，並且B0/B1和B0B/B1B交換（意 即不是A 0 B而是A 0被提供到N通道元件N 2的閘極端；不是a 〇

200408194 五、發明說明（25) = A〇B被提供到P通道元㈣的閘極端；不是Αΐβ而是^ 被袄供到N通道元件n 3的閘極端·尤b Ae P通道元件P5的間極端’二=1而是Α1β被提供到 杜W7沾叫托* ^不疋β〇β而疋β〇被提供到Ν通道元 =:tR不是β〇而是ΒΟβ被提供到ρ通道元件P10的 不：二：=:是81被提供到N通道元細的閘極端； 不疋B1而疋B1B被提供到P通道元件pu的閘極端）。 [ 0063 ]額外的位元可以利用在各評估路徑中增加額外 通暹與P通遑元件去解碼（意即分別在點 _ =Γ“τ〇Ρχ間加入，並且其中的"X”表示並聯之 互補式輸入動悲邏輯電路的數目）。透過增加多工函數可 以達成從2個以上的輸入集合中選擇’而增加方式係在各 :Γ==Γ通道與ρ通道元件中，添加並聯解碼階 層和選擇吼號的輸入邏輯組合。 [0064]反”及閘U4大致上可以利用與互補式輸入動離 邏輯電路400相同的方式實作’而必須具有足夠的輸入二 二反相輸出。利用將互補式輸入動態邏輯電路4〇〇的反相 器/驅動器U2以反相驅動器（圖中沒有顯示）來取代，或是 在輸出添加另一個反相器（圖中沒有顯示），可以實作出疋反 相輸出。熟習此領域技術者應可察覺到，因為其高扇入特 性，所以可以使用互補式輸入動態邏輯電路4〇〇當作輸出、 反π及”閘以幫助任何個數之位址（例如四個以上）。 [ 0 0 6 5 ]圖1〇為一示範快速動態多工解碼器的簡化方塊 圖，係為透過互補式輸入動態邏輯電路來解碼四個四位元 位址 A[3 :0]、Β[3 ··〇]、c[3 :〇m〇d[3 :〇]的示範快速動

第31頁 200408194 五、發明說明（26) 態多工解碼器1 00 0的簡化方塊圖。動態多工解碼器1〇〇〇包 含16個互補式輸入動態多工解碼器電路〇15、 MD0(或寫成〇[15 :〇])，每一個互補式輸入動態多工解碼 電路分別解碼16個輸出解碼位元DEC0DED[15 : 〇]中的一 個。除了為了從複數個位址間選擇而包含的額外互補式 輸入動態邏輯電路，每一個互補輸入動態多工解碼電路>md [15J 0]皆和互補式輸入動態多工解碼器電路9〇〇具有相同 的實作方式。同時，在每個互補式輸入動態多工解碼電路 中的每一個互補式輸入動態邏輯電路，係包含了額外的的 N通道與P通道元件（在對應的N邏輯與p邏輯電路中），以用 於解碼額外的選擇和位址位元。 [ 00 6 6 ]每一個互補式輸入動態多工解碼器電路MD [1 5 : 0 ]都很相似，所以在此只顯示第一個多工解碼器電 路MD15細節。位址與選擇位元：a[3 :〇]、b[3 :〇]、C [3 : 0]、D[3 : 0]和SEL[1 ，以及相對應的反相位址及

選擇位元：A[3 :〇]B、B[3 :0]B、C[3 :〇]B、D[3 :0] B 和SEL [ 1 · 0 ]，皆被提供到每一個互補式輸入動態多工解 碼電路MD[ 15 : 0]中。多工解碼器電路〇15包含四個互補 式輸入動悲邏輯電路1002、1〇〇4、1006和1〇〇8，係依據四 輸入BADB閘1 0 1 0的輸入分別提供四個輸出評估點輸出 PT1、PT2、PT3和PT4。反•，及”閘1010的輸出提供最上層之 解碼位元DECODED[ 15]。 [0 0 6 7 ]多工函數利用兩個選擇位元在四個位址a、β、 C、D中選擇。其中：若SEL1和SEL0皆經邏輯電路10〇2而獲

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得，則位址A被選擇；若獲得SEL1而SEL〇無效（經邏 1 004)，則位址B被選擇；gSEL1無效而SEL〇被獲得（姐羅 輯電路1 0 06 )，則位址C被選擇；若SELMaSEL〇皆盔 邏輯電路1 008)，則位址D被選擇。因此，a位址位^被= 供到邏輯電路1 002，B位址位元被提供到邏輯電路1〇〇4 c 位址位元被提供到邏輯電路1〇〇6，而〇位址位元被提供 邏輯電路1 008。每一個N通道和P通道都包含六個元件 個選擇位元和四個位址位元）。每一個評估路徑的選擇 位址位兀的特殊組合係根據被解碼的特殊輸出位元而

擇。 、

據本發明實施例，可利用互補式輸入動態邏 ，電路來實作動·態多工解碼$。相較之了，互補輸入；J 二,ϊ Ϊ電路9 0 0會比一般常用多工解碼器(如多工解碼‘i 私=。根據本發明實例，多工解碼器所使用的互補 二”邏輯電路的解碼位元數目是可以而易於擴張南: 便攸兩個以上的解碼輸入集合中作選擇。 以 [ 0 069 ]在一般全動態多工解碼器實 ΪΓΜ::=個位址位元，產生2個解碼輸出位元ί

3| —、、 1的正數。所有被提供的2個動態多工解^ 為，母一個皆包含Ν個從解碼位中馬 位元解碼以提供單w擇，並對所選棒的 路。因此全多工L二！ 式輸入動態邏輯電 邏輯電路：d::'组的ν個互補式輸入勒態 邏輯電路都接收_二=碼器=-個互補式輸入動態 之位7L和邊位址之反相位元，而該

第33頁 五、發明說明（28) 特殊位元係被解碼， 被提供到Ν通道評估路ϋ址還是其反相的副本將 [〇〇70]更進一牛，通道評估路徑之中。 v’P個選擇位元包含1中（是 足以從N個編碼位址中 匕&其中（P疋大於0且 時，卜i ·Ν—&擇的整數），舉例來說，N=2位址 P / 3或N=4位址時，P=2 1=5〜8位址時， P = 3 ;依此類推。每一 止叶 i- Λ r ^ ^ 個P &擇位兀都被提供到每一個互 =輸人動恶邏輯電路的每—個p通道與N通道路徑中。 母一 式輸入動態邏輯電路之每一個評估路徑中的 位7L ’其特殊組合或〗羅經此能 ^ ^ ^ ^ ^ ^ 口汊邏輯狀恶被決定，以用於選擇相對 應而由互補式輸入動態邏輯電路所處理的位址。如動態多 工解碼電路900所示，a 了擇搂a▲ ,,, π奴； 馬Γ選擇Α位址，在互補式輸入動態 ，輯電糊2中，SEL訊號於ρ通道評估路徑中被提供，而 :、反相者SELB則於對應的Ν通道評估路徑中被提供；為了 選擇Β位址，因此在互補式輸入動態邏輯電路9〇6中，選擇 位元SEL/SELB的邏輯狀態為反相的。 、[0 0 7 1 ]雖然本發明已盡力提及某種程度上較佳的方 式’並且將可考慮之細節部分詳加描述，然而其他方式或 變化亦可能同時值得考慮。舉例來說，一輸出訊號的特殊 邏輯狀態可依據其在邏輯電路中的使用而可能反相。此 外，雖然本發明揭露考慮的應用是金氧半導體（M〇s)型態 的元件（包含互補式MOS元件及其類似者，例如NMOS與PMOS 電晶體），但也可以相同方式應用於技術與圖形結構相近 者，例如雙載子元件或其他相似者。 [0 0 7 2 ]最後，熟習此領域技術者應可察覺到可以快速

第34頁 200408194 五、發明說明（29) 的使用此一公開的概念，使用此一具體的實例當作設計或 修改後之結構的基礎，並得到與本發明相同的目的而不違 背本發明之精神與範圍者如同專利申請範圍之定義。

第35頁 200408194 圖式簡單說明 Μ ΐθθ」月之盈處、特徵及優點，將可經由配合 下列5兄明及其所附圖式而獲得更佳理解。 齡=為—具有~個輸入而用以代表”及"邏輯函 J，及一貝作相對細輸入，，及1'閑示範動態電路的示意 圖。 [ 0020 ]圖2為一16姶人丨，π ^ ”洛丨，„ 一 — ρ 1 b輸入及閘示意圖，及一實作丨6輸 入及閘不靶邏輯電路分解圖。 [0 0 2 1 ]圖3為一根撼★欢α 口 3r^ 據本發明一實施例而實作之示範互 補式輸入動恶邏輯電路的示音圖。 ，， 據本發明更特定而用以實作 輯電“示意圖的實施例所實作之示範互補式輸入議 為二根據本發明另-特定而用以實作 A 一立θ^例之示範互補式輸入動態邏輯電路 的不思圖。 [0024] 圖6為一根擔士 糠本發明另一用以實作一複雜邏輯 函數的貫施例之示範互鍤# ^ ΓΠΠΟ.Ι ® 7 ^ 補式輸入動態邏輯電路的示意圖。 [0025] 圖7為一互插认 _ y 1 補式輪入動態邏輯電路之簡化方塊 圖，係用以貫作具有大蔷” 廿+』 s ^ 里及邏輯項的複雜邏輯函數，並 ^ 7 2 匕$夕個互補式輸入動態邏輯電路。其 ^ At ^ ^ _悲、邏輯電路皆類似於圖6之互補式 輸入動恶邏輯電路。 [ 0 026 ]圖8為一當g夕 , , 卜 / ^ 吊見多工解碼器方塊圖，係用以圖解 常用於管線糸統中的循成” τ j備序及，，運算範例，以供兩組位址位

第36頁 200408194 圖式簡單說明 元間選擇與解碼所選結果之用。 [0 0 2 7 ]圖9為一用以決定最高解碼位元之解碼狀態的 示範互補式輸入動態多工解碼器電路的示意圖。 [0028]圖10為一透過互補式輸入動態邏輯電路所實作 之示範快速動態多工解碼器的簡化方塊圖。 圖號說明 1 0 2 示範動態電路 104 評估邏輯函數之邏輯電路 106 儲存或保管電路 202 示範邏輯電路 2 0 4、2 0 6、2 0 8、2 1 0 低扇入階層 30 2用N-邏輯實現評估之邏輯函數的補數304儲存電路 30 6用P-邏輯實現評估之邏輯函數的補數308 互補N -通道 邏輯電路 310 互補P-通道邏輯電路 402 互補及N -邏輯電路 40 6 互補及P-邏輯電路 502 互補或N-邏輯電路 5 0 6 互補或P-邏輯電路 6 0 2 第1互補N -通道動態邏輯電路 604 以及1標記之N -邏輯方塊 6 0 6 最後一個（或第Μ個）互補N-通道動態邏輯電路 608 以ANDM標記之Ν -邏輯方塊

第37頁 200408194 圖式簡單說明 702、704、706多互補輸入動態邏輯電路 802 2 -位元多工器 8 0 4 解碼器 9 0 2 第1互補輸入動態邏輯電路 904 P-邏輯電路 9 0 6第2互補輸入動態邏輯電路 908 P-邏輯電路 1002、1004、1006、1008 互補輸入動態邏輯電路 1010 4_輸入BADB邏輯閘

第38頁

Claims (1)

1. 六、申請專利範圍 種用於評估一邏輯 路，係包括··、輯函數的互補式輸入動態邏輯電 一N通道動態電路 :評估點，若該N通道動離電欠二夺脈訊號且輕接至-第 蚪脈訊號為高位準時， 進仃評估，則其可在該 準，決定該邏輯函數之二補數广第一評估點拉至低位 一P通道動態電路， 士 ，評估·點，若該P通道動態C號且轉接至-第 時脈訊號為高位準時， 進仃坪估，則其可在該 準，決定該邏輯函數二★忒第二評估點拉至高位 -導通元件，由c及 動態電路無法進行評估，估點控制，並在該N通道 準。 、’將該第二評估點拉至低位 2 ·如申請專利範圍第！項之互補 中該N通道動態電路包括· 動悲邏輯電路’其 一 N邏輯電路，用以決 。 邏輯電路具有一參考點、耦μ邏輯函數之一補數，該N 端 以及複數個用以接收第一評估點之一輸出 -帶頭元件，接收該時m:之輸入端’· 以及 旱日守’預先充電該第一評估 路之該參考點； 緣今，邡0 ， 其中該帶頭元件盘έ士 一 /、、’口毛7L件可回應該時脈訊號， - M =件’接收該時脈訊號並搞接至該N邏輯電 以 第39頁 200408194 六'申請專利範圍 致能該N邏輯電路進行評估。 其 3.如申請專利範圍第2項之互補式輸入動態邏輯電路 中·· ，帶：元件包含-P通道元件，其具有-耦接至一 該第-評估點之』收:;Γ訊號之閉極以及—轉接至 其中該結尾元件包含一Ν通道元件，其具有_接 之以號之閘極以及-耗接至該Ν邏 .11 °月f!!圍第2項之互補式輸入動態邏輯電路’更 ^括-保持電路，接於一源電壓與該第一評估點之更 申請專利範圍第1項之互補式輸入動態邏輯電路，1 中该p通道動態電路包括： /、 一p邏輯電路，用以決定該邏輯函數之一補數，嗲 邏輯電路具有搞接至一源電壓之—參考點、耦接至节第 訊號之輸入端；以及 一帶頭元件，接收該時脈訊號且耦接至該第二評估 點，用以在該時脈訊號為低位準時，預先充電該第二評 點，並於該時脈訊號為高位準時，致能該P邏輯電路 —坪估點之一輸出端，以及複數個用以接收複數個輪入 號之輸入端；以及 Φ 進行評估。 6·如申請專利範圍第5項之互補式輪入動態邏輯電路，其 中该帶頭元件包含一 ρ通道元件，其具有一麵接i /源

   第40頁 200408194 六、申請專利範圍 .该 電壓之源極、一接收該時脈訊號之閘極以及/耦才 第二=估點之汲極。 ，更 7·如申清專利範圍第1項之互補式輸入動態邏輯電絡 包括： _ B 1輸八 山 久相器/驅動器，具有一接收該時脈訊據 立而以f 一提供一反相時脈訊號之輸出端；以及斜换 > 通元件包含一 N通道導通元件，其具有 淡極

   至該第一評估點之閘極、一耦接至該第二評枯私么。/ 以及4耦接至該反相器/驅動器之該輸出端的滹棰，更 8·如申凊專利範圍第丨項之互補式輸入動態邏輯電絡 包括二輪出反相器/驅動器，其具有一輸入端耦换#采。 第一，估點，及一輸出端以提供該邏輯函數厶/知，其 9 •如申請專利範圍第丨項之互補式輸入動態邏輯€絡。 中該N通道動態電路利用N通道元件決定一，，及，，邊料決定 之一補數’且其中該P通道動態電路利用P通道元件 該’’及’’邏輯函數之一補數。 10.如申請專利範圍第9項之互補式輸入動態邏輯電路，其 中··

   、該P通道動態電路包括複數個以並聯方式連接之P 通道7〇件，每一該些P通道元件具有一源極與一汲極， 耦接於一源電壓與該第二評估點間，且具有一閘極， 用以接收複數個輸入訊號中對應的一個；以及 其中該N通道動態電路包括複數個以並聯 之N通道元件，每—該些N通道元件具有—及極與式―連接 >、 源

   第41頁 200408194 六、申請專利範圍 極，耦接於該第一評估點與一參考點間，且具有一閘 極，用以接收該些輸入訊號中對應的一個之反相訊 號。 11.如申請專利範圍第1 0項之互補式輸入動態邏輯電路， 其中該N通道動態電路更包括： 一第一 P通道帶頭元件，具有一接收該時脈訊號之 閘極、一耦接至一源電壓之源極，以及一耦接至該第 一評估點之汲極； 一 N通道結尾元件，具有一接收該時脈訊號之閘 極、一接地之源極，以及一耦接至該參考點之汲極； 以及 一保持電路，耦接至該第一評估點。 1 2.如申請專利範圍第11項之互補式輸入動態邏輯電路， 更包括： 一反相器/驅動器，具有一接收該時脈訊號之輸入 端，以及一提供一反相時脈訊號之輸出端；以及 該導通元件包含一 N通道導通元件，其具有一耥接 至該第一評估點之閘極、一耦接至該第二評估點之汲 極以及一耦接至該反相器/驅動器之該輸出端的源極； 該P通道動態電路更包括一第二P通道帶頭元件， 其具有一接收該時脈訊號之閘極、一耦接至該源電壓 之源極，以及一耦接至該第二評估點之汲極；以及 一輸出緩衝器，具有一輸入端轉接至該第二評估 點，及一輸出端以提供該邏輯函數之一結果。

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   六、申請專利範圍 13. -種用：評估一複雜動態邏輯函數的方 將第-與第二評估點預先充電至高位準係包括. 在一個將該第一評估點拉至低位準之互 電路進行言Η古日夺，利用其評估該邏輯函數之輯 數’同時在-個將該第二評估點拉至高位 邏輯電路進行評估時，利用其評估該邏輯 f式 補數；以及 山數之另一 若該互補式N邏輯電路無法進行評估，則經由該第 一評估點所控制之一導通元件，將該第二評估'"點拉/至 低位準。 … 1 4 ·如申請專利範圍第1 3項之方法，更包括： 藉由將複數個N通道元件以並聯方式耦接於該第一 評估點與一參考點之間，實作該互補式N邏輯電路； 於該互補式N邏輯電路之該參考點與地面間提供一 N通道結尾元件，並以一時脈訊號控制該結尾元件；以 及 藉由將複數個P通道元件以並聯方式麵接於該第二 坪估點與一源電壓之間，實作該互補式P邏輯電路。 1 5 ·如申請專利範圍第1 3項之方法，更包括： 反相及緩衝一時脈訊號，以提供一反相時脈訊 號；以及 若該互補式N邏輯電路無法進行評估，則經由該導 通元件，以該反相時脈訊號驅動该第二評估點。 1 6 ·如申請專利範圍第1 3項之方法，更包括若該互補式N邏

   200408194 六、申請專利範圍 輯電路無法進行評估，則保持該第一評估點於高位 準，以維持該導通元件之開啟狀態。 1 7 ·如申請專利範圍第1 3項之方法，更包括緩衝與反相該 第二評估點之一邏輯狀態。

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