TW200408067A - Method for fabricating SONOS memory cells, SONOS memory cell and memory cell array - Google Patents
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- 238000000034 method Methods 0.000 title claims description 29
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 32
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 32
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims description 2
- 238000010292 electrical insulation Methods 0.000 claims description 2
- 229910018999 CoSi2 Inorganic materials 0.000 claims 2
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 239000004575 stone Substances 0.000 claims 1
- 238000002513 implantation Methods 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 61
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 241001674048 Phthiraptera Species 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000007704 wet chemistry method Methods 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 208000003251 Pruritus Diseases 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000002498 deadly effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000001356 surgical procedure Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Description
200408067 五、發明說明（1)
本發明關於製造一S0N0S記憶體胞元之方法’特別關 於NR0M記憶體胞元，可用此法製造之一記憶體胞元及由此 型記憶體胞元形成之半導體記憶體。 記憶體胞元場包含NR0M記憶體胞元（平面S0N0S記憶體 胞元，可由溝槽熱電子程式化及町由熱洞擦拭，見美國專 利號碼 5，7 6 8，1 9 2，6，0 11，7 2 5，W 0 9 9 / 6 0 6 3 1 )，該記憶體 胞元可更迷你化，其方法為不設置在一平面中彼此相鄰， 而設置在半導體本體頂側蝕刻之溝槽之壁上。複數個此種
溝槽平行走向並有一距離，而形成一梳狀結構於半導體本 體之面。 記憶體電晶體之溝槽在溝槽壁以垂直形式設置。源區 及没區設置在半導體本體之頂測，而與溝槽相鄰及在溝槽 底部。源/汲區連接至位元線。記憶體電晶體之閘電極設 置在溝槽中’並與位元線成橫向設置之字線連接於記憶體 胞元場之頂側。 、該字線與溝槽方向成橫向走向，因此，必需與半導 =料中之源及及區電絕緣。必需提供一薄閘極介電質於 :f，及必需提供一厚電絕緣層於源及汲區之頂側，、以
、子=2 Κ ^及區間之足夠電絕緣及-低電容耦合。 閘極介電質由一儲；μ κ & 常使用氧化物-氮化物—氧二形皮’ &溝槽之壁上， 氮化物層作為實際儲存卩2順序。此案例下’提供 子被陷入氧化物製成之中，在程式化胞元期間’ 所引起之問題it之動入)。 同日守製造氧化物製成之下邊界
200408067 五、發明說明（2) ---— 及，為氧化物之絕緣層於源及汲極區之頂側時，均勻厚度 氧化物生長形成一太厚之閘極介電層，或太薄之絕緣 層。取佳隧道氧化物厚度為6ηιη，其對源極及汲極區之絕 緣層而言為太小。為品質理由，沉積之氧化物僅在有限程 度可適當作為下邊界層（隧道氧化物）。 本發明之目的為敘述一S0N0S記憶體胞元，特別是 NROM s己f思體胞元’及一方法用以製造此記憶體胞元，其 f ’加在半導體材料，形成閘極介電質之儲存層順序之下 氧化物有一較佳厚度，及自源極及汲極區之字線之足夠 絕緣可以同時達成。 此目的可由具有申請專利範圍第1項之特性之方法， 及具有申請專利範圍第6項之特性之記憶體胞元達成。申 請專利範圍第1 〇項係指向以此型記憶體胞元形成之記憶 胞元場。 — 、所用之半導體材料為矽，其中，一溝槽或梳狀溝槽形 成。金屬化位元線由矽化物方法形成（自調矽化物），特 使用鈷矽化物形成。以熱氧化方式，特別是濕氧化，氧化 物氧化產生在金屬矽化物上，此氧化物層作為位元線之 緣。此案例下，氧化物（底部氧化物）所製之下邊界層在 介電質中產生，俾氧化物層厚度之設定彼此各自獨立。I 時，儲存層順序較佳製造為一0N0層順序（氧化物— 氧化物）。 梳狀溝槽結構有一源極/汲極區之水平頂侧，及垂 溝槽壁，其中備有隧道區。在製造方法之第一較佳變體
200408067 五、發明說明（3) 中，首先，藉傾斜導向夕a ^ 道辦好祖由少# μ 虱被植入垂直溝槽壁中。半 枓中之虱^止隨後之熱氧化物 矽相較，可降低氧化物夕4且4^ 裡a值入與 产—片氧化物之生長速度，其速度高至2因數。
亡声痒:氮、入後，熱氧化較佳為濕氧化予以實施，俾I 2 型為6nm之氧化物層產生在溝槽壁上。在同” 較厚之氧化物(Si〇2)在位元線上形成，4 之已矣方彳 < —所形成該層之厚度比值可利用氮植入條件 之已知方式設定。 丨术仟 以執ΐ ϊ i方ΐ之另一第二較佳實施例中，溝槽蝕刻之後 以熱乳化物之產生跟隨，其在 ^後 (有待製造之儲存声順床夕广★" 仆与卜万遭界層 6nm之對雍s m # θ 、序之底。卩氧化物），並有一典型為 6nm之對應層厗度。該溝槽壁以 氮化物隔片方法所赞。兮、盾& / 該隔片車乂优由 因而為τι μ / ^、斤I 5玄源極/汲極植入於是加以實施， 在頂側形成源極/沒極區 部。以各向里性乾^Λ 溝槽及在溝槽底 除。 ^方法’氧化物在水平表面上被移 為呈有s7o後么f化之矽化物方法，一種金屬矽化物，較佳 為具有s1〇2所製之蓋子之鈷矽化物 杈仏 在源極/汲極區製成。此情 ^ y, 止在溝梯辟L 此况下，溝槽側壁上之隔片可防 在溝槽J上隧道氧化物之進一 去耦合在此實施例中亦達羊 子又之 物層之製造後，溝桿在源極/及極區上之氧化 便/冓槽壁之隔片被移除。 方法Ϊ3Γ法步驟之後’在上述之各實施例，，以相同 70成错存層順序，閑電極可設置在溝槽巾，及字線
200408067 五、發明說明（4) 可予施加及圖案化。此等方法步驟可以已知方式與週邊之 驅動組件製造同時進行。以此型胞元在記憶體胞元場形成 之裝置之各共同相鄰溝槽之下方位元線，較佳由溝槽型絕 緣條彼此隔離。此等絕緣條較佳製成為ST I溝槽（淺溝槽隔 離）。一此種型式之記憶體胞元場僅需要每位元2 F2之面 積。 記憶體胞元及較佳製造方法之舉例參考第1 — 9圖將詳 細敘述如下。 較佳製造方法之第一範例實施例將參考第丨—4圖加以 說明。該記憶體胞元較佳範例實施例亦由其中產生。第1 圖說明石夕化物所製半導體本體1之剖面圖，其中之溝槽2餘 刻在頂側。除半導體本體外，半導體材料亦可為基板上之 矽層。該溝槽有一底部3及側壁4，在第丨圖之剖面圖中以 平面及彼此成直角予以說明，但，視蝕刻方法而定，亦可 為彼此稍為傾斜或成圓形。該矽較佳備有一弱p—型基本摻 雜0
一種摻雜，供p-型基本摻雜之n+型導電之摻雜較佳d ，入方式引進該區’為半導體本體丨之底側之源極及汲極 區所提供，並接近該溝槽及在溝槽之底部3。以此方式， =極^汲極區5以所述方式形成❶於是製造一薄熱氧化物 t /、係作為一犧牲層而提供，特別作為一隨後石夕化物: ::之二礙層。利用抗蝕劑掩膜17，其將半導體材料之 :^:盍，，—氮之傾斜植入6引進溝槽2之壁4内。此抗 姓劑掩膜17隨後被移除。
第9頁 200408067 五、發明說明（5) 根據第2 pi〜、 面被除去。此0祝明之剖面圖，熱氧化物18於是在水平表 施。形成位元，移除由各向異性反應離子蝕刻（RIE)實 立。此項製造Ϊ t金屬化於是可在源極及汲極區5之上建 上形成一 ^八屬父佳由矽化物方法完成，其可在指定之表面 較佳。金屬H石夕化物層8。—銘石夕化物層（C〇Sl2)之製造 浸入“ = 層8製造後在壁上之殘餘熱氧化物心 在Cost 間甘特別在擴散-控制之濕氧化期間，純叫 m u Jβ / /、他金屬矽化物，矽化物層貫穿深入半導 =層；t。此層之電特性，該特性係提供作為位元線 μ 中並未減損。其上形成之氧化物層之特 了/、Si 〇2層相比擬，該層係直接生長在矽本體上。生 速率與金屬矽化物層之厚产盔ω . . y t ^ 度等級相同。 關，與在石夕化物本體上之強 士第^圖說明氧化後結構之剖面。與氧化層9之製造同 犄，一薄下方邊界層11亦在溝槽壁上建造，該邊界層作 儲存層順序下方層。由於氮植入之關係、’氧化物在溝槽2‘ 之壁上之生長較在石夕上之生長為慢，石夕並未與氮植入。在 源極與沒極區5之頂側上之金心化物層8，與在溝槽側辟 内之氮植入之組合，可使此等同時製造之氧化物層 ： 可以預想方式不同限定。一種濕氧化適於供氧化之用， 根據第4圖之說明，儲存層i 〇於是在施加實 =上方邊界層13於：個區域而完成。該實際儲存“ 么為虱化物。该上方邊界層13較佳為氧化物。該儲存層ι〇
200408067 五、發明說明（β) 於是以較佳構型作為一氧化物—氮 成。 勺乳〜虱化物-虱化物層順序而構 積導；=1隹4可ΐ後設置在溝槽内。此-設置較佳由沉 俾字線15以已知方成材==頂側’ 引線電阻。 曰之钕供目的為降低字線之 =佳製造方法之一變體中’根據第5圖說明之剖 :’在溝槽蝕刻及熱氧化物18之製造後，覆蓋隔片7在溝 曰之壁上製造。此項製造較佳由氮化物隔片方法實施。 If及汲極區5由摻雜之植入形成如上所述。該熱氧化物 18較佳由濕化學方式自水平表面移除；各向異性rie亦屬 可能。 根據第6圖之剖面圖，金屬矽化物層8在源極及汲極5 之上形成，較佳由矽化物方法實施。在此例中，c〇s i2較佳 做為金屬矽化物。覆蓋氧化物層9於是在金屬矽化物層8上 產生。覆蓋隔片7於是選擇性與氧化物被移除，此一移 除’在氮化物隔片之情況下，由填酸移除。 根據第7圖，未覆蓋氧化物丨8於是可用作儲存層丨〇之 下方邊界層11，或由濕化學方式予以移除，該氧化物層9 亦被變薄。在此例中，下方邊界層丨丨係由進一步之氧化而 製造。該氧化物層9在氧化方法期間進一步被加強。該儲 存層隨後可予完成，如上所述。 具有完全储存層1 〇之結構說明於第8圖中之剖面圖。
2UU4U^U()/ 、發明說明（7) *實際儲存層12較伟& & 物 ，在此例中係製造在=化物，該上邊界層1 2較佳為氧化 槽内，亦可為導電摻雜=f區域之上。間電極14設置在溝 屬矽化物層1 6，係^ :二晶石夕。該字線1 5適當時可包含金 第9圖說明複數個溝<挣方式施加及圖案化。 憶體胞元成一距離設置並^之一裝置之剖面圖，其具有記 置，特別是NROM記憶體$波此平行。一記憶體胞元栅型設 元場中形成。在溝槽之;'以說明之方式在記憶體胞 似溝槽之絕緣條1 9彼此絶緣，之該下方源極及汲極區5可由 與二相互鄰近溝槽間之溝槽平其在每一案例中，設置成在 溝槽之底部3之源極/汲極^5仃、」^絕緣條至少為設置在 如結構方式作為氧化物填充溝;;;形=每一案例中，以
第12頁 200408067 圖式簡單說明 第1 - 4圖顯示在第一製造方法之各步驟後記憶體胞元中之 < 間產品之剖面圖。 第5 - 8圖顯示在第二製造方法之各步驟後記憶體胞元之中 間產品之剖面圖。 第9圖顯示在溝槽中記憶體之裝置剖面圖，該溝槽成彼此 平行設置並由絕緣條彼此隔離。 元件符號說明： I 半導體本體 3 溝槽之底部 5 源極/ >及極區 7 隔片 9 氧化物層 II 下方邊界層 13 上方邊界層 15 字線 17 抗钱劑掩膜 19 絕緣條 2 溝槽 4 溝槽壁 6 植入 8 金屬矽化物層 10 儲存層 12 實際儲存層 14 閘電極 16 字線之金屬矽化物層 18 熱氧化物
Claims (1)
- 200408067 六、申請專利範圍 1 · 一種製造記憶體胞元之方法，其中 具有一底（3)及側壁（4)之一溝槽（2)在半導體本體（〇或 石夕衣成之半導體層之頂側被餘刻， 形成源極及及極區（5 )之摻雜劑以鄰近溝槽及在溝槽底 4(3)方式引入半導體本體（1)或半導體層頂侧之半導體材 料中， 該源極及汲極區（5)之頂側備有電絕緣層， 一閘極介電質在溝槽之壁上形成，及 一閘電極（14)設置在溝槽中並備有字線（1 5) 其特徵為在電絕緣層形成前，實施氮植入（6)於漢槽之 壁（4)中或製造覆蓋隔片（7)於溝槽壁（4)， 一金屬矽化層（8)在半導體本體（1)或半導體層之頂側， 以鄰近溝槽（2 )及在溝槽之底部方式形成， 該金屬矽化物層以氧化物層（9 )覆蓋以形成電絕緣層， 以及 該閘極介電質製成作為一儲存層（丨〇 )並有一氧化物製成 之下邊界層（11)，該層設置在溝槽之壁上。 2.如申請專利範圍第1項之方法，其中 形成源極與沒極區（5 )之摻雜劑在溝槽（2 )蝕刻後被引 入， 鄰近溝槽及在溝槽底部（3)之半導體本體（1)或半導體層 頂側之區域皆由抗蝕劑掩膜（1 7)所覆蓋， 氮被植入溝槽之壁（4)中， 該抗飯劑掩膜（1 7 )被移除，第14頁 200408067以矽化物方法，一金屬矽化物層（8)在鄰近溝槽及在溝 槽底部（3)之半導體本體（1)或半導體層頂側之區域形成， 金屬矽化物層（8 )由氧化物層（9 )所覆蓋，下方邊界層 (1 1 )同時在溝槽之壁（4 )上製成，以及儲存層（丨〇 )、閘電 極（1 4 )及字線（1 5 )亦被製成。 3 ·如申請專利範圍第1項之方法，其中 溝槽（2 )之餘刻後’隨後製造覆蓋隔片（7)於溝槽之壁， 形成源極與汲極區（5)之摻雜劑被引入， 以矽化物方法，金屬矽化物層（8)在鄰近溝槽及在溝槽 底部（3 )之半導體本體（1 )或半導體層頂側之區域形成， 金屬矽化物層（8 )以氧化物層（9 )覆蓋， 隔片（7)被移除， 下方邊界層（1 1 )在溝槽之壁（4 )上形成，金屬矽化物層 (8 )上之氧化物層（9 )同時被加強，或在隔片（7 )製造前產 生之熱氧化物（18)被曝露並作為下方邊界層（1丨）， 儲存區（1 0 )、閘電極（1 4 )及字線（1 5 )亦被製造。 4 ·如申請專利範圍第1 - 3項之一之方法，其中該金屬矽化 物層（8)係以一CoSi2層製成。 5 ·如申請專利範圍第丨—4項之一之方法，其中該儲存層係 以一氧化物-氮化物-氧化物層順序（丨1，1 2，1 3 )製成。 6 · —種記憶體胞元，其中 一具有一底部（3)及側壁（4)之溝槽（2)在半導體本體（1) 或石夕製成之半導體層之頂側形成， 源極及汲極區（5)在半導體本體（1)或半導體層之頂側，200408067 六、申請專利範圍 以鄰近溝槽（2)及在溝槽底部（3)之方式形成， 该源極及汲極區（1 )之頂側備有金屬石夕化物層（8 )， 金屬矽化物層（8 )以氧化物層（9 )覆蓋， 一儲存層（10)設置在溝槽之壁上，該儲存層有一氧化物 製成之下方邊界層（1)，其直接設置在石夕上及較氧化物層 (9 )為薄，金屬矽化物層（8 )由其所覆蓋，及 一連接字線（1 5 )之一閘電極（1 4 )設置在溝槽中。 7 ·如申請專利範圍第6項之記憶體胞元，其中該金屬矽化 物層（8)為一CoSi2層。8·如申請專利範圍第6或7項之記憶體胞元，其中該儲存層 (1 0 )為一氧化物-氮化物—氧化物層順序（u，1 2，丨3 )。 9 ·如申請專利範圍第6 —8項之一之記憶體胞元，其中該溝 槽（2)之壁（4)備有一氮植入。 霉 10 _種I置包含如申請專利範圍第6 - 9項之記憶體胞元作 為一記憶體場，其中 複數個溝槽形成，使其可距一個別距離彼此平行， °己體胞元設置在每一溝槽中， 溝槽型絕緣條（19)設置在溝槽之間，該條至少 在溝槽底部（3 )之源極/汲極區（5 )之深度，及 又金屬石夕化物層（8)形成以作為位元線之一部分。第16頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10240893A DE10240893A1 (de) | 2002-09-04 | 2002-09-04 | Verfahren zur Herstellung von SONOS-Speicherzellen, SONOS-Speicherzelle und Speicherzellenfeld |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200408067A true TW200408067A (en) | 2004-05-16 |
| TWI234240B TWI234240B (en) | 2005-06-11 |
Family
ID=31724341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW092121071A TWI234240B (en) | 2002-09-04 | 2003-07-31 | Method for fabricating SONOS memory cells, SONOS memory cell and memory cell array |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7323388B2 (zh) |
| EP (1) | EP1535338A2 (zh) |
| DE (1) | DE10240893A1 (zh) |
| TW (1) | TWI234240B (zh) |
| WO (1) | WO2004025731A2 (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487523B1 (ko) * | 2002-04-15 | 2005-05-03 | 삼성전자주식회사 | 부유트랩형 비휘발성 메모리 소자 및 그 제조방법 |
| DE10226964A1 (de) * | 2002-06-17 | 2004-01-08 | Infineon Technologies Ag | Verfahren zur Herstellung einer NROM-Speicherzellenanordnung |
| DE10260185B4 (de) * | 2002-12-20 | 2007-04-12 | Infineon Technologies Ag | Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen und Verfahren zu seiner Herstellung |
| US7452763B1 (en) * | 2003-03-04 | 2008-11-18 | Qspeed Semiconductor Inc. | Method for a junction field effect transistor with reduced gate capacitance |
| DE10324550B4 (de) | 2003-05-30 | 2006-10-19 | Infineon Technologies Ag | Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung |
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| US8138540B2 (en) * | 2005-10-24 | 2012-03-20 | Macronix International Co., Ltd. | Trench type non-volatile memory having three storage locations in one memory cell |
| JP2009004510A (ja) * | 2007-06-20 | 2009-01-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8487373B2 (en) * | 2009-04-29 | 2013-07-16 | Spanion Llc | SONOS memory cells having non-uniform tunnel oxide and methods for fabricating same |
| US8691622B2 (en) | 2012-05-25 | 2014-04-08 | Micron Technology, Inc. | Memory cells and methods of forming memory cells |
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| US10643852B2 (en) * | 2016-09-30 | 2020-05-05 | Semiconductor Components Industries, Llc | Process of forming an electronic device including exposing a substrate to an oxidizing ambient |
| CN117995883A (zh) * | 2022-10-28 | 2024-05-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE2002012A1 (de) * | 1969-01-21 | 1970-08-13 | Del Signore Dr Giovanni | Vorrichtung und Verfahren zum Melden von Hindernissen und zur Anzeige der Entfernung der Hindernisse |
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| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| US6348711B1 (en) | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| JP3743189B2 (ja) * | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
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| JP3558571B2 (ja) * | 1999-12-17 | 2004-08-25 | シャープ株式会社 | 半導体装置の製造方法 |
-
2002
- 2002-09-04 DE DE10240893A patent/DE10240893A1/de not_active Ceased
-
2003
- 2003-07-31 EP EP03794774A patent/EP1535338A2/de not_active Withdrawn
- 2003-07-31 TW TW092121071A patent/TWI234240B/zh not_active IP Right Cessation
- 2003-07-31 WO PCT/DE2003/002576 patent/WO2004025731A2/de not_active Application Discontinuation
-
2005
- 2005-03-04 US US11/072,695 patent/US7323388B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050196923A1 (en) | 2005-09-08 |
| WO2004025731A2 (de) | 2004-03-25 |
| EP1535338A2 (de) | 2005-06-01 |
| WO2004025731A3 (de) | 2004-08-19 |
| DE10240893A1 (de) | 2004-03-18 |
| US7323388B2 (en) | 2008-01-29 |
| TWI234240B (en) | 2005-06-11 |
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|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |