TW200405533A - Memory arrangement, method for operating a memory arrangement, and method for producing a memory arrangement - Google Patents
Memory arrangement, method for operating a memory arrangement, and method for producing a memory arrangement Download PDFInfo
- Publication number
- TW200405533A TW200405533A TW092121584A TW92121584A TW200405533A TW 200405533 A TW200405533 A TW 200405533A TW 092121584 A TW092121584 A TW 092121584A TW 92121584 A TW92121584 A TW 92121584A TW 200405533 A TW200405533 A TW 200405533A
- Authority
- TW
- Taiwan
- Prior art keywords
- memory
- value
- electrical
- region
- patent application
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 248
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000017525 heat dissipation Effects 0.000 claims abstract description 19
- 238000010438 heat treatment Methods 0.000 claims description 46
- 239000000463 material Substances 0.000 claims description 30
- 238000009413 insulation Methods 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 239000004575 stone Substances 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 210000000746 body region Anatomy 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000002253 acid Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000012634 fragment Substances 0.000 claims 1
- 230000016507 interphase Effects 0.000 claims 1
- 238000005121 nitriding Methods 0.000 claims 1
- 150000003839 salts Chemical class 0.000 claims 1
- 230000001568 sexual effect Effects 0.000 claims 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 101100167365 Caenorhabditis elegans cha-1 gene Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 150000004645 aluminates Chemical class 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005485 electric heating Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000392 somatic effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/10—Phase change RAM [PCRAM, PRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Semiconductor Memories (AREA)
Description
五、發明說明（1) 〔發明領域〕 ~ 本發明係有關於一 路之方法、及一種製、&记憶體電路、一種操作一記憶體電 k 一記憶體電路之方法。 〔發明背景〕 參考引證案〔1〕， 其係利用GexSbyTe材粗2〕係揭露一種非揮發性記憶體， 之例子中，—相^轉1為記憶體區域。在GexSbyTez材料 之間。在這個相位轉換^能會發生於—非晶相及一結晶相 大幅變化。在—瞬平功間，GexSbyTez材料之電性阻抗係 熔化。隨後，在一二=流脈衝期間，GhSbyTez材料係完全 一非晶狀態，其中，、Γ冷卻期間，GexSbyTez材料係維持於 抗。重新程式回到一 exSt>yTez材料係具有一大額電性阻 成’並且，這個微：ϊίί態係利用一微弱電流脈衝完 此，GexSbyTez# %二:衝係施加一較長時間。有鑑於 相’其中，GeSbT#'i夠地緩慢冷卻’藉以形成一結晶 第6圖係表。種、才：:糸具有-小額電性阻抗。 體胞元_。 _根據上述原理所製造之習知技術記憶 如圖 φ - T 斤不，一種電路，包括一加熱元件6 0 3及— yn Ζ曰，係排列於一第一電極β〇1及一第二電極6〇2 χ :在廷個第一電極601及這個第二電極6 0 2之間，妞之 電t之施加，這個GexsbyTez層6 04之一可程式區域二由一 用這個加熱元件6 03大幅加&，藉以在一非晶相及二：以利 相之間發生一相位轉換。當施加具有足夠暫存長声、’、"晶 &之〜足
第5頁 200405533 五、發明說明（2) 夠微弱脈衝時，這個可程式區域6 0 5係進入一結晶狀態； 當施加具有足夠短暫長度之一足夠強大脈衝時，這個可程 式區域6 0 5係進入一非晶狀態。由於這個非晶狀態之電性 阻抗係顯著大於這個結晶狀態之電性阻抗，因此，這個可 程式區域6 0 5，做為記憶體區域，之狀態係可以在這個第 一電極6 0 1及這個第二電極6 0 2之間施加一微小讀取電流以 進行感應。 若記憶體胞元，諸如：第6圖所示之記憶體胞元6 0 0，係 封裝為一高密度陣列，則各個記憶體胞元之間係可能會發 生不想要之熱耦合。在具有一長程式時間（典型地， 1 0 0 n s )’諸如·設定這個結晶相需要之長程式時間’之 例子中，熱能係可能會不想要地轉移至這個欲程式記憶體 胞元之一相鄰記憶體胞元，並且，這個相鄰記憶體胞元之 狀態亦可能會發生不想要地變化。另外，這個相鄰記憶體 胞元包含之資訊亦可能會因此遺失。在具有一較短時間周 期（典型地，5 n s )之例子中，基本上，製造這個非晶相 之高溫，在這個欲程式記憶體胞元，係維持大致局部化； 同樣地，在這個例子中，部分熱能亦可能會經由這個記憶 體胞元，利用不想要之方式進行消散。在兩相鄰記憶體胞 元之例子中，這種問題係特別顯著，其中，某一記憶體胞 元係在這個非晶相，另一記憶體胞元係在這個結晶相之這 種能力係特別要緊，並且，某一記憶體胞元係由這個非晶 狀態轉換為這個結晶狀態。為解決上述問題，這個欲程式 記憶體胞元必須維持在某個特定温度，並且，這個特定溫
200405533 五、發明說明（3) 度必須維持一長久時間，藉以轉移至這個相鄰記憶體胞 元，並且，可以同樣地變化其狀態。 有鑑於上述及其他理由，迄今仍無法利用GexSbyTez區域 產生具有一種具有一足夠高封裝密度之記憶體電路，因為 具有一高封裝密度之記憶體電路需要限定在一短距離，且 因此，會在各個記憶體胞元之間出現熱耦合之問題。 基於上述問題，本發明係提供一種記憶體電路，其係具有 各種電性阻抗之記憶體胞元，藉此，這種記憶體電路之積 集密度係可以提升，並且，足夠可靠之程式動作亦可以同 時變成可能。 上述問題係利用一種記憶體電路、利用一種操作一記憶 體電路之方法、及利用一種製造一記憶體電路之方法加以 解決，其分別具有根據申請專利範圍獨立項之特徵。 根據本發明，這種記憶體電路係具有一基板、及複數記 憶體區域，其中，這些記憶體區域係形成在這個基板之表 面或内部，並且，各個記憶體區域之建立方式係使各個記 憶體區域之電性阻抗能夠，透過一熱處理，選擇性地設定 為一第一數值或一第二數值，其中，這個第二數值係大於 這個第二數值。另外，根據本發明之記憶體電路亦具有一 散熱結構，其係排列於這些記憶體區域之間，藉以消散某 個記憶體區域之熱能。 另外，本發明係提供一種操作一記憶體電路之方法，其 中，該記憶體電路係具有上述特徵，在這個例子中，根據 本發明，一電性寫入信號係施加，其建立方式係使各個記
200405533 五、發明說明（4) 憶體區域之電性阻抗數值能夠據以設定為該第一數值或該 第二數值。或者，根據本發明，一電性讀取信號係施加， 其建立方式係使各個記憶體區域之電性阻抗數值能夠據以 偵測。
根據一種製造一記憶體電路之方法，複數記憶體區域係 形成於一基板之表面或内部，各個記憶體區域之建立方式 係使各個記憶體區域之電性阻抗能夠，透過一熱處理，選 擇性地設定為一第一數值或一第二數值。一散熱結構係排 列於該等記憶體區域之間，藉以消散供應至某個記憶體區 域之熱能。
本發明之一基本概念係在於排列一結構，其係能夠在根 據本發明記憶體電路之各個記憶體區域之間充份導熱，且 因此，係在於避免一不想要之熱能轉移，其係轉移至某個 欲程式（欲讀取）記憶體胞元之一相鄰記憶體胞元。因 此，本發明係確保：各項資訊係可以足夠可靠地儲存於一 記憶體胞元、或經由一記憶體胞元讀出，以及，其他記憶 體胞元係可以同時避免，在一程式或讀取操作期間，一不 想要之記憶體内容變化。因此，本發明記憶體電路之保留 時間（r e t e n t i ο n t i m e )係可以增加，並且，本發明記憶 體電路對於錯誤之耐用性亦可以改善。 顯然地，這個散熱結構係具有一足夠大額熱容量之一熱 槽，藉以使一大額熱能（諸如：在程式這些記憶體區域期 間發生之熱能）能夠利用這個散熱結構消化，並且，至多 僅有一極少量之熱能可能會轉移至相鄰記憶體胞元。因
第8頁 200405533 五、發明說明（5) 此，這些相鄰記憶體胞元係可以避免利用不想要之方式程 式。 根據本發明之記憶體電路係具有下列優點，亦即：這種 記憶體電路係可以隨著積集密度之增加而縮放，因為注入 能量係正比於一記憶體區域之容量。另外，這種記憶體電 路亦可以達到極佳之寫入及讀取時間，舉例來說，遠勝於 快閃記憶體之寫入及讀取時間。另外，這種記憶體電路之 寫入及讀取電壓（約在1 V位準等級）係極低，相對於此， 快閃記憶體之寫入及讀取電壓（約在1 0V位準以上）係較 局。因此’這種記憶體電路係可以節約能量’減少熱能浪 費，並且，高度靈敏之積集元件亦可以免於不想要之高壓 影響。 除此以外，本發明較佳實施例之其他特徵係可以根據申 請專利範圍之附屬項。 本發明記憶體電路之建立方式係使各個記憶體區域能夠 選擇性地施加一電性寫入信號，其建立方式係使各個記憶 體區域之電性阻抗數值能夠據以設定為這個第一數值或這 個第二數值。或者，本發明記憶體電路之建立方式係使各 個記憶體區域能夠選擇性地施加一電性讀取信號，其建立 方式係使各個記憶體區域之電性阻抗數值能夠偵測。特別 是，當施加一電性寫入信號時，本發明記憶體電路係需要 足夠南額之電流，措以程式程式一記憶體區域之記憶體内 容。然而，根據本發明，由於這個散熱結構之使用，一可 程式記憶體區域之相鄰記憶體區域係可以，在程式期間，
200405533 五、發明說明（6) 避免不想要之重新程式。 這個散熱結構之建立方式係在這個電性寫入信號施加至 各個記憶體區域施加以設定其電性阻抗時，消散這個電性 寫入信號導致之熱能，藉以使其他記憶體區域能夠避免由 於這個電性寫入信號之電性阻抗變化。 特別是，這個電性寫入信號係可以具有一預定強度之電 流，其可以施加至各個記憶體區域，並且，施加一預定時 間。
較佳者，至少部分記憶體區域係利用一熱絕緣結構至少 部分圍繞，其中，這個熱絕緣結構之建立方式係使這個熱 絕緣結構能夠降低關連記憶體區域及其他記憶體區域間之 熱耦合。特別是，在施加短加熱脈衝之例子中，諸如：將 一記憶體區域經由一具有高額電性阻抗之狀態傳遞至一具 有低額電性阻抗之狀態典型需要之短加熱脈衝，這個.熱絕 緣結構係可以避免，或至少降低，各個記憶體區域之散 熱。因此，這個記憶體區域之熱量係足夠可靠地局部化， 藉以使這個欲重新程式之記憶體區域能夠可靠地重新程 式，並及，相鄰記憶體區域亦可以避免不想要之程式。
顯然地，在施加短加熱脈衝（典型地，5 n s )之例子 中，諸如：產生具有一高額電性阻抗之記憶體區域狀態需 要之短加熱脈衝，幾乎所有熱能係維持在選擇之記憶體區 域内部。 另外，在施加較長加熱脈衝（典型地，1 0 0 n s )之例子 中，諸如：將記憶體區域經由具有一低額電性阻抗之狀態
第10頁 200405533 五、發明說明（7) 轉換至具有一高額電性阻抗之狀態典型需要之較長加埶脈〜 衝，部分熱能係輸出至這個散熱結構，並且，這個散熱結： 構之建立方式最好係僅僅能夠輕微加熱。 這種記憶體電路之建立方式係使各個記憶體區域能夠在 一非晶相及一結晶相（亦即：特別是，格狀結構）之間變 化，其中，具有這個第一數值電性阻·抗之記憶體區域係在 這個結晶相，並且，具有這個第二數值電性阻抗之記憶體 區域係在這個非晶相。 另外，這種記憶體電路之記憶體區域之建立方式最好能 夠使這個結晶相能夠利用這個電性寫入信號之施加一第一 φ 時間間隔加以設定’以及’使這個非晶相能夠利用這個電 性寫入信號之施加一第二時間間隔加以設定，其中，這個 第一時間間隔係大於這個第二時間間隔。 顯然地，這個記憶體區域之結晶相係利用具有一足夠長 度加熱信號（或利用一足夠緩慢冷卻）加熱製造。另外， 這個記憶體區域之非晶相係利用一短暫加熱信號（或利用 一足夠快速冷卻）接觸製造。 較佳者，這些記憶體區域係具有一 c h a 1 k 〇 g e n i d e材料， 特別是，一 GexSbyTez合金（鍺、録、碑）。這類材料之優 點係：這種材料可以利用足夠微小之電流、及利用短暫程 春 式時間（5 n s或1 0 0 n s )重新程式。這兩個結晶相及非晶相 之電性阻抗差異係非常明顯，因此，這些記憶體區域係可 以錯誤耐用地程式及讀取記憶體資訊。另外，這種 chalkogenide材料之典型電性阻抗數值係介於lkD (在這
第11頁 200405533 五、發明說明（8) 個結晶相之記憶體區域）及1 0 0 k Ω (在這個非晶相之記憶 〜 體區域）間。 除這種c h a 1 k 〇 g e n i d e材料以外，本發明記憶體電路亦可 以利用任何其他材料，只要這種材料能夠，經由熱處理， 選擇性地轉換為一非晶狀態或一結晶狀態。另一種適當材 料之例子係包括：結晶矽/非晶矽之材料組合，在矽微技 術中，這種材料組合係特別適用於根據本發明記憶體電路 之可積集性。 這個散熱結構之材料最好係一種金屬、多晶矽、或一鋁 酸鹽（特別是，氧化鋁（ai2o3))。利用一種金屬，本發 _ 明係具有下列優點，亦即：在典型條件下，金屬之熱導 性，相較於絕緣體，係具有1 0 0倍以上之熱導性。因此， 一熱槽係產生，其中，這個熱槽係可以在根據本發明記憶 體電路之記憶體區域之程式期間，利用足夠可靠之方式分 散產生之熱能，並且，可以避免非欲重新程式之記憶體區 域出現相狀態及記憶體狀態之變化。 在根據本發明記憶體電路之例子中，這個熱絕緣結構之 建立方式係可以使這個絕緣結構能夠電性去耦關連記憶體 區域及其他記憶體區域。 換句話說，這個熱絕緣結構之建立及作用方式係可以不 _ 僅包括熱絕緣，並且，亦可以包括電性去耦。舉例來說， 這個熱絕緣結構係可以是一凹處，或者，這個熱絕緣結構 亦可以利用一電性絕緣材料製造。特別是，這種熱絕緣結 構係可以利用氧化矽（S i 02)或氮化矽（S i 3N4 )製造。
第12頁 200405533 五、發明說明（9) 較佳者，這些記憶體陣列係在這個基板之表面或内部排_ 列為矩陣形式。這個散熱結構係可以利用基本格狀形式，： 圍繞這些記憶體區域。或者，這個散熱結構亦可以利用鋸 齒形式、利用曲折形式、或根據其他可作用之適當形式， 圍繞這些記憶體區域。 特別是，這個基板係可以適用於一個半導體基板，且特 別是，一個矽基板。然而，這個基板亦可以使用任何其他 基板（舉例來說，玻璃基板、陶磁基板）。 至少部分記憶體區域係可以具有一加熱元件，其係熱導 耦合至各個記憶體區域，並且，熱能係可以利用這個加熱 元件供應至個別記憶體區域。由於一加熱元件（最好是利 用具有一足夠高非反應性阻抗之材料製造）係耦合至各個 記憶體區域，這個加熱元件係可以在施加一電流時充份地 加熱，藉此，耦合至這個加熱元件之記憶體區域亦可以利 用空間定義之方式加熱。這個加熱元件係可以具有鎢及/ 或多晶石夕。 應該注意的是，根據本發明，這種記憶體電路之各種調 整及變動亦可以適用於這種操作一記憶體電路之方法，以 及，亦可以適用於這種製造一記憶體電路之方法。 〔較佳實施例之詳細說明〕 在各個圖式中，相同或類似之元件係具有相同之圖式符 號。 根據本發明之第一較佳實施例，一種製造一記憶體電路
第13頁 200405533 五、發明說明（ίο) 之方法係參考第1 A圖至第1 E圖詳細說明如下。 這種方法係表示一種6F2記憶體胞元陣列，其係部分基於. 動態隨機存取記憶體（DRAM)技術。或者，基於動態^機 存取記憶體（DRAM )技術之任何其他記憶體胞元陣列亦可 以利用，藉以將本發明應用於這種技術。 為仔到弟1A圖所示之層積順序1〇〇，推質區域IQ?至 104係形成於一矽基板ιοί中，藉以做為第一至第三源極/ 汲極區域。另外，第一及第二氧化矽區域1〇5、1〇6係蝕刻 形成渠溝、並利用氧化石夕材料填滿這些渠溝，藉以形成於 這個石夕基板1 0 1之表面區域。在欲形成之記憶體電路中， 不同5己fe體胞元之電性去轉係利用這些氧化石夕區域1 〇 5、 1 0 6加以實現。另外，第一及第二字元線丨〇 7、】〇 8，其係 利用一種導電材料製造，係形成於這個矽基板1 〇丨中、這 個第一源極/汲極區域102及這個第二源極/汲極區域1〇3 間之區域’以及，這個第二源極/汲極區域1 〇 3及這個第 二源極/>及極區域1 〇 4間之區域，並且，在各個例子中， 一薄氧化矽層係形成於這個矽基板1 01及這些字元線丨〇 7、 1 0 8之間’藉以做為一閘絕緣層。一共用驅動線丨1 1，其係 利用多晶矽製造，係形成於第二源極/汲極區域丨〇 3。第 ，及第二輔助結構1 0 9、Π 〇之架構方式係類似於這些字元 線1 0 7、1 0 8，並且，第一及第二輔助結構J 〇 9、1 1 〇係用以 在這些線1 0 8、1 1 〇之間，以及，在這些線丨〇 9、1 〇 7之間放 置一自動校準接觸。這個共用驅動線π丨係可以在這些字 元線1 0 7、1 0 8之間、利用一種自動校準方式製造。另外，
第14頁 200405533 五、發明說明（11) 如此得到之層積順序係利用梟 氧化矽封裝112。 用氣化矽材料封裝，進而形成一 為得到第1 B圖所示之層積腩& 、、 sj, φ] ^ u . ^ τ 、、序 1 2 〇，渠溝 1 2 1 係利用一種 公製程及-種蚀刻方法’钱刻進入 種 11 2，措以曝露這個第一源榀 枚/、 L 愿極/汲極區域1 0 2及這個第二泝 極/汲極區域1 〇 4。另外，松所々口 ^ ^ 溝1 2 1、並進行回蝕步驟，葬 ^ 著，鎢材料係沈積於這此竿乂 -加熱兀件1 22。接 表面，藉以形成第二加熱ΐ =之這個第-加熱元件m 為得到第1 C圖所示之層籍丨個— (c cut \ 、填序 140，chalkogenide 材料 (GexSbyTez)係沈積於這個声 u , , ,u層積順序1 2 0表面，並且，部分 C a ogenide材料係進行回钱步驟，藉以形成 chalkogenide 結構 141 〇 策 al / 另外，這個氧化矽封裝1 12之氧化 石夕材料係進行回银步驟。 、為得到第1D圖所示之層積順序16〇，氧化石夕材料係進行 沈積及回蝕步驟，藉以在這些曝露chalk〇genide結構丨41 側邊圍繞橫向氧化矽間隙161。另外，銅材料或鋁材料係 沈積於如此得到之層積順序表面、並進行回蝕步驟，藉以 形成一銅金屬格子162(或者，一鋁金屬格子），嵌入在 相鄰chalkogenide結構141之間，其中，這此 chalkogenide結構141係利用這些氧化矽間&161 ’與周圍 環境大致導電及導熱去耦。另外，其他氧化矽材料係沈積 於如此得到之層積順序表面，並且，利用一化學機械研磨 (CMP )方法加以平坦化。
第15頁 200405533 五、發明說明（12) 為得到第1 E圖所示之記憶體電路1 8 0，金屬材料係沈積 在這個層積順序1 6 0表示，並且，利用一種微影製程及一 種蝕刻方法定義金屬材料層之圖案，藉以形成— 181 〇 位元線 根據本發明之第一較佳實施例，這種記憶體電路1 8 〇之 功能係參考第1 E圖，詳細說明如下。 顯然地，各個記憶體胞元之記憶體資訊係利用這些 chalkogenide結構141之相狀態加以儲存。第1E圖之記憶 體電路1 8 0係表示兩個記憶體胞元，其分別關連於兩個 chalkogenide 結構 141° 這個 chalkogenide 結構 141係可以 分別存在一結晶相，其中，這些chalkogenide結構141之 電性阻抗係小於這些c h a 1 k 〇 g e n i d e結構1 4 1在一非晶相之 電性阻抗。經由一電流之施加，某個選擇chalkogenide結 構1 4 1，利用這些加熱元件1 2 2、1 2 3輔助，係可以根據這 値脈衝之施加時間長度（或者，可以根據這個脈衝之冷？ 速率及強度），相當程度地加熱，並且，這些 c h a 1 k 〇 g e n i d e結構1 4 1係可以選擇性地進入這個結晶相或 這個非晶相。這個c h a 1 k 〇 g e n i d e結構1 4 1係可以施加具有 一足夠長時間（典型地，1 0 0 n s )之加熱信號，藉以進入 這個結晶相，並且，各個chalkogenide結構141係可以施 加具有一足夠短時間（典型地，5ns )之加熱信號，藉以 進入這個非晶相。接著，在施加這些加熱脈衝期間，為將 得到熱能局部化在各個c h a 1 k 〇 g e n i d e結構1 4 1之直接相鄰 區域，這些c h a 1 k o g e n i d e結構1 41係利用這些氧化矽間隙
第16頁 200405533 五、發明說明（13) 1 6 1圍繞，藉以做為熱能絕緣體及電性絕緣體。若這些 chalkogenide結構141之部分熱能係可以穿透關連之氧化 矽間隙1 6 1，其特別可能發生在具有長時間脈衝之例子 中，則這些熱能係輸出至這個金屬格子1 6 2，其僅會輕微 地加熱。因此，在這種情況中，不想要進行程式操作之其 他chalkogenide結構141係可以避免不想要之相狀態變化 (結晶相或非晶相）。 接著，一種程式方法係說明如下，其係將某項資訊程式 至第1E圖所示之chalkogenide結構141之左手邊 chalkogenide結構。為達此目的，首先，這個左手邊 chalkogenide結構係在這個第一字元線1〇7 (顯然地，一 選擇電晶體之閘極區域）施加一電壓，藉以選擇做為這個 記憶體電路1 8 0之記憶體胞元，其中，這個電壓係可以使 這個矽基板1 0 1中、第一及第二源極/汲極區域1 〇 2、1 〇 3 間之區域（通道區域）呈現電性導通。由於這個共用驅動 線1 1 1之一程式信號，利用一足夠強度加熱電流之施加， 這個電性加熱信號係經由這些加熱元件1 2 2、1 2 3，穿過這 個通道區域而傳導至這個左手邊chalkogenide結構141， 藉此，這個c h a 1 k 〇 g e n i d e結構係可以相當程度地加熱。在 具有一足夠短暫加熱脈衝之例子中，這個c h a 1 k 〇 g e n i d e結 構係轉換為具有南額電性阻抗之一非晶狀態，並且，在具 有一足夠長度加熱脈衝之例子中，這個c h a 1 k 〇 g e n i d e結構 係轉換為具有低額非反應性阻抗之一結晶狀態。這些加熱 元件1 2 2、1 2 3係利用具有足夠高額阻抗之材料形成，藉以
第17頁 200405533 五、發明說明（14) 在這些加熱元件1 2 2、1 2 3中產生這個加熱信號，其熱能係 、 可以用來加熱關連之c h a 1 k 〇 g e n i d e結構1 4 1。舉例來說， ； 一邏輯數值” 1 ”係可以指派給具有低額非反應性阻抗之結 晶狀態〇1^11^〇§611丨廿6結構141，並且，一邏輯數值”0||係可 以指派給具有高額非反應性阻抗之非晶狀態c h a 1 k 〇 g e n i d e 結構1 4 1。 為讀取儲存在某個chalkogenide結構141之某項資訊， 一電壓係再度施加至這個第一字元線1 〇 7，其中，這個電 壓係使這個共用驅動線1 1 1能夠經由這個c h a 1 k 〇 g e n i d e結 構1 4 1，耦合至這個位元線1 8 1。若隨後施加一電性讀取信 鲁 號（舉例來說，無法變化這個指派c h a 1 k 〇 g e n i d e結構之狀 態之一足夠微小電流），則這個位元線1 8 1將會根據這個 chalkogenide結構是否在具有高額非反應性阻抗之非晶狀 態、或根據這個chalkogenide結構是否在具有低額非反應 性阻抗之結晶狀悲’通過一而額電流或^一較小電流，其 中，這個電流係可以偵測。利用這種方式，這個記憶體資 訊係可以讀取。 根據本發明之第一較佳實施例，這種記憶體電路1 8 〇之 佈局平面圖2 1 0係配合第2圖，詳細說明如下。 特別是，第2圖係表示：這種記憶體電路1 8 〇之6F2記憶體春 胞元2 0 0係利用矩陣形式排列。F係表示某個技術世代能夠 達到之最小結構尺寸。這些位元線1 8 1係沿著第_方向， 相對於此，這些字元線1 0 7、1 0 8係沿著第_方向之正交方 向。應該注意的是’第2圖並未表示這些氧化石夕間隙1 6 1及
第18頁 200405533 五、發明說明（15) 這個金屬格子c 沿著第1 E圖所示 面圖3 0 0係配合第β 這種記憶體電路 憶體胞元之一空間 圖所示’係具有— c h ο 1 k 〇 g e n i d e 結構 元係内嵌於格狀形 構。這些氧化矽間 是，在這種記憶體 胞元係緊密相鄰地 之提供係極為緊要 擾。 之剖線I 一 I ’，這種記憶體電路1 8 〇之剖 圖，詳細說明如下。 ° 1 8 0係具有記憶體胞元，其係根據6 f 2記 要求，並且，各個記憶體胞元，如第3 chalkogenide結構141、及圍繞這個 141之一氧化石夕間隙161。各個記憶體胞 式之金屬格子1 6 2 ’藉以做為散熱結 隙1 6 1係用以做為熱絕緣結構。特別 電路180之區域301 ’其中，相鄰記憶體 排列’ 個散熱結構及這個熱絕緣結構 ，藉以避免相鄰記憶體胞元之熱相互干 根據本發明之第二較佳實施例，一種記憶體電路4 0 0係 配合第4圖，詳細說明如下。 這種記憶體電路40 0大致對應於這種記憶體電路丨8〇，不 過’這種記憶體電路40 0之架構方式係根據4F2記憶體胞元 之面積要求，也就是說：相較於這種記憶體電路78〇广這 種記憶體電路4 0 0係具有較高積集密度。 ’ & 在這種記憶體電路40 0之例子中，各個記憶體胞元（分 別具有一 chalkogenide結構141、及圍繞這個 chalkogenide結構141之一氧化矽間隙1 61 )後 7货、再度内嵌於 格狀形式之金屬結構1 6 2。相對於這種記愔鹏& 但‘ 體電路1 8 0，在 這種記憶體電路40 0中’這些記憶體胞元係排列成規則格
第19頁 200405533 五、發明說明（16) 狀形式，也就是說：各個記憶體胞元在水平方向及垂直方 向係分別具有一固定距離。 在一 chalkogenide結構141及其周圍環境間，熱能交換 特徵之預測係配合第5 A圖及第5 B圖詳細說明如下，其中， 這個chalkogenide結構141係圍繞一毗鄰這個金屬結構162 之中空柱狀氧化矽間隙1 6 1。第5A圖係表示這個結構之剖 面圖500，並且，第5B圖係表示這個結構之平面圖501。 這個柱狀仏&11^〇261^(16結構141及這個中空柱狀氧化矽間 隙1 6 1之高度係假設為1 〇 〇 n m，這個c h a 1 k 〇 g e n i d e結構1 4 1 之直徑係假設為5 0 nm，以及，這個氧化矽間隙1 6 1之中空 柱狀壁厚度係假設為1 Onm。 這個柱狀chalkogenide結構141之容量係總計包括·· 2 , -22, 這個柱狀容量（高度為lOOnm，並且，直徑為5〇nm ) 消散功率△ P，在程式期間，係總計包括： (
ΔΡ = 0.2mA X 0.5V = 0.1 mW
200405533 五、發明說明（17) Δ Qprog 二△ P △ t 二 l〇-1!J ( 5 · 10-13J ) ( 2 ) 假設：一熱導性為λ且一溫度差△ t，通過這個絕緣體 161 (圍繞這個chalkogenide結構）之表面面積A及長度L 之熱能係總計包括： Δ Qab/ Δ t - A/L λ Δ Τ ( 3 )
對於給定尺寸及給定材料而言，若假設△ Τ = 6 0 0 Κ，一 熱能△ Qab/ △ t = lmW係可以由這個容量之側壁移開。在 一時間1 0 0 n s ( 5 n s )中，這個熱能係對應於一移開能量： △ Qab = 1 · 10-10J ( 0· 5 · ΙΟ-11】） (4 ) 在一時間5 n s中，這個熱能係可以將這個c h a 1 k o g e n i d e 結構之柱狀容積加熱： Δ Τ - Δ Qprog ( △ t = 5ns ) /Cv V = 1 0 0 0 Κ ( 5 )
在一理想絕緣之例子中，對於上述容積而言。 這個氧化矽間隙1 6 1之一 1 0 nm厚度係足夠達到良好之絕 緣效果，因為5ns中移開之熱能係小於產生之熱能。 因為c h a 1 k 〇 g e n i d e材料之溶點大約係9 0 0 K，這個加熱動 作係具有足夠大小，藉以產生相狀態之變化。
第21頁 200405533 五、發明說明（18) 給定這個chalkogenide結構141之容積（直徑為50ns， 並且，高度為1 0 0 n s )，一大約0. 2 m A以上之程式電流係一 理想之選擇。 周圍金屬1 6 2之加熱係計算如下。在典型之操作條件 中，金屬之導熱能力係大約1 0 0倍於二氧化矽之導熱能 力。因此，一金屬容積，其係大約1 0 0倍於這個 chalkogenide結構141及這個氧化矽間隙161之容積，係在 1 0 0 n s内加熱： 'prog Δ t - 100ns ) /Cv V = 10 K ( 6 ) 因此，一金屬係能夠吸收大部分能量，並且，不需要明 顯加熱，若各個欲程式記憶體胞元能夠具有一金屬容積， 其容積係大致1 0 0倍於這個記憶體胞元之容積。 在2 5 6 X 2 5 6記憶體胞元之方塊中，2 5 6個記憶體胞元係 可以同時進行程式。 在建議之佈局中，一標準記憶體胞元之金屬容積係Vm = 3 · Vehalk(3genide。因此，各個記憶體胞元之一金屬容積係大約 7 0 0倍於一記憶體胞元之容積。因此，這種建議佈局係協 助將這個程式記憶體胞元之能量消散至相鄰區域，並且， 不需要大幅加熱相鄰記憶體胞元。 本發明申請案之參考引證案係列舉如下：
第22頁 200405533 五、發明說明（19) 〔1〕Lai，S，Lowrey，T "OUM — A 18 0 nm Nonvolatile Memory Cell Element Technology For Stand Alone und Embedded Applications丨丨，2 0 0 1 International Electron Dev ices Meeting，5.1 2.2 0 0 1 0von i c Unified 〔2〕 Gill ， M， Lowrey， T ， Park
Memory — A High— Performance Nonvolatile Memory Technology for Stand Alone Memory und Embedded Applications" ， IEEE International Solid State Circuits Conference， 4. —6.2.2002 ， Session 12 ， Section 12.4
第23頁 200405533 圖式簡單說明 第1 A至1 E圖係根據本發明之第一較佳實施例，表示在一種 製造一記憶體電路之方法期間，不同時點之層積順序； 第2圖係表示根據本發明第一較佳實施例之一種記憶體電 路之佈局圖； 第3圖係表示根據本發明第一較佳實施例之一種記憶體電 路之交叉圖； 第4圖係表示根據本發明第二較佳實施例之一種記憶體電 路之交叉圖； 第5 A圖係表示根據本發明記憶體電路之一記憶體區域之示 意交叉圖； 第5 B圖係表示根據本發明記憶體電路之一記憶體區域之另 一示意交叉圖；以及 第6圖係表示根據習知技術之一種記憶體胞元。 元件符號說明： 1 0 2第一源極/汲極區域 1 0 4第三源極/汲極區域 1 〇 6第二氧化矽區域 1 0 8第二字元線 1 1 〇第二輔助結構 1 1 2氧化矽封裝 1 2 2第一加熱元件 100、 120、 140、 160層積川員序 1 0 1矽基板 1 〇 3第二源極/汲極區域 1 05第一氧化矽區域 1 0 7第一字元線 1 0 9第一輔助結構 1 11共用驅動線 1 2 1渠構 1 2 3第二加熱元件 141Chalkogenide結構
第24頁 200405533 圖式簡單說明 1 6 1氧化矽間隙 1 6 3氧化矽中間層 1 8 1位元線 2 1 0佈局平面圖 3 0 1區域 501平面圖 601第一電極 6 0 3加熱元件 6 0 5可程式區域 1 6 2金屬格 1 8 0、4 0 0記憶體電路 2 0 0 6F2記憶體胞元 3 0 0剖面圖 5 0 0交叉面 6 0 0記憶體胞元 6 0 2第二電極 6 0 4GexSbyTez^
第25頁 ? ·:1
Claims (1)
- 200405533 六、申請專利範圍 1. 一種記憶體電路，其包括： \ • 一基板； ： •複數記憶體區域，其係形成於該基板之表面及/或内 部，且各個記憶體區域之建立方式係使各個記憶體區域之 電性阻抗能夠透過一熱處理而選擇性地設定為一第一數值 或設定為一第二數值，其中，該第二數值係大於該第一數 值；以及 •一散熱結構，其係排列於該等記憶體區域之間，並且藉 以消散供應至該等記憶體區域其中之一之熱能。 2. 如申請專利範圍第1項所述之記憶體電路，其建立方式 係使各個記憶體區域能夠選擇性地施加 •一電性寫入信號，其建立方式係使各個記憶體區域之電 性阻抗數值能夠據以設定為該第一數值或該第二數值；或 者 •一電性讀取信號，其建立方式係.使各個記憶體區域之電 性阻抗數值能夠據以偵測。 3. 如申請專利範圍第2項所述之記憶體電路， 其中，該散熱結構之建立方式係在該電性寫入信號施加至 鲁 各個記憶體區域以設定其電性阻抗數值時，該電性寫入信 號之熱能之消散方式係使其他記憶體區域能夠因為該電性 寫入信號而免於其電性阻抗之變化。第26頁 200405533 六、申請專利範圍4.如申請專利範圍第1或2項所述之記憶體電路， · 其中，至少部分記憶體區域係受到一熱絕緣結構至少部分： 圍繞，其中，該熱絕緣結構之建立方式係使該熱絕緣結構 能夠降低關連記憶體區域及其他記憶體區域間之熱耦合。 間在 之係 相域 晶區 ，結體 路一憶 電及記 體相之 憶晶抗 記非阻 之一性 述在電 所夠值 項能數5 一 1域第 第區該 圍體有 範憶具 #記， 專個中 請各其 Ψ, ) 如中化 5其變 在 係 域 區 體 意 記 之 抗 阻 性 電 值 數 二 第 該 有 具 及 ·/ 0 ΓΠΤ ΠΤΤ 才才 日BB日BB 結非 該該 過 透 夠 能 相 晶 結 該 使 係 式 方 立 建 之 域 第區 圍體 範憶 # 記 專等 主月亥 =口=口 中， 如中 6·其 路 電 體 隐 記 之 述 所 項 該以 ，隔。 及間隔 以間間 ，時間 定二時 設第二 以一第 隔加該 間施於 間之大 時號係 一信隔 第人 一寫間 加性時 施電一 之該第 號過該 信透， 入夠中 寫能其 性相， 電晶定 該非設 域 第區 圍體 範憶 # 記 專等 青亥 古口=口 中， 如中 7·其 路 電 體 憶 記 之 述 所 項 有 具 係 料 材 域 第區 圍體 範憶 利記 專等 請該 ， 如中 8其 路 電 體 隐 己 古口 之 述 所 項 有 具 係 該 中 其 路 電 體 意 己 古σ 之 述 所 項 2 或 IX 第 圍 範 利 專 請 申 如 9第27頁 200405533 六、申請專利範圍 散熱結構之材料係為· •一金屬； •多晶碎，或者 •一銘酸鹽。 1 0.如申請專利範圍第4項所述之記憶體電路， 其中，該熱絕緣結構之建立方式係使該熱絕緣結構能夠電 性去耦關連記憶體區域及其他記憶體區域。 Π .如申請專利範圍第4項所述之記憶體電路， 其中，該熱絕緣結構係利用下列材料製造： •氧化$夕；或者 •氮化梦。 1 2.如申請專利範圍第1或2項所述之記憶體電路， 其中，該等記憶體區域係在該基板之表面及/或内部排列 為矩陣形式，且其中，該散熱結構基本上係利用格狀形式 圍繞該等記憶體區域。 1 3.如申請專利範圍第1或2項所述之記憶體電路， 其中，至少部分記憶體區域係具有一加熱元件，其係熱導 耦合至各個記憶體區域，且據此，熱能係能夠供應至各個 記憶體區域。第28頁 200405533 六、申請專利範圍 1 4 ·如申請專利範圍第1 3項所述之記憶體電路， 其中，至少一加熱元件係具有： •鐫；及/或 •多晶石夕。 1 5. —種操作一記憶體電路之方法， •其中，該記憶體電路係具有： 〇 —基板；0複數記憶體區域，其係形成於該基板之表面及/或内 部，且各個記憶體區域之建立方式係使各個記憶體區域之 電性阻抗能夠透過一熱處理而選擇性地設定為一第一數值 或設定為一第二數值，其中，該第二數值係大於該第一數 值；以及 0 —散熱結構，其係排列於該等記憶體區域之間，並且藉 以消散供應至該等記憶體區域其中之一之熱能； •在該例中，根據本方法， 0 —電性寫入信號係被施加，其建立方式係使各個記憶體 區域之電性阻抗數值能夠據以設定為該第一數值或該第二 數值；或者〇一電性讀取信號係被施加，其建立方式係使各個記憶體 區域之電性阻抗數值能夠據以偵測。 1 6. —種製造一記憶體電路之方法， 其中，第29頁 200405533 六、申請專利範圍 •複數記憶體區域係形成於一基板之表面及/或内部，各' 個記憶體區域之建立方式係使各個記憶體區域之電性阻抗： 能夠透過一熱處理而選擇性地設定為一第一數值或一第二 數值，其中該第二數值係大於該第一數值； •一散熱結構係排列於該等記憶體區域之間，藉以消散供 應至該等記憶體區域其中之一之熱能。第30頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10236439A DE10236439B3 (de) | 2002-08-08 | 2002-08-08 | Speicher-Anordnung, Verfahren zum Betreiben einer Speicher-Anordnung und Verfahren zum Herstellen einer Speicher-Anordnung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW200405533A true TW200405533A (en) | 2004-04-01 |
Family
ID=30775096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW092121584A TW200405533A (en) | 2002-08-08 | 2003-08-06 | Memory arrangement, method for operating a memory arrangement, and method for producing a memory arrangement |
Country Status (3)
| Country | Link |
|---|---|
| DE (1) | DE10236439B3 (zh) |
| TW (1) | TW200405533A (zh) |
| WO (1) | WO2004021358A1 (zh) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005001460B4 (de) * | 2005-01-12 | 2010-01-14 | Qimonda Ag | Speichervorrichtung und Herstellungsverfahren |
| US7214958B2 (en) | 2005-02-10 | 2007-05-08 | Infineon Technologies Ag | Phase change memory cell with high read margin at low power operation |
| US7348590B2 (en) | 2005-02-10 | 2008-03-25 | Infineon Technologies Ag | Phase change memory cell with high read margin at low power operation |
| US7361925B2 (en) | 2005-02-10 | 2008-04-22 | Infineon Technologies Ag | Integrated circuit having a memory including a low-k dielectric material for thermal isolation |
| US20060249724A1 (en) * | 2005-05-06 | 2006-11-09 | International Business Machines Corporation | Method and structure for Peltier-controlled phase change memory |
| EP1729355B1 (en) * | 2005-06-03 | 2008-11-19 | STMicroelectronics S.r.l. | Self-aligned process for manufacturing phase change memory cells |
| US7601995B2 (en) | 2005-10-27 | 2009-10-13 | Infineon Technologies Ag | Integrated circuit having resistive memory cells |
| US7714315B2 (en) | 2006-02-07 | 2010-05-11 | Qimonda North America Corp. | Thermal isolation of phase change memory cells |
| DE102006011976A1 (de) * | 2006-03-15 | 2007-09-20 | Infineon Technologies Ag | Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen, insbesondere Phasenwechselspeicherzellen, und Speichervorrichtung |
| EP1845567A1 (en) * | 2006-04-11 | 2007-10-17 | STMicroelectronics S.r.l. | Phase-change memory device and manufacturing process thereof. |
| US7538411B2 (en) | 2006-04-26 | 2009-05-26 | Infineon Technologies Ag | Integrated circuit including resistivity changing memory cells |
| US7453081B2 (en) | 2006-07-20 | 2008-11-18 | Qimonda North America Corp. | Phase change memory cell including nanocomposite insulator |
| DE102007021761B4 (de) * | 2007-05-09 | 2015-07-16 | Adesto Technology Corp., Inc. | Widerstandsschaltelement, Speicherbauelemente, Speichermodul, Verfahren zur Herstellung eines resistiven Schaltelements und Verfahren zur Herstellung eines resistiven Speicherbauelements |
| US11587890B2 (en) | 2020-07-20 | 2023-02-21 | International Business Machines Corporation | Tamper-resistant circuit, back-end of the line memory and physical unclonable function for supply chain protection |
| US11748524B2 (en) | 2020-07-20 | 2023-09-05 | International Business Machines Corporation | Tamper resistant obfuscation circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4731755A (en) * | 1986-04-10 | 1988-03-15 | International Business Machines Corporation | Thermal design for reversible phase change optical storage media |
| US5714768A (en) * | 1995-10-24 | 1998-02-03 | Energy Conversion Devices, Inc. | Second-layer phase change memory array on top of a logic device |
| US5933365A (en) * | 1997-06-19 | 1999-08-03 | Energy Conversion Devices, Inc. | Memory element with energy control mechanism |
| DE60032129T2 (de) * | 1999-03-25 | 2007-09-27 | Ovonyx Inc. | Elektrisch programmierbares speicherelement mit verbesserten kontakten |
-
2002
- 2002-08-08 DE DE10236439A patent/DE10236439B3/de not_active Expired - Fee Related
-
2003
- 2003-07-30 WO PCT/DE2003/002559 patent/WO2004021358A1/de not_active Application Discontinuation
- 2003-08-06 TW TW092121584A patent/TW200405533A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE10236439B3 (de) | 2004-02-26 |
| WO2004021358A1 (de) | 2004-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8183126B2 (en) | Patterning embedded control lines for vertically stacked semiconductor elements | |
| JP5566981B2 (ja) | 縦型トランジスタｓｔｒａｍアレイ | |
| US20190067572A1 (en) | Phase change memory structure to reduce power consumption | |
| US6757190B2 (en) | Single level metal memory cell using chalcogenide cladding | |
| TWI254447B (en) | Method for manufacturing nonvolatile semiconductor memory device | |
| US20060006374A1 (en) | Phase-change memory device and method of manufacturing the same | |
| US20090230379A1 (en) | Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Memory Module | |
| US20050212024A1 (en) | Memory device with an active material embedded in an insulating material | |
| US8617952B2 (en) | Vertical transistor with hardening implatation | |
| US7151300B2 (en) | Phase-change memory device and method for manufacturing the same | |
| TW200405533A (en) | Memory arrangement, method for operating a memory arrangement, and method for producing a memory arrangement | |
| US20210043834A1 (en) | Method and apparatus providing multi-planed array memory device | |
| CN101150138A (zh) | 包括具有不同相变材料的存储器单元的相变存储器件以及相关方法和系统 | |
| CN1136222A (zh) | 存储器及其制造方法 | |
| JP2007513494A (ja) | 相変化メモリ、相変化メモリアセンブリ、相変化メモリセル、２ｄ相変化メモリセルアレイ、３ｄ相変化メモリセルアレイおよび電子部品 | |
| JP2009520374A (ja) | 縦型相変化メモリセルおよびその製造方法 | |
| JP2008085204A (ja) | 半導体記憶装置及びその製造方法 | |
| TW200908313A (en) | Phase change memory with dual word lines and source lines and method of operating same | |
| JP2006190941A (ja) | 相変化メモリおよびその製造方法 | |
| TW201101465A (en) | Memory device having self-aligned cell structure | |
| US20210398994A1 (en) | Gated ferroelectric memory cells for memory cell array and methods of forming the same | |
| JPWO2010140210A1 (ja) | 半導体記憶装置およびその製造方法 | |
| TW200913152A (en) | Phase change memory array and fabrications thereof | |
| TW200832694A (en) | Phase change memory and manufacturing method thereof | |
| US7829877B2 (en) | Memory structure with a programmable resistive element and its manufacturing process |