TW200405210A - Extracting wiring parasitics for filtered interconnections in an integrated circuit - Google Patents

Description

200405210 玖、發明說明 [發明所屬之技術領域] 本發明係有關電子設計自動化之領域，、么 比先前技術較少的記憶體及處理能力 有關使用 選擇的互連線的寄生電阻及電容之方法。貝版电路中所 [先前技術] 一般破稱為電子設計自動化（Electr〇nic Automation;簡稱EDA)的領域已經進 一啡 且複雜的半導體積體電路設計工作。£ 、立处理可求的 設計及模擬一般稱為“B g 思指使用電腦來 月匕。非常適合利用電腦來執行與設 路之陡 ;古θ m达η* a 斤相關聯的工作， 乂疋口為可將電腦程式化以將大 解為多個較簡單的功能單元。 複相毛路精簡或分 在已設計出半導體晶片的電路且在 佈局好之後，即可測試積體電路的作業，、^ ^该電路 是否正確地工作。苴中一項 ” 驗證該晶片 俨之命；逆要μ ,. 抑日日片中與例如電晶 寄生效應特性m中1、=，'用狀連線）相關聯的 n f項測試可找出佈線寄生電阻 及電容之特性’而此種方式在本文中被稱為“：ί: / ReS1StanCeCapaC--(RC)e^^^^^^ 庫是才…h Ά所引起。找出佈線寄生效 4疋相§重要的，這是因為佈砷令 布'，泉可生效應會影響到晶片中 Γ 點傳輸到另—點的延遲，因而可能^塑 到處理速度。信號路徑中存在 θ J兒阻及（或）電容可能使 92394 6 200405210 晶片中的信號杯雨&i 耗用車乂長的時間才能自—點傳輸到另一點。 此，，可生效應可能影響到一般被稱為“電子遷移，， (eleCt1〇migratl〇n”）的一種現象。電子遷移意指使信號 、泉中之孟屬著使用時間而沿著電流的路徑遷移之問題。 最後，諸如數年等的一段時間之後，t亥電子遷移現象可能 把成斷路’使信號路徑中之信號中斷，因而造成晶片故障。 可月❿成私子遷移現象的高電流密度可能由—較大的電容 負載所引起。 找出互連線的寄生t JJ且及電容的特性之—方法可假 定互料中的每—金屬層之單位長度的寄生電阻及電容是 一固定值。然而，在互造綠 運、、泉早位長度中的實際寄生效應並 不是固定的’而是隨著金屬線寬度、彳質厚度、及其他穿 造及設計特性而變。因&，該方法可能會產生不精確㈣ 果，尤其對於包含多個複雜的互連線層的互連線更可能會 產生不精確的結果。 -些EDA供應商已開發出用來執行rc提取的更精確 之t法。例如，# AVANT! C〇RP〇RAT職所供應的-般 被稱為STAR-R軟體之一種軟，工呈士丨田 #人紐工具利用一個4步驟的程 提取，以便計算電子信號的延遲。在第-步驟 ，對設計中的每一互連線執行_只有電容（c_〇 提在第二步驟中，對該設計中的每-互連線執行_口 有電阻（R’ly)的提取。在第三步驟中，執行延料I 以便將只有電阻的延遲與只有電容的延遲比較。該延；； 异耗用了相當長的CPU時間。以將每—互連線逐—比較之 92394 200405210 方=，如果只有電阻的延遲與只有電容的延遲間之差里超 過某一誤差準則，則識別該互連 差，、起 逆、尿，以便進行詳細 RC提取。在第四步驟中 r,. t., t,. 使用—分佈式阻抗模型 mpeda则del)來解決窄金屬間隔及盆他 /木次彳放米效應的複雜性，而對 ’、 ^ 所識別的互連線執行詳細裎 取。耗料EDA供應商可能已 1& -提取的軟體工具，但是這些軟體工2確地執行 線執行計算繁複的Rc提取，因 P丨母―互連 理能力。 而要大置的記憶體及處 因此，需要開發出一種可精確地模# 之軟體工具，此種軟體工具係對一積雕啼二月且电路的性旎 互連線執行RC提取，而益須’、：：中之所選擇的 的Rc提取，因而使用比；： 連線執行計算繁複 力。 使用…技術較少的記憶體及處理能 [發明内容] 在一些實施例中，至少可部分地解、、办么 =，這些實施例識別積體電路中的-選: 目關互連線”），並修整其中包含積體 、桌 晶體之電路清單（netHst)，其方 -表列的電 擇相關互連喰的呢& 〜電路清單中只選 體、…; 各通道連接區域中之那此電曰 U及相關互連線的接收端的那些電日日㈤ Μ日日 到該等相關互連線的各佈局層之 可提取連接 可使這些提取的中+ + 电阻及電容值。然後 清單中：那此佈：Γ阻及電容值與連接到該修整的電路 布局層之電晶體相關聯。藉由使用相關互連 92394 2驅動_各通道連接區域巾之—修㈣電路清單之電 =、及該等相關互連線的接收端之電晶冑，即可進 异季父不繁複的R Γ接 憶口而可使用比先前技術較少的記 4恭一处理月b力。此外，藉由使每-被提取的佈局層之寄 生电容及電阻值與該修整 ^ B ° 聯，即可董“…々月早中之每一電晶體相關 子牙貝m %路的性能進行精確的模擬。 以便r:《明的—貫施例中，一種提取寄生電阻及電容值 :极：積體電路的性能之方法可包含下列步驟：識別 弓區動=連線（相關互連線”）。’然後可識別相關互連線的 轉、 通迢連接區域中之一個或多個電晶 = 目關互連線的接收端的一個或多個電晶體。亦即， =連接到相關互連線的驅動端的一個或多個 ，之-個或多個電晶體、以及連接到相關互連線的： 收立而的個或多個電晶體。 互連该積體電路的整體佈局中提取連接到該相關 ==層。亦即，可提取在電氣上連接到該等相 關互連、、泉之任何g且成A八 —^， 寄生電容及電阻值。；二各個所提取的佈局層之 的寄生電容及電阻“所二叫取的佈局層之該等提取 收端的該等所識別的-個或多個電晶體相關聯，接 則文已相當廣泛地概述了本發明的-個或多個實施例 ,υ.Γ 較易了解下文中對本發明的詳 、田。兄 g說明構成本發胡申請專利範圍的主題之 本發明額外的特徵及優點。 、 92394 9 200405210 [實施方式] 以思下文中將說明提取寄生電阻及電容值以 二二遲及—電子遷移分析，但是可將下文中概述的本 x 應用於諸如電源線網電壓降分析、時脈網路分 析、耦合分析等的其他類型的分析。又請注意，對此項技 術具有2般知識者可將本發明的原理應用於這些類型的分 析又明注意，執行此類分析的實施例將仍係在本 範圍内°又請以，為了易於㈣，可將寄生電^寄生 電阻分別簡單地稱為“電容“或“電阻，，。 統的硬體細色 ^弟1圖示出諸如工作站等的電腦系統（100)之典型硬 月丑組悲’代表了用來實施本發明的一硬體環境。電腦系統 〇〇〇)可有一處理器（110)，且係由系統匯流排（u2) 將省處理( 1 1 〇 ) I馬合到各種其他的組件。一作業系統 (1 40 )可在處理恭（i丨〇 )上執行，且控制及協調第1圖 所示的各種組件之功能。根據本發明原理的一應用程式 (1 5 0 )可配5作業系統（1 4 〇 )而執行，並提供向作業系 統（1 4〇 )的呼叫，其中該等呼叫執行要由應用程式（1 5〇 ) 執行的各種功能或服務。應用程式（15〇)可包括諸如一種 以蒼照第2圖所述提取寄生電阻及電容值以便分析延遲之 程式、以及一種以參照第3圖所述提取寄生電阻及電容值 以便分析電子遷移之程式。唯讀記憶體（Reacl 〇nJy Me.m〇1.y ;簡稱R〇M ) ( n6 )可被耦合到系統匯流排 (1 1 2 ) ’且包含一用來控制電腦系統（】〇〇 )的某些基本功 92394 200405210 月匕的基本輪i]入/輪出糸統（Basic Input/Output System ;簡 稱BIOS )亦可將隨機存取記憶體（Random Access Memory ;簡稱ram) ( 114)及磁碟配接器（118)耦合到 系統匯流排（112 )。請注意，可將軟體元件包括作業系統

(140)及應用程式（15〇)載入ram ( 114 )中，而RAM (11 4 )可以是電腦系統（i 〇〇 )的用來執行之主記憶體。 磁碟配接器（118)可以是與諸如磁碟機等的一（12〇)互 通訊息的的一小型電腦系統介面（Small c〇mputer system

Intel face，簡稱SCSI )配接器。請注意，以參照第2圖所 述提取寄生電阻及電容值以便分析延遲的本發明之程式可 存放在磁碟單元（1 2 0 )或應用程式（1 5 0 )中。又請注意， 以荼照第3圖所述提取寄生電阻及電容值以便分析電子遷 移的本發明之程式可存放在磁碟單元（丨2〇 )或應用程式 (150 )中。 請參閱第1圖，電腦系統（1〇〇)可進一步包含一耦合 到系統匯流排（112)之通訊配接器（134)。通訊配接器（134) 可將系統匯流排（11 2 )連接到諸如區域網路（Local Area Network ;簡稱 LAN)或廣域網路（wide Area Netw〇rk ; 簡％ WAN )等的一外部網路，使電腦系統（丨〇〇 )能夠與 其他的此種系統通訊。亦可將各輸入/輸出（1/〇 )裝置經 由一使用者介面配接器（122)及一顯示配接器（136)而 連接到系統匯流排（11 2 )。可將鍵盤〇 24 )、滑鼠（} 26 )、 及喇队（1 j 0 )經由使用者介面配接器（丨22 )而都連接到 系統匯流排（Π2)。可經由任一這類的裝置而將事件資料 200405210 輸入到電《統㈤）。“配接hw)可將 視器（138)連接到系統匯流排⑴2)。在此種方式 使用者可經由鍵盤（124)或滑鼠（126)而輸入到電腦系 統（1⑽），並可經由顯示器（138)而自電腦 接收輸出。 本發明的實施例包括形式為其程式被設計成執行本發 明料的：種或多種方法之電腦系統以及形式為一電絲 式產品的實施例。根據電腦系統實施例，肖來執行該等： ，或多種方法之指令集係存在於大致以前文所示之方式設 定的一個或多個電腦系統之隨機存取記憶體（U;了 =¾糸統（_)需要用到之前，可將指令集以電腦程式 品形式儲存於另一電腦記憶體中，例如，磁碟單元12〇， ^ V ϋ匕括。者如最後將用於磁碟單元（1 20 )的光碟或軟碟 寺0抽換式记憶單元）。此外，亦可將該電腦程式產品儲存 包腦中，且於需要時由一網路或諸如網際網路等的 I外部網路將該電腦程式產品傳送到使用者的工作站。熟 習此：技術者當可了解，該等指令集的實體儲存會在物理 j改變了用來儲存該等指令集的媒體，因而該媒體載有電 月白可讀取的資訊。該改變可以是電氣、磁性、化學、或某 一其他的物理改變。 第 2 ' ~~^阻及電i值之方法 第2圖是本發明一種提取寄生電阻及電容值來模擬— 積電路的性能以便分析延遲的方法（200 )實施例之一流 Λ° 凡剑技術”一節中所述，雖然一些電子設計自 92394 2UU4Uy2l〇 ::(EDA)供應商可能已開發出可比先、 地執行電阻電容（虹）提取 先河的方法更精確 具需要對積體電路中的每_ 、具」：是這些軟體工 取，因而需要A旦 仃5十异繁複的HC提 而要大里的記憶體及處理 敌 出—種可精確地模P 因此，需要開發 隹地杈铋積體電路的性能之 -工具係對—積體電路中之 …，此種軟 取，而無須對每一互連 互連線執行RC提 使用比先前技二 計繁複的Rc提取，因而 綠 少的記憶體及處理能力。方法（20… -種可精確地模擬一積體電路的性能之方法：2。0)-須對該積體電路中 ^ 法，且忒方法無 取，因：：： 互連線執行計算繁…C提 意，"圖示出諸如延遲分處理能力。請注 行下文所、十、Μ 遲刀析寺的一種類型的分析，於執 丁下文所边的Rc提取時， 析。請注意，於執行下文所、;"對#貝肢毛路執行該延遲分 攸袖 執仃下文所述的RC提取時，可對積體電 的，; 丁諸如電源線網電壓降分析或躺合分析等的其他類型 j斤’且對此項技術具有—般知識者當可了解這些類型 二析。又凊庄意’執行此類分析的實施例也是在本發明 的範圍内。 請配合第1圖而參閱第2圖，在步驟（2〇1)中，可提 取一積體電路中的每一互連線（亦即連線網）之寄生電容。 亦 P 可使用 4如 Candace Design Systems，Inc. (Candace

DeSlgn SyStemS，Inc·的地址為 2655 Seely Avenue，San J〇se’ CA 9 5〗〇4 )製造的“Vampire，，等的軟體工具來量測每 互k、，泉的可生電谷。互連線（inte】.c〇nnecti〇n )意指一 13 92394 200405210 積體電路中的諸如各電晶體等的各電子裝置間之接線或連 線網。 在步驟（202 )中，可計算該積體電路中的每一互連線 的最大电阻之估計值。在一實施例中，可使用下列的方程 式來計算一互連線的最大電阻之估計值··

Rest - (mtCap*metalRes)/(min]y[etaiCap*miii Wire Width) (EQ1) 其中Rest疋互連線的估計之最大電阻，·其中是步 & ( 01 )中得到的所提取之互連線寄生電容；其中 i^talRes是互連線的一估計電阻係數；其中minMetaiCap 是互連f的估計最小電容；且其中minWireWidth是互連線 的估。十最小覓度。可從自製程接收的電阻係數、電容、及 互連線寬度值得到該等估計之電阻係數、最小電容、及互 連線最小寬度。 在步驟（ 203 )中，可使用下列的方程式來計算積體電 路中的每一互連線之一估計延遲：

Delayest=.5*Rest*intCaP + Rest*Cgate (EQ 9) 其中Delayed電子信號自互連線中的某—點至另一點的 :計延遲；且其中Cgate是連接到互連線的每一電晶體的 :-：極之估：總電容。可自製程中取得連接到互連線的 母一電晶體的每一閘極之估計總電容。 ”在本發明的另-實施例中，可以如下文所述之方 异-互連線的一估計電容及一估計電m，而決定一 號自該互連線中的某—點至另—點的估計延遲。②D 可利用下列方程式來估計一互連線的電^ · 200405210

Capest = (maxDist*maxMetalCap) (EQ3) 一中Capest疋e亥互連線的估計電容·，其中maxDist是該互 連線的最大距離估計值；且其中maxMetalCap是該互連線 的估計最大電容。卩自佈局取得估計最大距離，且可自製 程取得該互連線的最大電容。 可利用下列方程式來估計一互連線的電阻··

Rest ^maxDlst*metalRes)/minWireWidth (EQ4) /、中Rest是該互連線的估計電阻；其中⑽是該互 連線的-估計電阻係數；且其+ minwire width是該互連線 的—估計最小寬度。 一 Qj及EQ4的結果時，可使用下列的方程式來 ^异—電子信號自互連線中之某-點至另-點之估計延 (EQ5) 一點至另 的每一電 一實施例 線中之某 值，則可 ^elayest .5 *Rest*Capest + Rest*Cgate 其中叫叮⑽是—電子信號自互連線中之某 晶=計延遲；且其中㈣是連接到互連線 月且、母一閘極之估計總電容。 中 ^ ^ ( 2〇4 )中，可識別各相關互連線。在 —點:果步驟（2〇3)中計算出的電子信號自互連 識別出：門點之估計延遲超過-預先選擇的臨界 〜出相關互連線。 驅動端的 、以及該 即5可識 —個：Γ'(2°5)中，可識別該等相關互連線的 晶體。亦 等，3夕個通迢連接區域中之-個或多個電晶俨 寺"關互連線的接收端的一個或多個，… 200405210 別連接到該等相關互义車蜱 區域中之一個或多4二=:一個或多個通道連接 的接收端的一個或多個電曰- f到“相關互連線 子信號自-驅動哭 n 。一互連線的驅動端意指電 .^ 立運、、泉而。一互連線的拯跄浐立 私電子信號退出而將為一桩 妾收而思 、鱼抹f々 、、接收裔所接收的互連線端。通谨 連接區域忍指在相關互读 、 陣列之電晶體。連線與電源及接地線之間連接的- t 右千〃驟（2〇6)中，可藉由在其中包含積體電路中的所 有笔晶體的—電路清單中選擇在步驟⑽）中識別 斤 晶體修整該清單，以產 ^ 伤數目較少的電晶體清單。笋 由修整該電路清單，以吝 猎 乂產生一伤數目較少的電晶體清單， 而可以下文所詳述的方式勃 Λ執仃计π較不繁複的RC提取， 口而使用了比先前技術較少 一、 1杈〆的5己铖體及處理能力。此外， 錯由選擇該等相關互遠蜱 連、、泉的驅動^的一個或多個通道連接 £或中之一個或多個電 ^ 汉忑寺相關互連線的接收踹 的一個或多個電晶體，即 擬積體電路的性能。……之方式精確地模 ▲在步驟（ 207 )中，可自積體電路的整體佈局提取連接 到该等相關互連線之各係 。 布局層亦即，可提取在電氣上連 接到該等相關互連線之任何組成部分。例如，可提取連接 至丨J该寺相關互遠绩的*2丨 , -逑及）通孔。在另一個例子中，可提取該等 相關互連線的金屬接點。可使用諸如Va —“等各種市場 本供應的軟體工具來提取連接到該等相關互連線的佈局 居。在不發明的-實施例中’在提取連接到該等相關互連 92394 200405210 線的佈局層時，可得到連接到所提取的 ^ ^ rr 4® U 寻怖局層的電晶 月旦之座私。这些座標可指示該等電晶體 ^ ^ m 領版兒路的整體 佈局中之位置。如將於下文中說明的 J jib ]± 4® y-t ::被的佈局層之寄生電容及電阻值與修整：電：清 早中之各4寸定電晶體相關聯。 在步驟（2G8)中，可提取每—提取的佈局層 谷及電阻值。可利用嗜 ·尸 了生兒 邊如Vamplre寻的市場上供應的軟體 工具…（亦即量測）每一被提取的佈局 及電阻。 了王甩夺 乂 ’、4 ( 209 )中，可使每一提取的佈局層之提取的寄 '4-的-路清早中之各特定電晶體相關 写外 如一文所述，尤牛ξ取f Ο Π 7、1+» 在步恥（207 )中，可得到連接到該等接 取的佈局層的各電晶體之座標。藉由這些座標，可使每一 提取的佈局層的該等提取之寄生電容及電阻值與連接到佟 整的竭單中那些提取的佈局層之每一電晶體相關聯7 、藉由使用由該等相關互連線的驅動端的各通道連接區 域中之各a晶體及該等相關互連線的接收端的各電晶體構 成=修整的電路清單’即可以將於下文所詳述之方式執行 十^車乂不’τ、裣的Rc提取，因而使用比先前技術較少的記 ^體及處理能力。此外，藉由使每一提取的佈局層之寄生 兒谷及私阻值與修整的電路清單中之每一電晶體相關聯， 即可對積體電路的性能執行精確的模擬。 _ :在V馬个（2 1 0 )中，可執行一分析。例如，可執行與積 電子彳t號的延遲有關之分析。請注意，使用= 92394 200405210 提取的可生電容及電阻值來決定 …是此項技術中習知的，因而為；::：電子信號 办將不詳細說明上述的過程。請注音，可二書的續 的本發明之原理來執行諸如電源線網電屋降^前文所述 路分析、刼人八a 土刀析、時脈網 耦s分析、電子遷移分析等的 可使用前文斛、+、从丄々 ^ 、他刀析。例如， J文所述的本發明之原理而模擬一 能，以便測試電子遷移如將於下文中表昭第積二電路的性 說明，。 /‘、、、弟3圖進—步的 (:二可按照與所提供的不同之順序來執行方法 明。又4: 2圖的說明中所提供的該順序僅為舉例說 又…主思，可以幾乎同時之方式執行 步驟。 M 丫之系些 且及電容值以复^之方法 第3圖是本發明一種提取寄生電阻及電容值來模擬 積體電路的性能以便分析電子遷移的方法（3⑽）實施例之 流程圖。 請配合第1圖而參閱第3圖，在步驟（3〇1 )中，可計 算流經積體電路中之每一互連線的估計平均或均方根 (rms)電流。在一實施例中，可使用下列方程式來計算流 經一互連線的平均電流： lave = crossMult*maxCap*Vdd*frequency*toggle (EQ6) 其中lave是流經該互連線的估計平均電流；其中cr〇ssMuh 是交叉電流（交叉電流可意指自電源經由該互連線而直接 "il到接地點的遙成）之換异值，其中⑺以cap是該互連線 92394 38 200405210 估計“電容；其…是電源供應電屢；其中 requency疋與該互連線相關聯的時脈之頻率.且 :二,根據—信號的切換活動而由使用的一值^ 用:時脈動態閘，且·5係用於資料信號，這是因 :。、Μ相切換速率是時脈及動‘㈣的切換速率之一 在本發明的—實施例中，可利用下列的方程式 ^經一互連線的rms電流：

Irrns^ S^e r〇^4/3)*-xCap*crossMuIt，vdd，square (iequency*toggle〇)*square root(trf) ^ 是流經該互連線的電流之均方根值；且其:二 是省如％脈信號等的信號之上升時間。 中，==(3G2)中，可識別各相關互連線。在-實施例 Γ步驟（3G1)中計算出的估計平均電流或估計 7电流超過-預先選擇的臨界值，則可識別各相關互連 線的驅動端的 晶體、以及該 。亦即，可識 多個通道連接 等相關互連線 •驅動端意指電 線的接收端意 連線端。通道 在步驟（303 ) +，可識別該等相關互連 :個或多個通道連接區域中之一個或多個電 等相關互連線的接收端的一個或多個電晶體 別連接到該等相關互連線的驅動端的一個或 區域中之一個或多個電晶體、以及連接到該 的接收端的一個或多個電晶體。一互連線的 子信號自一驅動器發出的互連線端。—互連 指電子信號退出而將為一接收器所接收的互 200405210 連接區域意指在相關互連線與電源及接地線之間連接的一 陣列之電晶體。 在步驟（ 304 )中，可藉由在其中包含積體電路中的所 有電晶體清單的一電路清單中選擇在步驟（3 〇 3 )中識別出 的電晶體修整該清單，以產生—份數目較少的電晶體清 :。:藉由修整該電路清單，“產生一份數目較少的電二 清單，而可以下文所詳述的方式執行計算較不繁複的E 提取，因而使用了比先前技術較少的記憶體及處理能力。 此外，藉由選擇料相關互連線的驅動端的—個或多個通 迢連接區域中之一個或多個電晶體、及該等相關互連線的 接收端的一個或多個電晶體，即可如 確地模擬積體電路的性能。 I之方式精 在步驟（305)中’可自積體電路的整體佈局 到該等相關互連線之各佈局亦即，可提取在電 接到該等相關互連線之任何組成部分。例如，可提 到該等相關互連線的通孔。扃 在另一個例子中，可提 上供應的軟體工具來提取被連接到該等相關互 项 層。在本發明的一實施例中，在 P ”的佈局 τ 在徒取被連接到該笙知 連線的佈局層時，可得到^ ^ 、忒互 才」k接到所提取的該等佈 晶體之座標。這些座標可指 。g的电 J ?日不该寺電晶體在積 體佈局中之位置。如將於下文中說明的，可利二： 使每一提取的佈局層之寄生兩六 攻二座標 單中之各特定電晶體相關聯。 /勺㊉路清 92394 20 200405210 步驟（3 0 6、rh 寄生 的軟 生電 … 中，可提取每一所提取的佈局層之 容及電阻值。可利 · 扪用褚如Vamplre等的市場上供應 工::來提取（亦即量測）每一所提取的佈局層之寄 ΐ二（3〇7)中，可使每一提取的佈局層之提取的寄 及㈣值與修整的電路清單中之各特定電晶體相關 :“Γ文所逑’在步驟（305)中，可得到連接到該等提 曰白、局層的各電晶體之座標。藉由這些座標，可使每一 提取的佈局層的該等提取之寄生電容及電阻值與連接到修 二的包路清皁中之那些提取的佈局層之每一電晶體相關 聯0 。、藉由使用由該等相關互連線的驅動端的各通道連接區 域中之各電晶體及該等相關互連線的接收端的各電晶體構 f =修整的電路清單，即可以將於下文所詳述之方式執行 j开幸乂不繁複的Rc提取，因而使用比先前技術較少的記 :體及處理能力。此外’藉由使每一提取的佈局層之寄生 4及电阻值與修整的電路清單中之每一電晶體相關聯， P可對積體電路的性能執行精確的模擬。 、y “（ 3 〇 8)中，可執行分析。例如，可利用方法（3 〇 〇 ) 測積體電路中之電子遷移。請注意，使用所提取的寄 、甩谷及电阻值來測試一積體電路中之電子遷移是此項技 ’、丁中白知的，因而為了顧及說明書的簡潔，將不詳細說明 上述的過程。 。月、左意，可按照與所提供的不同之順序來執行方法 92394 200405210 ( 300 )，且第3圖的說明中所提供的該順序僅為舉㈣ 明。又請注意’可以幾乎同時之方式執行第3圖中之某些 步驟。 一 雖然已參照數個實施例而說明了本系統、電腦程式產 品、及方法，但是並非將本發明限制在本說明書所述及的 特定形式；相反地，本發明將涵蓋可以被合理地包含在最 後的申請專利範圍所界定的本發明的精神及範圍内之此類 替代、修改、及等效物。請注意，只是為了組織的目的而 使用了一些標題，且該等標題之用意並非在限制說明或申 請專利範圍的範圍。 [圖式簡單說明] 若參閱前文中之詳細說明，並配合下列的圖式，將可 更易於了解本發明，這些圖式有： 弟1圖不出根據本發明而設定組態的一電腦系统； 弟2圖疋種根據本發明而提取寄生電阻及電容值以 便執行—延遲分析的方法之一流程圖；以及 第3圖疋一種根據本發明而提取寄生電阻及電容值以 便執订一電子遷移分析的方法之一流程圖。 1〇〇 112 150 114 ]2〇 電腦系統 系統匯流排 應用程式 隨機存取記憶體 磁碟單元 110 140 116 118 134 處理器 作業系統 唯讀記憶體 磁碟配接器 通訊配接器 92394 22 200405210 122 使用者介面配接器 136 顯示配接器 124 鍵盤 126 滑氣 130 口刺口八 138 顯示監視器 92394

Claims (1)

1. 200405210 拾、申清專利範圍： 1 . 種長1取寄生電阻及電容值以指枚 、 值^ ^挺一積體電路的性能 之方法，該方法包含下列步驟： 識別一積體電路中之一互連線； 識別該被識別的互連線的—驅動端上的一個或多 個通道連接區域中之一個或多個電晶體； 識別該被識別的互連線的—接/端上的一 個電晶體； 自該積體電路的—整體佈局提取被連接到該被識 別的互連線之各佈局層； 提取每一該等被提取的佈局層之寄生電阻及電容 值；以及 “使每该等被提取的佈局層之該等被提取的電阻 及兒夺值與该被識別的互連線的該驅動端上的及該接 收柒上的该等被識別的一個或多個電晶體相關聯。 2·如申請專利範圍帛”員之方法，其中係根據一估計之延 遲超過一臨界值而識別該互連線。 •3.如申凊專利範圍帛2項之方法，其中根據該估計之延遲 而識別该積體電路中之該互連線之該步驟包含下列步 驟： 提取該積體電路中之該互連線的一寄生電容； 計算該積體電路中之該互連線的一最大電阻之估 計值；以及 利用該提取的寄生電容及該估計的最大電阻來計 24 92394 200405210 算一估計之延遲。 4·如申請專利範圍第3項之方法，其中該最大電阻的該估 計值等於下列方程式： Rest = (mtCap*metalRes)/(minMetalCap*minWireWidth) 其中Rest是該最大電阻的該估計值； 其中intCap是該被提取的寄生電容； 其中metalRes是該被識別的互連線的一估計電阻 係數； 其中minMetalCap是該被識別的互連線的一估計 最小電容；以及 其中min Wire Width是該被識別的互連線的一估計 最小寬度。 5 ·如申請專利範圍第4項之方法，其中該估計之延遲等於 下列方程式： Delayest = . 5 *Rest* intCap + Rest*Cgate 其中Delayest是§亥估計之延遲；以及 其中Cgate是連接到該被識別的互連線的每一電 晶體的每一閘極之一估計總電容。 6 ·如申请專利範圍第1項之方法’其中係根據流經該互連 線的一估計電流超過一臨界值而識別該互連線。 7 ·如申请專利範圍弟1項之方法’進一步包含下列步驟： 自該積體電路中之電晶體的一電路清單選擇該被 識別的互連線的該驅動端上的及該接收端上的該等被 識別之一個或多個電晶體，以便產生一修整的電路清 92394 200405210 單。 8 ·如申請專利範圍第7項之方法，其中係使每一該等被提 取的佈局層之該等被提取的電阻及電容值與該修整的 電路清單中之該被識別的互連線的該驅動端上的及該 接收端上的該等被識別之一個或多個電晶體相關聯。 9 ·如申明專利範圍第1項之方法’進一步包含下列步驟： 執行一分析·，以便測試下列中之至少一項或更多 項：延遲及電子遷移。 10.—種實施於一機器可讀取的媒體之電腦程式產品，用以 提取寄生電阻及電容值，以便模擬一積體電路的性能， 該電腦程式產品包含下列程式步驟： 識別一積體電路中之一互連線； 、識別該被識別的互連線的一驅動端上的一個或多 個通道連接區域中之一個或多個電晶體·

   識別該被識別的互連線的一接收端上的一個或多 個電晶體； 自該積體電路的一整體佈月括 神局徒取被連接到該被識 別的互連線之各佈局層； 提取每一該等被提取的佈 J仰局層之寄生電阻及電 值，以及 w 〜球寻很捉取曰口電p且 及電容值與該被識別的該互邊 連線的該驅動端上的及註 接收端上的該等被識別的一彳 ^ 姻或多個電晶體相關聯。 n.如申請專利範圍第10項之電 I知程式產品，其中係根據 92394 26 200405210 一估計之延遲超過一 良。界值而識別該互連線。 12·如申請專利範圍第 1項之電腦程式產品，其中根據該 估ό十之延遲而識別該帝 積月且包路中之该互連線之該程式 步驟包含下列程式步驟·· 之該互連線的一寄生電容； 之該互連線的一最大電阻之估 提取該積體電路中 計算該積體電路中 計值；以及

   #利用賴取的I生電容及該估言十的最Α電阻來計 算一估計之延遲。 13.如申請專利範圍第12項之電腦程式產品，其中該最大 電阻的該估計值等於下列方程式： Rest - (lntCaP*metalRes)/(minMetalCap*minWireWidth) 其中Rest是該最大電阻的該估計值； 其中intCap是該被提取的寄生電容；

   其中metalRes是該被識別的互連線的一估計電阻 係數； 其中minMetalCap是該被識別的互連線的一估計 最小電容；以及 其中minWireWidth是該被識別的互連線的一估計 最小寬度。 14·如申請專利範圍第13項之電腦程式產品，其中該估計 之延遲等於下列方程式： Delayest = . 5 *Rest* intCap + Rest*Cgate 其中De】ayest是該估計之延遲；以及 92394 27 200405210 κ、中Cgate疋連接到该被識別的互連線的每一電 晶體的每一閘極之一估計總電容。 10項之電腦程式產品，其中係根據 估计電流超過一臨界值而識別該互 16 ·如申6月專利範圍第10項之電腦程式產品，進-步包含 下列程式步驟： 、自孩和體電路中之電晶體的一電路清單選擇該被 識別的互連線的的該驅動端上的及該接收端上的該等 ί識別之—個或多個電晶體，以便產生-修整的電路清 单。 1 7 .如申请專利範圍第1 6項之泰 口 ^ 、 4月自矛王式產口口，其中係使母 一該等被提取的佈局芦# 曰之δ亥寺被鍉取的電阻及電容值 與该修整的電路清單. u ^ ’平甲之該被識別的互連線的該驅動

   15·如申請專利範圍第 流經該互連線的一 連線。 鈿上的及该接收端上 體相關聯。 、V寺被識別之一個或多個電晶 1 8 ·如申凊專利範圍第 下列程式步驟： 執行一分析， 項：延遲及電子遷 〇項之電腦程式產品，進一步包含 以便測試下列中之至少一項或更多 移。 1 9 · 一種系統，包含· 一記憶體單元， 九 程式，用以提取令 己丨思體單元可作業而儲存一電腦 路的性能；以及 及笔容值，以便模擬一積體電 92394 28 200405210 處理态’耦合到該記憶體單元，豆中該處理器係 回應該電腦程式而包含： /、 可作業而識別該積體♦狄 谓月且包路中之一互連線之電路； ϋ'作業而識別邊被識別的互連線的一驅動端上的 一個或多個通道連接區祕& 安匕线中之一個或多個電晶體之電 路； 」可作業而識別該被識別的互連線的-接收端上的 一個或多個電晶體之電路； 今被：：：而自該積體電路的一整體佈局提取連接到 ν被識別的互連線之各佈局層之電路； 可作業而提取每一該等被提取的佈 阻及電容值之電路；以及 曰之可生毛 可作業而使每一該等被提取的佈 ^ _ 々層之該等被提 取的笔阻及電容值與該被識別的互連 果的該驅動端上 、以妾收端上的該等被識別的-個或多個電晶體相 關聯之電路。 20. 如申請專利範圍帛19項之系統，其中係根據—估計之 延遲超過一臨界值而識別該互連線。 21. 如申請專利範圍第2〇項之系統，其中可作業而根據該 估计之延遲而識別該積體電路中之該互連線之唁電路 包含： 〜电 可作業而提取該積體電路中之該互連線的一寄生 電容之電路； 可作業而計算該積體電路中之該互連線的一最大 s64 92394 29 200405210 兔阻之該估計值之電路；以及 ^ 可作業而利用該提取的寄生電容及該估計的最大 22兔阻來計算一估計之延遲之電路。 申％專利範圍第2 1項之系統.，其中該最大電阻的該 估計值等於下列方程式： Rest 其中 其中 其中 係、數； r (mtCap*metalRes)/(minMetalCap*minWireWidth) Rest是該最大電阻的該估計值； intCap是該被提取的寄生電容； metalRes是該被識別的互連線的一估計電阻 ^ 其中minMetalCap是該被識別的互連線的一估計 最小電容；以及 其中minWireWidth是該被識別的互連線的一估計 最小寬度。 2 3 ·如由上主 。月專利範圍第2 2項之系統，其中該估計之延遲等 於下列方程式： Delayest = . 5 * Rest * intCap + Rest*Cgate 其中Delayest是該估計之延遲；以及 其中Cgate是連接到該被識別的互連線的每一電 晶體的每一閘極之/估計總電容。 士申晴專利範圍第19項之系統，其中係根據流經該互 連線的一估計電流超過一臨界值而識別該互連線。 .D甲請專利範圍第1 9項之系統，其中該處理器進一步 包含： 92394 30 200405210 可作業而自該積體電路中之電晶體的一電路清單 選擇該被識別的互連線的該驅動端上的及該接收端上 的該等被識別之一個或多個電晶體之電路，用以產生一 修整的電路清單。 26.如申請專利範圍第25項之系統，其中係使每一該等被 提取的佈局層之該等被提取的電阻及電容值與該修整 的電路清單中之該被識別的互連線的該驅動端上的及 該接收端上的該等被識別之一個或多個電晶體相關 聯。 27·如申請專利範圍第19項之系統，其中該處理器進一步 包含： 可作業而執行一分析之電路，以便執行下列事項中 之至少一項或多項分析及測試：延遲及電子遷移。 92394