Claims (3)
1.วงจรที่รวมถึงแหล่งกำเนิดของสัญญาณนาฬิกา,ความถี่ขณะหนึ่งซึ่งเปลี่ยนแปลงไปตามความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอน,และดิจิตอลซิเลเตอร์ตัวแรกที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่หนึ่งเพื่อให้ได้สัญญาณเอาท์พุทที่มีความถี่ที่ถูกกำหนดค่าไว้ก่อนซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดการเปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวที่ตรงกัน,วงจรสำหรับกำจัดการเปลี่ยนแปลงความ ถี่ของสัญญาณเอาท์พุทดังกล่าวประกอบด้วย ส่วนสำหรับปรับปรุงสัญญาณอ้างอิงขึ้นต่อไปที่มีความถี่คงที่ เฟสล็อคลูปที่รวมถึง ดิจิตอลออสซิเลเตอร์ตัวที่สองที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองเพื่อให้ได้สัญญาณออสซิเลทที่มีความถี่เหมือนกับความถี่ของสัญญาณอ้างอิงดังกล่าวซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดความเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าวที่ตรงกันและ ส่วนที่ต่อกับแหล่งกำเนิดของสัญญาณอ้างอิงดังกล่าวเพื่อปรับปรุงสัญยาณควบคุมความถี่ส่วนที่สองดังกล่าวซึ่งจะเป็นสัดส่วนกับความแตกต่างของเฟสระหว่างสัญญาณอ้างอิงดังกล่าวและสัญญาณออสซิเลทดังกล่าวและจะเป็นการชดเขยเฟสล็อคลูปดังกล่าวในส่วนของการเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว ส่วนที่ตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเพื่อปรับปรุงค่าควบคุมความถี่มาตรฐานซึ่งเป็นตัวแทนของค่าของสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้ อย่างแน่นอนดังกล่าว ส่วนสำหรับรวมค่าควบคุมความถี่มาตรฐานดังกล่าวเข้ากับสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเพื่อสร้างเป็นสัญญาณแก้ไขซึ่งเป็นตัวแทนของการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวในส่วนของความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวและจะไม่ขึ้นอยู่กับสัญญาณอ้างอิงขึ้นต่อไปดังกล่าว และ ส่วนที่ต่อกับส่วนสำหรับปรับปรุงสัญญาณแก้ไขดังกล่าวเพื่อดัดแปลงสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวด้วยสัญญาณแก้ไขดังกล่าวเพื่อจำกัดความไม่คงที่ของความถี่ในสัญญาณเอาท์พุทดังกล่าวที่ตรงกับความไม่คงที่ของความถี่ในสัญญาณนาฬิกาดังกล่าว 2.ชุดอุปกรณ์ที่ประกอบด้วย ขั้วสำหรับจ่ายความถี่ชั่วขณะซึ่งเปลี่ยนแปลงไปตามความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนให้แก่สัญญาณนาฬิกา ดิจิตอลออสซิเลเตอร์ที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่หนึ่งเพื่อปรับปรุงสัญญาณเอาท์พุทที่มีความถี่ที่ถูกกำหนดค่าไว้ก่อนซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาจะเป็นสาเหตุให้เกิดการแปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวที่ตรงกัน ส่วนสำหรับปรับปรุงสัญญาณอ้างอิงที่มีความถี่คงที่ เฟสล็อคลูปที่รวมถึง ออสซิเลเตอร์ที่ออสซิเลทที่เวลาไม่ต่อเนื่องซึ่งตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองเพื่อให้ได้สัญญาณออสซิเลทที่มีความถี่เหมือนกับความถี่ของสัญญาณอ้างอิงดังกล่าวซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดการเปลี่ยนแปลงความถี่ของสัญญาณที่ได้จากออสซิเลเตอร์ที่ออสซิเลทที่เลาที่ไม่ต่อเนื่องที่ตรงกัน ส่วนที่รวมถึงส่วนการเปรียบเทียบเฟสซึ่งต่ออยู่กับแหล่งกำเนิดของสัญญาณอ้างอิงดังกล่าวและต่ออยู่กับออสซิเลเตอร์ที่ออสซิเลทที่เวลาที่ไม่ต่อเนื่องเพื่อปรับปรุงสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวซึ่งเป็นตัวแทนของความแตกต่างของเฟสระหว่างสัญญาณอ้างอิงดังกล่าวและสัญญาณออสซิเลเตอร์ดังกล่าวและจะเป็นการชดเชยเฟสล็อคลูปดังกล่าวในส่วนของการเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว ส่วนที่ตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเพื่อปรับปรุงค่าควบคุมความถี่มาตรฐานซึ่งเป็นตัวแทนของค่าของสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้ อย่างแน่นอนดังกล่าว ส่วนสำหรับรวมค่าควบคุมความถี่มาตรฐานดังกล่าวเข้ากับสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเพื่อสร้างเป็นสัญญาณแก้ไขซึ่งเป็นตัวแทนของการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวและจะไม่ขึ้น อยู่กับสัญญาณอ้างอิงดังกล่าว และ ส่วนรวมค่าที่ต่อกับส่วนสำหรับปรับปรุงสัญญาณแก้ไขดังกล่าวเพื่อรวมสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวเข้ากับสัญญาณแก้ไขดังกล่าวเข้าด้วยกันเพื่อให้ได้เป็นสัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วสำหรับป้อนให้กับดิจิตอลออสซิเลเตอร์ดังกล่าวเพื่อกำจัดการเปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว 3.ชุดอุปกรณ์ตามที่ระบุไว้ในข้อถือสิทธิที่2ที่ซึ่งส่วนสำหรับปรับปรุงสัญญาณแก้ไขดังกล่าวจะรวมถึงส่วนการสัญญาณที่มีอินพุทพอร์ทส่วนที่สองต่อไปเพื่อรับค่าความคุมความถี่มาตรฐานดังกล่าวและเอาท์พุทพอร์ทที่จะให้สัญญาณแก้ไขดังกล่าวแก่ส่วนร่วมค่าดังกล่าว 4.ชุดอุปกรณ์ตามที่ระบุในข้อถือสิทธิที่2ที่ซึ่ง สัญญาณแก้ไขดังกล่าวจะเท่ากับอัตราส่วนของความของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวของสัญญาณนาฬิกาดังกล่าว และ ส่วนรวมค่าดังกล่าวที่รวมถึงวงจรคูณเพื่อปรับปรุงสัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วดังกล่าวซึ่งจะเท่ากับผลของสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวและสัญญาณแก้ไขดังกล่าว 5.ชุดอุปกรณ์ตามที่ระบุในข้อถือสิทธิที่2ที่ซึ่ง สัญญาณแก้ไขดังกล่าวเท่ากับอัตราส่วนของความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวกับความถี่ของสัญญาณนาฬิกาดังกล่าว และ ส่วนรวมค่าดังกล่าวที่รวมถึง วงจรลบสำหรับกลบการรวมเป็นหนึ่งเดียวกัน(unity)ออกจากสัญญาณแก้ไขดังกล่าว ส่วนการสเกลสำหรับคูณสัญญาณที่ได้จากวงจรลบดังกล่าวด้วยค่าที่ถูกกำหนดไว้ก่อน และ วงจรบวกสำหรับบวกสัญญาณที่ได้จากส่วนการสเกลดังกล่าวเข้ากับสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวเพื่อให้ได้สัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วซึ่งมีค่าประมาณผลของสัญญาณควบคุมความถี่สัญญาณส่วนที่หนึ่งดังกล่าวกับสัญญาณแก้ไขดังกล่าว 6.ชุดอุปกรณ์ประกอบด้วย ขั้วสำหรับป้อนสัญญาณนาฬิกาซึ่งแสดงให้เห็นถึงความไม่คงที่ของความถี่ ดิจิตอลออสซิเลเตอร์ที่ตอบสนองต่อสัญญาณนาฬิกาและสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวเพื่อปรับปรุงสัญญาณเอาท์พุทที่มีความถี่ตามที่ถูกกำหนดไว้ก่อนที่ซึ่งความไม่คงที่ของความถี่ในสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดความไม่คงที่ของความถี่ในสัญญาณเอาท์พุทดังกล่าวที่ตรงกัน ส่วนสำหรับปรับปรุงสัญญาณอ้างอิงที่มีความถี่ที่คงที่ เฟสล็อคลูปที่รวมถึง ออสซิเลเตอร์ที่ออสซิเลทที่เวลาไม่ต่อเนื่องซึ่งตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองเพื่อให้ได้สัญญาณออสซิเลทที่มีความถี่เหมือนกับความถี่ของสัญญาณอ้างอิงดังกล่าวซึ่งความไม่คงที่ของความถี่ของสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดความไม่คงที่ของความถี่ในสัญญาณที่ได้จากออสซิเลเตอร์ที่ออสซิเลทที่เวลาที่ไม่ต่อเนื่องที่ตรงกันและ ส่วนที่รวมถึงส่วนการเปรียบเทียบเฟสซึ่งต่ออยู่กับแหล่งกำเนิดของสัญญาณอ้างอิงดังกล่าวและต่ออยู่กับออสซิเลเตอร์ที่ออสซิเลทที่เวลาที่ไม่ต่อเนื่องเพื่อปรับปรุงสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวซึ่งเป็นตัวแทนของความแตกต่างของเฟสระหว่างสัญญาณอ้างอิงดังกล่าวและสัญญาณออสซิเลทดังกล่าวและจะเป็นการชดเชยเฟสล็อคลูปดังกล่าวในส่วนของความไม่คงที่ของความถี่ของสัญญาณออสซิเลทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว ส่วนรวมค่าที่ต่อไปเพื่อรับสัญญาณแก้ไขเพื่อรวมสัญญาณแก้ไขดังกล่าวเข้ากับสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวให้เกิดเป็นสัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วสำหรับป้อนให้กับดิจิตอลซิเลเตอร์เพื่อกำจัดการเปลี่ยนแปลง ความถี่ของสัญญาณเอาท์พุทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าวและ ส่วนสำหรับพัฒนาสัญญาณแก้ไขดังกล่าวที่รวมถึง ส่วนเก็บตัวอย่างที่มีอินพุทพอร์ทต่อไปเพื่อรับสัญญาณควบคุมการความถี่ส่วนที่สองดังกล่าวและเอาท์พุทพอร์ทและตอบสนองต่อสัญญาณควบคุมการเก็บตัวอย่างซึ่งอยู่ในสถานะที่ถูกกำหนดค่าไว้ก่อนเพื่อเก็บตัวอย่างที่ถูกำหนดเลือกไว้ก่อนแล้วของสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าว ส่วนที่ต่ออยู่กับส่วนรวมค่าดังกล่าวเพื่อปรับปรุงสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวที่รวมถึงส่วนสำหรับเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างไปเป็นสถานะที่กำหนดค่าไว้ก่อนดังกล่าวและส่วนสำหรับเปรียบเทียบสัญญาณที่ได้จากส่วนรวมค่าดังกล่าวกับค่าที่ถูกำหนดล่วงหน้าไว้ก่อนและส่วนสำหรับเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างไปเป็นสถานะที่เหนือจากสถานะที่ถูกกำหนดค่าไว้ก่อนดังกล่าวเมื่อสัญญาณควบคุมความถี่ส่วนแรกที่ดัดแปลงแล้วดังกล่าวมีความสัมพันธ์ตามที่กำหนดค่าไว้ก่อนกับค่าที่กำหนดไว้ก่อนดังกล่าวและ ส่วนหารสัญญาณที่มีอินพุทพอร์ทส่วนที่หนึ่งต่อไปเพื่อรับสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวอินพุทพอร์ทส่วนที่สองต่ออยู่กับเอาท์พุทพอร์ทของส่วนเก็บตัวอย่างดังกล่าวและเอาท์พุทพอร์ทสำหรับใช้สัญญาณแก้ไขดังกล่าวแก่ส่วนรวมค่าดังกล่าว 7.ชุดอุปกรณ์ตามที่ระบุในข้อถือสิทธิที่6ที่ซึ่ง ค่าที่ถูกกำหนดไว้ก่อนดังกล่าวจะตรงกับค่าของสัญญาณควบคุมความถี่ส่วนแรกที่ดัดแปลงแล้วดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว ส่วนปรับปรุงสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวจะเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวจากสถานะที่ถูกกำหนดค่าไว้ก่อนแล้วดังกล่าวไปเป็นสถานะที่นอกเหนือจากสถานะที่ถูกกำหนดไว้ก่อนดังกล่าวเมื่อสัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วดังกล่าวเท่ากับค่าที่ถูกกำหนดไว้ก่อนดังกล่าวเพื่อวางเงื่อนไขให้ส่วนเก็บตัวอย่างดังกล่าวให้เก็บตัวอย่างที่เป็นตัวแทนของค่าของสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่นาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว และ ส่วนหารสัญญาณดังกล่าวซึ่งจะให้สัญญาณแก้ไขดังกล่าวที่เท่ากับสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวซึ่งถูกหารด้วยค่าของตัวอย่างที่เก็บอยู่ในส่วนเก็บตัวอย่างดังกล่าว 8.ระบบประมวลสัญญาณทีวีแบบดิจิตอลประกอบด้วย ขั้วอินพุทเพื่อป้อนสัญญาณประกอบวีดีโอที่รวมถึงส่วนของสัญญาณซิงค์เส้นสแกนตามแนวนอนและส่วนของสัญญาณโครมิแนนซ์ที่รวมถึงส่วนของเบิรสด์อ้างอิงสี เฟสล็อคลูปส่วนที่หนึ่งที่ตอบสนองต่อสัญญาณประกอบวีดีโอดังกล่าวและมีเวลาคงที่ของลูปที่ถูกกำหนดค่าไว้ก่อนเพื่อสร้างสัญญาณนาฬิกาที่ถูกชักตัวอย่างซึ่งมีเฟสล็อคกับส่วนของสัญญาณซิงค์เส้นสแกนตามแนวนอนดังกล่าวที่ซึ่งความถี่ชั่วขณะของสัญญาณนาฬิกาที่ถูกชัคตัวอย่างจะเปลี่ยนแปลงไปตามความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนแล้ว เฟสล็อคลูปส่วนที่สองที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณประกอบวีดีโอและมีเวลาคงที่ของลูปที่มีค่ามากกว่าค่าของเฟสล็อคลูปส่วนที่หนึ่งเพื่อปรับปรุงสัญญาณเอาท์พุทที่มีความถี่ที่เหมือนกับความถี่ของส่วนของญญาณเ บิรสด์อ้างอิงของสัญญาณประกอบวีดีโอดังกล่าวที่ซึ่งสัญญาณเอาท์พุทดังกล่าวจะแสดงการเปลี่ยนแปลงความถี่ที่สัมพันธ์กับการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าว ส่วนสำหรับปรับปรุงสัญญาณอ้างอิงที่มีความถี่คงที่ เฟสล็อคลูปส่วนที่สามที่ตอบสนองต่อสัญญาณอ้างอิงดังกล่าวและตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและมีเวลาคงที่ของลูปซึ่งมีค่ามากกว่าค่าของเฟสล็อคลูปส่วนหนึ่งดังกล่าวเล็กน้อยเพื่อปรับปรุงสัญญาณออสซิเลทที่มีความถี่เท่ากับความถี่ของสัญญาณอ้างอิงดังกล่าวและจะแสดงการเปลี่ยนแปลงความถี่ที่สัมพันธ์กับการเปลี่ยนความถี่ที่สัมพันธ์กับการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าว ที่ซึ่งเฟสล็อคลูปส่วนสามดังกล่าวจะรวมถึงวงจรสำหรับปรับปรุงสัญญาณควบคุมการชดเชยที่เป็นสัดส่วนกับกความแตกต่างของความถี่ระหว่างสัญญาณอ้างอิงดังกล่าวและสัญญาณออสซิเลทดังกล่าว สัญญาณควบคุมการชดเชยดังกล่าวจะเท่ากับการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวเพื่อวงเงี่ยนไขให้เฟสล็อคลูปส่วนที่สามดังกล่าวให้ชดเชย ความเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าว ซึ่งสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว ส่วนที่ต่อกับเฟสล็อคลูปส่วนที่สามดังกล่าวและตอบสนองต่อสัญญาณควบคุมการชดเชยดังกล่าวเพื่อปรับปรุงค่าควบคุมความถี่มาตรฐานซึ่งเป็นตัวแทนของค่าของสัญญาณควบคุมการชดเชยดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว ส่วนรวมค่าเพื่อรวมค่าควบคุมความถี่มาตรฐานดังกล่าวเข้ากับสัญญาณควบคุมการชดเชยดังกล่าวเพื่อทำให้เกิดสัญญาณแก้ไขซึ่งเป็นตัวแทนของการเปลี่ยนแปลงของความถี่ของสัญญาณนาฬิกาดังกล่าวเมื่อเทียบกับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวที่ซึ่งสัญญาณแก้ไขดังกล่าวไม่ขึ้นอยู่กับสัญญาณอ้างอิงดังกล่าว และ ส่วนการชดเชยซึ่งต่ออยู่กับเฟสล็อคลูปส่วนที่สองดังกล่าวและตอบสนองต่อสัญญาณแก้ไขดังกล่าวเพื่อชดเชยเฟสล็อคลูปส่วนที่สองดังกล่าวในส่วนของการเปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวซึ่งสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว 9.ระบบประมวลผลสัญญาณทีวี ตามที่ระบุในข้อถือสิทธิที่ 8 ที่ซึ่ง เฟสล็อคลูปส่วนที่สองดังกล่าวจะรวมถึงดิจิตอลออสซิเลเตอร์ที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่เพื่อปรับปรุงสัญญาณเอาท์พุทดังกล่าวที่มีความถี่เท่ากับความถี่ของส่วนของสัญญาณเบิรสต์อ้างอิงสีของสัญญาณประกอบวีดีโอดังกล่าวที่ซึ่งการเปลี่ยนแปลงความถี่ของส่วนของสัญญาณเบิรสต์อ้างอิงสีของสัญญาณประกอบวีดีโอดังกล่าวที่ซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวที่ตรงกัน ส่วนดังกล่าวสำหรับปรับปรุงสัญญาณอ้างอิงดังกล่าว ที่รวมถึง คริสตอลออสซิเลเตอร์เพื่อปรับปรุงสัญญาณเอาท์พุทที่มีความถี่คงที่ดังกล่าว วงจรแปลงสัญญาณอานาลอกเป็นดิจิตอลที่ต่ออยู่กับคริสตอลออสซิเลเตอร์ดังกล่าวและตอบสนองต่อสัญญาณนาฬิกาดังกล่าวเพื่อพัฒนาดิจอตอลตัวอย่างซึ่งเป็นตัวแทนของสัญญาณอ้างอิงดังกล่าวและมีค่าที่ตรงกับสัญญาณที่ได้จากคริสตอลออสซิเล เตอร์ดังกล่าวในช่วงขณะที่ถูกกำหนดโดยสัญญาณนาฬิกาดังกล่าว และ เฟสล็อคลูปส่วนที่สามดังกล่าวที่รวมถึง ออสซิเลเตอร์ที่ออสซิเลทที่เวลาไม่ต่อเนื่องซึ่งตอบสนองต่อสัญญาณควบคุมการชดเชยดังกล่าวเพื่อปรับปรุงสัญญาณออสซิเลทที่มีความถี่เท่ากับความถี่ของสัญญาณอ้างอิงดังกล่าวที่ซึ่งการเปลี่ยนแปลงความของสัญญาณนาฬิกาดังกล่าวจะเป็นเหตุให้เกิดการเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าวที่ตรงกัน และ ๆส่วนที่รวมถึงส่วนการเปรียบเทียบเฟสที่ต่ออยู่กับออสซิเลเตอร์ที่ออสซิเลทที่เวลาไม่ต่อเนื่องดังกล่าว และตอบสนองต่อสัญญาณอ้างอิงดังกล่าวเพื่อปรับปรุงสัญญาณควบคุม การชดเชยดังกล่าวซึ่งเป็นตัวแทนของความแตกต่างของเฟสระหว่างสัญญาณอ้างอิงและสัญญาณออสซิเลทดังกล่าวล่าว ส่วนรวมคำดังกล่าวที่รวมถึงส่วนหารสัญญาณที่มีอินพุทพอร์ทส่วนที่หนึ่งต่อไปเพื่อรับสัญญาณควบคุมการการชดเชยดังกล่าวอินพุทพอร์ทส่วนที่สองต่อไปเพื่อรับค่าควบคุมความถี่มาตรฐานดังกล่าวและเอาท์พุทพอร์ทเพื่อเตรียมสัญญาณแก้ไขดังกล่าว ให้กับการชดเชยดังกล่าว และ ส่วนการชดเชยดังกล่าวที่รวมถึงส่วนที่ต่อกับส่วนรวมค่าดังกล่าวเพื่อปรับปรุงสัญญาณซึ่งมีค่าประมาณผลของสัญญาณควบคุมความถี่ดังกล่าวกับสัญญาณแก้ไขดังกล่าว เพื่อป้อนให้แก่ดิจิตอลออสซิเลเตอร์ดังกล่าวเหมือนกับสัญญาณควบคุม ความถี่ที่ดัดแปลงแล้ว 1 0.ระบบประมวลผลสัญญาณทีวีตามที่ระบุในข้อถือสิทธิที่ 9 ที่ซึ่งส่วนดังกล่าวเพื่อปรับปรุงค่าความควบคุมความถี่มาตรฐานดังกล่าวยังรวมถึง ส่วนเก็บตัวอย่างที่มีอินพุทพอร์ทต่อไปเพื่อรับสัญญาณควบคุมการชดเชยดังกล่าวเอาท์พุทพอร์ทที่ต่อกับอินพุทพอร์ทส่วนที่สองของส่วนหารสัญญาณดังกล่าวและตอบสนองต่อสัญญาณควบคุมการเก็บตัวอย่างที่กำหนดสถานะไว้ก่อนแล้วเพื่อเก็บตัวอย่างที่ถูกกำหนดเลือกแล้วของสัญญาณควบคุมการชดเชยดังกล่าว และ ส่วนที่ต่อกับส่วนดังกล่าวเพื่อชดเชยเฟสล็อคลูปส่วนที่สองดังกล่าวในการปรับปรุงสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวซึ่งรวมถึงส่วนสำหรับเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวไปเป็นสถานะที่ถูกกำหนดค่าไว้ก่อนก่อนแล้วดังกล่าวและส่วนสำหรับเปรียบเทียบสัญญาณควบคุมความถี่ที่ดัดแปลงแล้วดังกล่าวกับค่าที่ถูกกำหนดไว้ก่อนแล้ว และส่วนสำหรับเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างไปเป็นสถานะอื่นที่นอกเหนือจากสถานะที่ถูกกำหนดไว้ก่อนแล้วดังกล่าวเมื่อสัญญาณควบคุมความถี่ที่ดัดแปลงแล้วอยู่ในค่าของความสัมพันธ์ที่ถูกกำหนดไว้ก่อนแล้วกับค่าที่ถูกกำหนดไว้ก่อนดังกล่าว 11. A circuit that includes the source of a clock signal, a frequency which changes with a specified clock frequency, and the first digital silencer that responds to such a clock signal and responds to a frequency controlled signal. The first part is to obtain an output signal with a pre-configured frequency, which changes in clock frequency will cause a change in the frequency of such output signal at Asynchronous, circuit for eliminating the change The frequency of the said output signal consists of Section for improving the reference signal upwards with a constant frequency. Phase locked loop including A second digital oscillator that responds to such a clock signal and responds to a second frequency control signal to obtain an oscillating signal with the same frequency as that of the reference signal. The frequency of such a clock signal will cause a change in the frequency of the corresponding oscillate signal and The connection to the source of the reference signal is to improve the second frequency control signal, which is proportional to the phase difference between the reference signal and the said oscillate signal, and will This is to compensate for the phase-locked loop in respect of the frequency change of the said oscillate signal relative to the said clock signal. Responding to the aforementioned second frequency control signal is to improve the standard frequency control value, representing the value of the aforementioned second frequency control signal when the frequency of such a clock is equal to the specified clock frequency. Certainly such A section for combining the aforementioned standard frequency control with the aforementioned second frequency control signal to produce a corrective signal that represents a change in the frequency of the said clock in the specified portion of the clock frequency. And shall not be subject to the above reference signal and its connection to such modifying signal to modify the part of the frequency control signal with such corrective signal to limit frequency inconsistencies in the signal. The aforementioned output matches the fluctuation of the said clock frequency. 2. A set of equipment that includes A terminal for supplying the transient frequency that changes with the exact specified clock frequency to the clock signal. A digital oscillator that responds to such a clock signal and responds to a part of the frequency control signal to improve the output with a pre-configured frequency where changes in the clock frequency will It causes frequency conversion of the said output signal to match. Section for improving the constant frequency reference signal. Phase locked loop including An oscillator with a discrete time oscillator that responds to such a clock signal and responds to a second frequency control signal to obtain an oscillator with the same frequency as the reference signal. Such a change in the frequency of the clock will cause a change in the frequency of the signal obtained by the oscillator at the corresponding discontinuous oscillation. The section includes a phase comparison section which is connected to the source of the reference signal and attached to the oscillator at discontinuous time oscillator to improve the second frequency control signal. It represents the phase difference between the reference signal and the oscillator signal and compensates for the phase locked loop in respect of the frequency variation of the oscillating signal, which has Relationship with the said clock signal Responding to the aforementioned second frequency control signal is to improve the standard frequency control value, representing the value of the aforementioned second frequency control signal when the frequency of such a clock is equal to the specified clock frequency. Certainly such A section for combining the said standard frequency control with the aforementioned second frequency control signal to create a corrective signal that represents such exact change in clock frequency and will not occur. It is with the reference signal and collective values connected to the modifications section of the said corrective signal to combine the first part of the frequency control signal with the modified signal to form the part of the frequency control signal. It is adapted for feeding such digital oscillators to eliminate changes in the frequency of the said output relative to the said clock signal. 3.The equipment set forth in claim 2, where the revised signal section will continue to include the signal section with the second input port to obtain the standard frequency control. And the output port to provide such corrective signal to the said value share 4. Equipment set as stated in Claim 2, where Such corrective signal is equal to the said exact ratio of the said clock amplitude of the said clock signal and the overall value, including the multiplication circuit to improve the aforementioned modified portion of the frequency control signal, which is equal to the result Of the first part of the frequency control signal and the said correction signal 5. Equipment set as stated in claim 2, where The aforementioned corrective signal is equal to the ratio of the aforementioned exact clock frequency to that of said clock frequency, and collectively such values including A subtraction circuit to cover the unity from the said corrective signal. The scaling portion is used to multiply the signal obtained from the negative circuit by a predetermined value, and the scaling section to add the signal obtained from the scaling section to the one frequency control signal to obtain a frequency control signal. A modified part which estimates the effect of the said part of the frequency control signal on the modified signal. 6. Equipment set includes A terminal for clock input, which shows frequency fluctuation. A digital oscillator that responds to a part of the clock signal and frequency control signal to improve the output signal with a predetermined frequency where the clock frequency fluctuation. It will cause frequency fluctuations in the corresponding output signal. Section for improving the constant frequency reference signal. Phase locked loop including An oscillator with a discrete time oscillator that responds to such a clock signal and responds to a second frequency control signal to obtain an oscillator with the same frequency as the reference signal. Such frequency fluctuations will cause frequency fluctuations in the signals obtained by the oscillator at the oscillating time at the corresponding discontinuities. and The section includes a phase comparison section which is connected to the source of the reference signal and attached to the oscillator at discontinuous time oscillator to improve the second frequency control signal. Represents the phase difference between the reference signal and the said oscillate signal and compensates for the phase locked loop in respect of the frequency fluctuation of the oscillate signal, which Correlated with the said clock signal The following values are included to receive the corrective signal to combine the said correction signal with the aforementioned frequency control signal to form a modified part of the frequency control signal for feeding to the digital silencer to eliminate the change The frequency of the said output signal, which is related to the said clock signal, and The section for the development of such corrective signals includes The sampler with the next input port to receive the said second frequency control signal and output port and respond to the sampling control signal, which is in the configured state. First to collect a pre-selected sample of the second frequency control signal To improve the sampling control signal, which includes a section for converting the sampling control signal to the aforementioned pre-configured state, and a section for comparing the collective signal. Addresses the pre-determined value and the portion for converting the sampling control signal to the above-mentioned pre-configured state when the aforementioned modified first frequency control signal has a defined relationship. The value of the aforementioned predefined value, and The second part of the signal divider with the input port part is to receive the frequency control signal, the second part is connected to the sampling output port as follows. And the output port for using such corrective signals to the public. 7. Equipment set as stated in claim 6, where The aforementioned preset value will match the value of the aforementioned modified first frequency control signal when the said frequency is exactly the specified clock frequency. The sampling control modifier changes the sampling control signal from such a pre-configured state to a state other than that pre-determined state when the first frequency control signal. In order to condition the sampler, a sample that is representative of the aforementioned value of the second frequency control signal is obtained when the frequency of such a clock is modified. Equal to the said exact clock frequency and that denominator which gives the said correction signal equal to the said second frequency control signal divided by the value of the sample stored in the sampling compartment. 8. Digital TV signal processing system consists of An input terminal to enter the video component signal, including the sync signal segment, the horizontal scan line, and the chromaticity segment including the color reference burst portion. Phase lock loop part one that responds to the said video component and has a pre-configured loop time to generate a sampled clock signal that has a phase locked to the line sync segment. Such a horizontal scan where the sampled clock moment frequency will certainly change with the specified clock frequency. The second loop lock phase that responds to the said clock signal and responds to the video composite signal and has a loop time greater than the value of the first part loop lock phase to improve the output signal. With a frequency that is the same as the frequency of the signal part The reference bit of the said video signal, where the said output signal, shows a change in frequency relative to the change in the said clock frequency. Section for improving the constant frequency reference signal. Third part of the loop locked phase that responds to the said reference signal and responds to the clock signal and has a loop time which is slightly greater than the value of that part of the loop locked phase to improve the signal. Oscillates with a frequency equal to the frequency of the reference signal and will show the frequency change in relation to the change in frequency relative to the change in the frequency of the said clock. Where the three phase locked loop includes a circuit for improving the compensation control signal proportional to the frequency difference between the reference signal and the said oscillate signal. The compensation control signal is equal to the change in the frequency of the said clock signal to the horny loop to allow the third part of the phase lock loop to compensate. Changes in the frequency of the oscillating signal Which is related to the said clock signal The segment is connected to the aforementioned third loop-locked phase and responds to the said compensation control signal to improve the standard frequency regulation value, representing the value of the said compensation control signal when the said frequency of the clock signal is The frequency of the aforementioned exact clock Combined values to combine the aforementioned standard frequency regulation with the said compensation control signal to produce a corrective signal that represents a change in the frequency of the said clock relative to the said exact clock frequency at The correction signal is independent of the aforementioned reference signal, and the compensation section is attached to the second phase locked loop and responds to the correction signal to compensate for the second phase locked loop in Part of the frequency change of the said output signal in relation to the said clock signal 9.TV signal processing system As stated in claim 8, where such a second phase-locked loop will include a digital oscillator that responds to that clock signal and responds to a frequency control signal to improve its output. Where the frequency is equal to the frequency of the burst portion references the color of the accompanying video signal, where the change in the frequency of the burst portion references the color of the accompanying video signal, where the change The frequency converter of the said output signal is corresponding. This section is for improving the reference signal, including the crystal oscillator, to improve the constant frequency output signal. An analog-to-digital converter circuit is attached to such crystal oscillator and responds to the said clock signal to develop a sample digital display that represents such reference signal and is valuable. That corresponds to the signals given by the Crystal Oscelle Such a moment as specified by the aforementioned clock signal and the phase locked loop. Oscillators at discrete time oscillators that respond to such compensation control signals to improve the oscillator signal with a frequency equal to the frequency of that reference signal where the change The amplitude of such a clock signal causes a change in the frequency of the corresponding oscillating signal, and that includes the phase comparison section attached to the oscillator at the time oscillator. Such intermittent And respond to such reference signals to improve control signals Such compensation, which is representative of the phase difference between the reference signal and the said oscillate signal, said. The above term includes the division of the signal with the input port part one, continue to receive the compensation control signal, the second input port, continue to get the standard frequency control value. And the output port to prepare such corrective signal. To such compensation and the said compensation, including the collective connection thereof, to improve the signal, which estimates the effect of such frequency control signal on such corrective signal. To feed such digital oscillators as control signals Modified frequencies 1 0. TV signal processing system as described in Claim 9, where thereof to improve frequency regulation, the standard also includes The sampler with the next input port to receive the compensation control signal, the output port connected to the second input port of the divider and responding to the input port. A pre-determined sampling control signal to collect a selected sample of the aforementioned compensation control signal and a section connected to it to compensate for the aforementioned second loop-locked phase in the Improve the sampling control signal, which includes a section for converting the sampling control signal to the aforementioned pre-configured state and a section for comparing the modified frequency control signal with the correct value. Predetermined And a section for converting the sampling control signal to a state other than the aforementioned pre-determined state when the modified frequency control signal is in a predetermined relationship with the determined value. Before such 1
1.ระบบประมวลผลสัญญาณทีวีตามที่ระบบในข้อถือสิทธิที่ 10 ที่ซึ่ง ค่าที่ถูกกำหนดไว้ก่อนดังกล่าวจะตรงกับค่าของสัญญาณควบคุมความถี่ที่ดัดแปลงแล้วดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว ส่วนปรับปรุงสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวจะเปลี่ยนสัญญาณควบคุมการจัดเก็บตัวอย่างดังกล่าวไปเป็นสถานะอื่นที่นอกเหนือจากสถานะที่ถูกกำหนดไว้ก่อน ดังกล่าวเมื่อสัญญาณควบคุมความถี่ที่ตัดแปลงแล้วดังกล่าวเท่ากับค่าที่ถูกกำหนดไว้ก่อนเพื่อวางเงื่อนไขให้ส่วนเก็บตัวอย่างดังกล่าวให้เก็บตัวอย่างที่เป็นตัวแทนของค่าของสัญญาณควบคุมส่วนที่สองดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว และ ส่วนหารสัญญาณดังกล่าวซึ่งจัดเตรียมสัญญาณที่เท่ากับสัญญาณควบคุมความถี่งดังกล่าวซึ่งถูกหารด้วยค่าของตัวอย่างที่ได้จากส่วนเก็บตัวอย่างดังกล่าว 11. TV signal processing system according to the system in claim 10, where the aforementioned preset value will match the value of the modified frequency control signal when the aforementioned clock frequency is equal to the clock frequency. Absolutely stated such The sampling control signal modifier changes the sampling control signal to a state other than its predetermined state. When such a trimmed frequency control signal is equal to a predetermined value to condition the sampling chamber, a sample that is representative of the value of the second control signal is obtained. The clock is equal to the said exact clock frequency and that denominator provides a signal equal to that frequency control signal divided by the value of the sample obtained from the sampling compartment 1.
2.ระบบประมวลผลสัญญาณทีวีตามที่ระบุในข้อถือสิทธิที่ 8 ที่ซึ่ง สัญญาณแก้ไขดังกล่าวจะเท่ากับอัตราส่วนของความถี่นาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว กับความถี่ของสัญญาณนาฬิกาดังกล่าว และ ส่วนดังกล่าวสำหรับชดเชยเฟสล็อคลูปส่วนที่สองดังกล่าวจะรวมถึงวงจรคูณสัญญาณเพื่อปรับปรุงสัญญาณควบคุมความถี่ที่ดัดแปลงแล้วซึ่งเท่ากับผลของสัญญาณควบคุมความถี่ดังกล่าวกับสัญญาณแก้ไขดังกล่าว 12. TV signal processing system as set out in claim 8, where such revised signal is exactly the ratio of the stated clock frequency. The second part includes a signal multiplier to improve the modified frequency control signal, equal to the effect of the said frequency control signal on the modified signal. Said 1
3.ระบบประมวลผลสัญญาณทีวีตามที่ระบุในข้อถือสิทธิที่ 8 ที่ซึ่งสัญญาณแก้ไขดังกล่าวเท่ากับอัตราส่วนของความถี่นาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวเท่ากับความถี่ของสัญญาณนาฬิกาดังกล่าว และ ส่วนดังกล่าวสำหรับชดเชยเฟสล็อคลูปส่วนที่สองดังกล่าวที่รวมถึง วงจรลบสำหรับหักลบค่าของการรวมเป็นหนึ่งเดียวออกจากสัญญาณแก้ไขดังกล่าว ส่วนการสเกลสำหรับคูณสัญญาณที่ได้จากวงจรลบดังกล่าวด้วยค่าที่ถูกกำหนดไว้ก่อน และ วงจรบวกสำหรับบวกสัญญาณที่ได้จากส่วนการสเกลดังกล่าวเข้ากับสัญญาณควบคุมความถี่ดังกล่าวเพื่อให้ได้สัญญาณควบคุมความถี่ที่ดัดแปลงแล้วซึ่งมีค่าประมวลผลของสัญญาณควบคุมความถี่ดังกล่าวกับสัญญาณแก้ไขดังกล่าว3.TV signal processing system as specified in claim 8, where such corrective signal is exactly the ratio of the stated clock frequency to that of the said clock frequency and that part for compensation of the lock phase. The second part includes A minus circuit for subtracting the value of the integration from the said corrective signal. The scaling section for multiplying the signal obtained from the aforementioned negative circuit by a predetermined value and a positive circuit for adding the signal obtained from the scaling section to the frequency control signal to obtain a modified frequency control signal. Which has the processing value of the said frequency control signal and the modified signal