Claims (13)
1.วงจรที่รวมถึงแหล่งกำเนิดของสัญญาณนาฬิกา,ความถี่ขณะหนึ่งซึ่งเปลี่ยนแปลงไปตามความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอน,และดิจิตอลซิเลเตอร์ตัวแรกที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่หนึ่งเพื่อให้ได้สัญญาณเอาท์พุทที่มีความถี่ที่ถูกกำหนดค่าไว้ก่อนซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดการเปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวที่ตรงกัน,วงจรสำหรับกำจัดการเปลี่ยนแปลงความ ถี่ของสัญญาณเอาท์พุทดังกล่าวประกอบด้วย ส่วนสำหรับปรับปรุงสัญญาณอ้างอิงขึ้นต่อไปที่มีความถี่คงที่ เฟสล็อคลูปที่รวมถึง ดิจิตอลออสซิเลเตอร์ตัวที่สองที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองเพื่อให้ได้สัญญาณออสซิเลทที่มีความถี่เหมือนกับความถี่ของสัญญาณอ้างอิงดังกล่าวซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดความเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าวที่ตรงกันและ ส่วนที่ต่อกับแหล่งกำเนิดของสัญญาณอ้างอิงดังกล่าวเพื่อปรับปรุงสัญยาณควบคุมความถี่ส่วนที่สองดังกล่าวซึ่งจะเป็นสัดส่วนกับความแตกต่างของเฟสระหว่างสัญญาณอ้างอิงดังกล่าวและสัญญาณออสซิเลทดังกล่าวและจะเป็นการชดเขยเฟสล็อคลูปดังกล่าวในส่วนของการเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว ส่วนที่ตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเพื่อปรับปรุงค่าควบคุมความถี่มาตรฐานซึ่งเป็นตัวแทนของค่าของสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้ อย่างแน่นอนดังกล่าว ส่วนสำหรับรวมค่าควบคุมความถี่มาตรฐานดังกล่าวเข้ากับสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเพื่อสร้างเป็นสัญญาณแก้ไขซึ่งเป็นตัวแทนของการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวในส่วนของความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวและจะไม่ขึ้นอยู่กับสัญญาณอ้างอิงขึ้นต่อไปดังกล่าว และ ส่วนที่ต่อกับส่วนสำหรับปรับปรุงสัญญาณแก้ไขดังกล่าวเพื่อดัดแปลงสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวด้วยสัญญาณแก้ไขดังกล่าวเพื่อจำกัดความไม่คงที่ของความถี่ในสัญญาณเอาท์พุทดังกล่าวที่ตรงกับความไม่คงที่ของความถี่ในสัญญาณนาฬิกาดังกล่าว1. The circuit includes a clock signal source, an instantaneous frequency that changes precisely according to a specified clock frequency, and a first digital sulator that responds to the clock signal and the first part of the frequency control signal to obtain an output signal with a predetermined frequency. Changes in the clock frequency cause a corresponding change in the output frequency. A circuit for eliminating these output frequency changes consists of a section for improving a reference signal with a fixed frequency. A phase-locked loop includes a second digital oscillator that responds to the clock signal and the second part of the frequency control signal to obtain an oscillation signal with the same frequency as the reference signal. Changes in the clock frequency cause a corresponding change in the oscillation frequency. A section connected to the reference signal source improves the second part of the frequency control signal, which is proportional to the phase difference between the reference signal and the oscillation signal, compensating for the phase-locked loop's effect on the oscillation frequency changes related to the clock signal. The section responding to the second frequency control signal improves the standard frequency control value, which represents the value of the second frequency control signal when the clock frequency exactly equals the specified clock frequency. A section then integrates this standard frequency control value with the second frequency control signal to create a correction signal, which represents the change in clock frequency within the specified clock frequency range and is independent of the subsequent reference signal. Finally, a section connected to this correction signal modifies the first frequency control signal with this correction signal to limit the frequency instability in the output signal that matches the frequency instability in the clock signal.
2.ชุดอุปกรณ์ที่ประกอบด้วย ขั้วสำหรับจ่ายความถี่ชั่วขณะซึ่งเปลี่ยนแปลงไปตามความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนให้แก่สัญญาณนาฬิกา ดิจิตอลออสซิเลเตอร์ที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่หนึ่งเพื่อปรับปรุงสัญญาณเอาท์พุทที่มีความถี่ที่ถูกกำหนดค่าไว้ก่อนซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาจะเป็นสาเหตุให้เกิดการแปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวที่ตรงกัน ส่วนสำหรับปรับปรุงสัญญาณอ้างอิงที่มีความถี่คงที่ เฟสล็อคลูปที่รวมถึง ออสซิเลเตอร์ที่ออสซิเลทที่เวลาไม่ต่อเนื่องซึ่งตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองเพื่อให้ได้สัญญาณออสซิเลทที่มีความถี่เหมือนกับความถี่ของสัญญาณอ้างอิงดังกล่าวซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดการเปลี่ยนแปลงความถี่ของสัญญาณที่ได้จากออสซิเลเตอร์ที่ออสซิเลทที่เลาที่ไม่ต่อเนื่องที่ตรงกัน ส่วนที่รวมถึงส่วนการเปรียบเทียบเฟสซึ่งต่ออยู่กับแหล่งกำเนิดของสัญญาณอ้างอิงดังกล่าวและต่ออยู่กับออสซิเลเตอร์ที่ออสซิเลทที่เวลาที่ไม่ต่อเนื่องเพื่อปรับปรุงสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวซึ่งเป็นตัวแทนของความแตกต่างของเฟสระหว่างสัญญาณอ้างอิงดังกล่าวและสัญญาณออสซิเลเตอร์ดังกล่าวและจะเป็นการชดเชยเฟสล็อคลูปดังกล่าวในส่วนของการเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว ส่วนที่ตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเพื่อปรับปรุงค่าควบคุมความถี่มาตรฐานซึ่งเป็นตัวแทนของค่าของสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้ อย่างแน่นอนดังกล่าว ส่วนสำหรับรวมค่าควบคุมความถี่มาตรฐานดังกล่าวเข้ากับสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเพื่อสร้างเป็นสัญญาณแก้ไขซึ่งเป็นตัวแทนของการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวและจะไม่ขึ้น อยู่กับสัญญาณอ้างอิงดังกล่าว และ ส่วนรวมค่าที่ต่อกับส่วนสำหรับปรับปรุงสัญญาณแก้ไขดังกล่าวเพื่อรวมสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวเข้ากับสัญญาณแก้ไขดังกล่าวเข้าด้วยกันเพื่อให้ได้เป็นสัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วสำหรับป้อนให้กับดิจิตอลออสซิเลเตอร์ดังกล่าวเพื่อกำจัดการเปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว2. The device consists of a transient frequency input that varies precisely according to a specified clock frequency, which is then applied to the clock signal; a digital oscillator that responds to this clock signal and, in response to the first frequency control signal, modifies the output signal to a predetermined frequency. Changes in the clock frequency cause a corresponding frequency change in the output signal. A section is then used to modulate a fixed-frequency reference signal. A phase-locked loop (PLO) is incorporated into a discrete-time oscillator that responds to this clock signal and, in response to the second frequency control signal, produces an oscillator signal with the same frequency as the reference signal. Changes in the clock frequency cause a corresponding frequency change in the output signal from the discrete-time oscillator. Finally, a phase comparison section is connected to the reference signal source and the discrete-time oscillator to modify the second frequency control signal. This section represents the phase difference between the reference signal and the oscillator signal and compensates for the phase-locked loop fluctuations in the oscillator frequency relative to the clock signal. The section responding to the second frequency control signal improves the standard frequency control value, which represents the value of the second frequency control signal when the clock frequency exactly equals the specified clock frequency. A section then combines this standard frequency control value with the second frequency control signal to create a correction signal, which represents the change in frequency of the specified clock signal and is independent of the reference signal. Finally, a section connected to the correction signal enhancement section combines the first frequency control signal with the correction signal to obtain a modified first frequency control signal for feeding into the digital oscillator, eliminating frequency changes in the output signal related to the clock signal.
3.ชุดอุปกรณ์ตามที่ระบุไว้ในข้อถือสิทธิที่2ที่ซึ่งส่วนสำหรับปรับปรุงสัญญาณแก้ไขดังกล่าวจะรวมถึงส่วนการสัญญาณที่มีอินพุทพอร์ทส่วนที่สองต่อไปเพื่อรับค่าความคุมความถี่มาตรฐานดังกล่าวและเอาท์พุทพอร์ทที่จะให้สัญญาณแก้ไขดังกล่าวแก่ส่วนร่วมค่าดังกล่าว3. The equipment as specified in Claim 2, in which the signal correction component shall include a signal component with a second input port to receive the standard frequency control value and an output port to provide the correction signal to the component.
4.ชุดอุปกรณ์ตามที่ระบุในข้อถือสิทธิที่2ที่ซึ่ง สัญญาณแก้ไขดังกล่าวจะเท่ากับอัตราส่วนของความของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวของสัญญาณนาฬิกาดังกล่าว และ ส่วนรวมค่าดังกล่าวที่รวมถึงวงจรคูณเพื่อปรับปรุงสัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วดังกล่าวซึ่งจะเท่ากับผลของสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวและสัญญาณแก้ไขดังกล่าว4. The set of devices as specified in Claim 2, in which such correction signal shall be equal to the ratio of the clock speed of such clock signal and the sum of such values including the multiplier circuit to improve the modified first part frequency control signal, which shall be equal to the result of such first part frequency control signal and such correction signal.
5.ชุดอุปกรณ์ตามที่ระบุในข้อถือสิทธิที่2ที่ซึ่ง สัญญาณแก้ไขดังกล่าวเท่ากับอัตราส่วนของความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวกับความถี่ของสัญญาณนาฬิกาดังกล่าว และ ส่วนรวมค่าดังกล่าวที่รวมถึง วงจรลบสำหรับกลบการรวมเป็นหนึ่งเดียวกัน(unity)ออกจากสัญญาณแก้ไขดังกล่าว ส่วนการสเกลสำหรับคูณสัญญาณที่ได้จากวงจรลบดังกล่าวด้วยค่าที่ถูกกำหนดไว้ก่อน และ วงจรบวกสำหรับบวกสัญญาณที่ได้จากส่วนการสเกลดังกล่าวเข้ากับสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวเพื่อให้ได้สัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วซึ่งมีค่าประมาณผลของสัญญาณควบคุมความถี่สัญญาณส่วนที่หนึ่งดังกล่าวกับสัญญาณแก้ไขดังกล่าว5. The set of devices as specified in claim 2, in which the correction signal is equal to the ratio of the specified clock frequency to the frequency of the said clock signal, and the inclusion of such a circuit to subtract the unity from the correction signal, a scaling circuit to multiply the signal obtained from the subtraction circuit by a predetermined value, and an adding circuit to add the signal obtained from the scaling circuit to the said first frequency control signal to obtain a modified first frequency control signal which approximates the effect of the said first frequency control signal with the correction signal.
6.ชุดอุปกรณ์ประกอบด้วย ขั้วสำหรับป้อนสัญญาณนาฬิกาซึ่งแสดงให้เห็นถึงความไม่คงที่ของความถี่ ดิจิตอลออสซิเลเตอร์ที่ตอบสนองต่อสัญญาณนาฬิกาและสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวเพื่อปรับปรุงสัญญาณเอาท์พุทที่มีความถี่ตามที่ถูกกำหนดไว้ก่อนที่ซึ่งความไม่คงที่ของความถี่ในสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดความไม่คงที่ของความถี่ในสัญญาณเอาท์พุทดังกล่าวที่ตรงกัน ส่วนสำหรับปรับปรุงสัญญาณอ้างอิงที่มีความถี่ที่คงที่ เฟสล็อคลูปที่รวมถึง ออสซิเลเตอร์ที่ออสซิเลทที่เวลาไม่ต่อเนื่องซึ่งตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่ส่วนที่สองเพื่อให้ได้สัญญาณออสซิเลทที่มีความถี่เหมือนกับความถี่ของสัญญาณอ้างอิงดังกล่าวซึ่งความไม่คงที่ของความถี่ของสัญญาณนาฬิกาดังกล่าวจะเป็นสาเหตุให้เกิดความไม่คงที่ของความถี่ในสัญญาณที่ได้จากออสซิเลเตอร์ที่ออสซิเลทที่เวลาที่ไม่ต่อเนื่องที่ตรงกันและ ส่วนที่รวมถึงส่วนการเปรียบเทียบเฟสซึ่งต่ออยู่กับแหล่งกำเนิดของสัญญาณอ้างอิงดังกล่าวและต่ออยู่กับออสซิเลเตอร์ที่ออสซิเลทที่เวลาที่ไม่ต่อเนื่องเพื่อปรับปรุงสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวซึ่งเป็นตัวแทนของความแตกต่างของเฟสระหว่างสัญญาณอ้างอิงดังกล่าวและสัญญาณออสซิเลทดังกล่าวและจะเป็นการชดเชยเฟสล็อคลูปดังกล่าวในส่วนของความไม่คงที่ของความถี่ของสัญญาณออสซิเลทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว ส่วนรวมค่าที่ต่อไปเพื่อรับสัญญาณแก้ไขเพื่อรวมสัญญาณแก้ไขดังกล่าวเข้ากับสัญญาณควบคุมความถี่ส่วนที่หนึ่งดังกล่าวให้เกิดเป็นสัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วสำหรับป้อนให้กับดิจิตอลซิเลเตอร์เพื่อกำจัดการเปลี่ยนแปลง ความถี่ของสัญญาณเอาท์พุทดังกล่าวซึ่งมีความสัมพันธ์กับสัญญาณนาฬิกาดังกล่าวและ ส่วนสำหรับพัฒนาสัญญาณแก้ไขดังกล่าวที่รวมถึง ส่วนเก็บตัวอย่างที่มีอินพุทพอร์ทต่อไปเพื่อรับสัญญาณควบคุมการความถี่ส่วนที่สองดังกล่าวและเอาท์พุทพอร์ทและตอบสนองต่อสัญญาณควบคุมการเก็บตัวอย่างซึ่งอยู่ในสถานะที่ถูกกำหนดค่าไว้ก่อนเพื่อเก็บตัวอย่างที่ถูกำหนดเลือกไว้ก่อนแล้วของสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าว ส่วนที่ต่ออยู่กับส่วนรวมค่าดังกล่าวเพื่อปรับปรุงสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวที่รวมถึงส่วนสำหรับเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างไปเป็นสถานะที่กำหนดค่าไว้ก่อนดังกล่าวและส่วนสำหรับเปรียบเทียบสัญญาณที่ได้จากส่วนรวมค่าดังกล่าวกับค่าที่ถูกำหนดล่วงหน้าไว้ก่อนและส่วนสำหรับเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างไปเป็นสถานะที่เหนือจากสถานะที่ถูกกำหนดค่าไว้ก่อนดังกล่าวเมื่อสัญญาณควบคุมความถี่ส่วนแรกที่ดัดแปลงแล้วดังกล่าวมีความสัมพันธ์ตามที่กำหนดค่าไว้ก่อนกับค่าที่กำหนดไว้ก่อนดังกล่าวและ ส่วนหารสัญญาณที่มีอินพุทพอร์ทส่วนที่หนึ่งต่อไปเพื่อรับสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวอินพุทพอร์ทส่วนที่สองต่ออยู่กับเอาท์พุทพอร์ทของส่วนเก็บตัวอย่างดังกล่าวและเอาท์พุทพอร์ทสำหรับใช้สัญญาณแก้ไขดังกล่าวแก่ส่วนรวมค่าดังกล่าว6. The device consists of: a clock signal input terminal representing frequency instability; a digital oscillator responding to the clock signal and the first part of the frequency control signal to improve the output signal to a predetermined frequency, where the frequency instability in the clock signal causes frequency instability in the corresponding output signal; a section for improving a reference signal with a constant frequency; a phase-locked loop that includes a discrete-time oscillator responding to the clock signal and the second part of the frequency control signal to obtain an oscillation signal with a frequency similar to the frequency of the reference signal, where the frequency instability in the clock signal causes frequency instability in the signal obtained from the discrete-time oscillator; and a section including a phase comparison section connected to the reference signal source and to the discrete-time oscillator to improve the second part of the frequency control signal, which represents the phase difference between the reference signal and the oscillation signal, and compensates for the phase-locked loop for the frequency instability of the oscillation signal related to the clock signal. The next component, a signal aggregator, receives a correction signal and combines it with the first-stage frequency control signal to produce a modified first-stage frequency control signal. This modified signal is then fed to the digital sulator to eliminate frequency variations in the output signal relative to the clock signal. A further component develops this correction signal, including a sampling section with an input port to receive the second-stage frequency control signal and an output port. It responds to a pre-configured sampling state to sample the pre-selected second-stage frequency control signal. A section connected to the signal aggregator improves the sampling signal, including a section to convert the sampling signal to the pre-configured state, a section to compare the signal from the signal aggregator with a pre-configured value, and a section to convert the sampling signal to a state above the pre-configured state when the modified first-stage frequency control signal has a pre-configured relationship to the pre-configured value. Finally, a signal division section with a first input port to receive the second-stage frequency control signal, a second input port connected to the output port of the signal aggregator, and an output port for applying the correction signal to the signal aggregator.
7.ชุดอุปกรณ์ตามที่ระบุในข้อถือสิทธิที่6ที่ซึ่ง ค่าที่ถูกกำหนดไว้ก่อนดังกล่าวจะตรงกับค่าของสัญญาณควบคุมความถี่ส่วนแรกที่ดัดแปลงแล้วดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว ส่วนปรับปรุงสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวจะเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวจากสถานะที่ถูกกำหนดค่าไว้ก่อนแล้วดังกล่าวไปเป็นสถานะที่นอกเหนือจากสถานะที่ถูกกำหนดไว้ก่อนดังกล่าวเมื่อสัญญาณควบคุมความถี่ส่วนที่หนึ่งที่ดัดแปลงแล้วดังกล่าวเท่ากับค่าที่ถูกกำหนดไว้ก่อนดังกล่าวเพื่อวางเงื่อนไขให้ส่วนเก็บตัวอย่างดังกล่าวให้เก็บตัวอย่างที่เป็นตัวแทนของค่าของสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวเเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่นาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว และ ส่วนหารสัญญาณดังกล่าวซึ่งจะให้สัญญาณแก้ไขดังกล่าวที่เท่ากับสัญญาณควบคุมความถี่ส่วนที่สองดังกล่าวซึ่งถูกหารด้วยค่าของตัวอย่างที่เก็บอยู่ในส่วนเก็บตัวอย่างดังกล่าว7. The device as specified in claim 6, in which the predetermined value corresponds to the value of the modified first frequency control signal when the frequency of such clock signal equals the specified clock frequency, and the sampling control signal modification changes the sampling control signal from the predetermined state to a state other than the predetermined state when the modified first frequency control signal equals the predetermined value, in order to condition the sampler to take a sample representing the value of the second frequency control signal when the frequency of such clock signal equals the specified clock frequency, and the signal divider provides a correction signal equal to the second frequency control signal divided by the value of the sample held in the sampler.
8.ระบบประมวลสัญญาณทีวีแบบดิจิตอลประกอบด้วย ขั้วอินพุทเพื่อป้อนสัญญาณประกอบวีดีโอที่รวมถึงส่วนของสัญญาณซิงค์เส้นสแกนตามแนวนอนและส่วนของสัญญาณโครมิแนนซ์ที่รวมถึงส่วนของเบิรสด์อ้างอิงสี เฟสล็อคลูปส่วนที่หนึ่งที่ตอบสนองต่อสัญญาณประกอบวีดีโอดังกล่าวและมีเวลาคงที่ของลูปที่ถูกกำหนดค่าไว้ก่อนเพื่อสร้างสัญญาณนาฬิกาที่ถูกชักตัวอย่างซึ่งมีเฟสล็อคกับส่วนของสัญญาณซิงค์เส้นสแกนตามแนวนอนดังกล่าวที่ซึ่งความถี่ชั่วขณะของสัญญาณนาฬิกาที่ถูกชัคตัวอย่างจะเปลี่ยนแปลงไปตามความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนแล้ว เฟสล็อคลูปส่วนที่สองที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณประกอบวีดีโอและมีเวลาคงที่ของลูปที่มีค่ามากกว่าค่าของเฟสล็อคลูปส่วนที่หนึ่งเพื่อปรับปรุงสัญญาณเอาท์พุทที่มีความถี่ที่เหมือนกับความถี่ของส่วนของญญาณเ บิรสด์อ้างอิงของสัญญาณประกอบวีดีโอดังกล่าวที่ซึ่งสัญญาณเอาท์พุทดังกล่าวจะแสดงการเปลี่ยนแปลงความถี่ที่สัมพันธ์กับการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าว ส่วนสำหรับปรับปรุงสัญญาณอ้างอิงที่มีความถี่คงที่ เฟสล็อคลูปส่วนที่สามที่ตอบสนองต่อสัญญาณอ้างอิงดังกล่าวและตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและมีเวลาคงที่ของลูปซึ่งมีค่ามากกว่าค่าของเฟสล็อคลูปส่วนหนึ่งดังกล่าวเล็กน้อยเพื่อปรับปรุงสัญญาณออสซิเลทที่มีความถี่เท่ากับความถี่ของสัญญาณอ้างอิงดังกล่าวและจะแสดงการเปลี่ยนแปลงความถี่ที่สัมพันธ์กับการเปลี่ยนความถี่ที่สัมพันธ์กับการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าว ที่ซึ่งเฟสล็อคลูปส่วนสามดังกล่าวจะรวมถึงวงจรสำหรับปรับปรุงสัญญาณควบคุมการชดเชยที่เป็นสัดส่วนกับกความแตกต่างของความถี่ระหว่างสัญญาณอ้างอิงดังกล่าวและสัญญาณออสซิเลทดังกล่าว สัญญาณควบคุมการชดเชยดังกล่าวจะเท่ากับการเปลี่ยนแปลงความถี่ของสัญญาณนาฬิกาดังกล่าวเพื่อวงเงี่ยนไขให้เฟสล็อคลูปส่วนที่สามดังกล่าวให้ชดเชย ความเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าว ซึ่งสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว ส่วนที่ต่อกับเฟสล็อคลูปส่วนที่สามดังกล่าวและตอบสนองต่อสัญญาณควบคุมการชดเชยดังกล่าวเพื่อปรับปรุงค่าควบคุมความถี่มาตรฐานซึ่งเป็นตัวแทนของค่าของสัญญาณควบคุมการชดเชยดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว ส่วนรวมค่าเพื่อรวมค่าควบคุมความถี่มาตรฐานดังกล่าวเข้ากับสัญญาณควบคุมการชดเชยดังกล่าวเพื่อทำให้เกิดสัญญาณแก้ไขซึ่งเป็นตัวแทนของการเปลี่ยนแปลงของความถี่ของสัญญาณนาฬิกาดังกล่าวเมื่อเทียบกับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวที่ซึ่งสัญญาณแก้ไขดังกล่าวไม่ขึ้นอยู่กับสัญญาณอ้างอิงดังกล่าว และ ส่วนการชดเชยซึ่งต่ออยู่กับเฟสล็อคลูปส่วนที่สองดังกล่าวและตอบสนองต่อสัญญาณแก้ไขดังกล่าวเพื่อชดเชยเฟสล็อคลูปส่วนที่สองดังกล่าวในส่วนของการเปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวซึ่งสัมพันธ์กับสัญญาณนาฬิกาดังกล่าว8. The digital TV signal processing system consists of an input terminal to feed the video sync signal, which includes the horizontal scan line sync signal portion, and a chrominance signal portion, which includes the color reference burst portion. A first phase-locked loop (PLO) responds to this video sync signal and has a pre-configured loop time constant to generate a sampled clock signal that is phase-locked to the horizontal scan line sync signal portion, where the instantaneous frequency of the sampled clock signal changes precisely to the specified clock frequency. A second phase-locked loop responds to this clock signal and the video sync signal, and has a loop time constant greater than that of the first phase-locked loop, to improve the output signal to a frequency similar to the frequency of the color reference burst portion of the video sync signal, where the output signal exhibits frequency changes relative to the changes in the clock frequency. A third phase-locked loop responds to this reference signal and the clock signal, and has a loop time constant slightly greater than that of the first phase-locked loop, to improve the oscillated signal to a frequency equal to the frequency of the reference signal, where the frequency changes relative to the changes in the clock frequency. This third phase-locked loop includes a circuit for improving the compensation control signal, which is proportional to the frequency difference between the reference signal and the oscillation signal. This compensation control signal is equal to the change in the clock frequency of the signal, requiring the third phase-locked loop to compensate for the change in the oscillation frequency relative to the clock signal. A section connected to the third phase-locked loop responds to this compensation control signal to improve the standard frequency control, which represents the value of the compensation control signal when the clock frequency equals the specified clock frequency. A merging section combines this standard frequency control with the compensation control signal to produce a correction signal representing the change in the clock frequency relative to the specified clock frequency, where this correction signal is independent of the reference signal. Finally, a compensation section connected to the second phase-locked loop responds to this correction signal to compensate the second phase-locked loop for the change in the output frequency relative to the clock signal.
9.ระบบประมวลผลสัญญาณทีวี ตามที่ระบุในข้อถือสิทธิที่ 8 ที่ซึ่ง เฟสล็อคลูปส่วนที่สองดังกล่าวจะรวมถึงดิจิตอลออสซิเลเตอร์ที่ตอบสนองต่อสัญญาณนาฬิกาดังกล่าวและตอบสนองต่อสัญญาณควบคุมความถี่เพื่อปรับปรุงสัญญาณเอาท์พุทดังกล่าวที่มีความถี่เท่ากับความถี่ของส่วนของสัญญาณเบิรสต์อ้างอิงสีของสัญญาณประกอบวีดีโอดังกล่าวที่ซึ่งการเปลี่ยนแปลงความถี่ของส่วนของสัญญาณเบิรสต์อ้างอิงสีของสัญญาณประกอบวีดีโอดังกล่าวที่ซึ่งการเปลี่ยนแปลงความถี่ของสัญญาณเอาท์พุทดังกล่าวที่ตรงกัน ส่วนดังกล่าวสำหรับปรับปรุงสัญญาณอ้างอิงดังกล่าว ที่รวมถึง คริสตอลออสซิเลเตอร์เพื่อปรับปรุงสัญญาณเอาท์พุทที่มีความถี่คงที่ดังกล่าว วงจรแปลงสัญญาณอานาลอกเป็นดิจิตอลที่ต่ออยู่กับคริสตอลออสซิเลเตอร์ดังกล่าวและตอบสนองต่อสัญญาณนาฬิกาดังกล่าวเพื่อพัฒนาดิจอตอลตัวอย่างซึ่งเป็นตัวแทนของสัญญาณอ้างอิงดังกล่าวและมีค่าที่ตรงกับสัญญาณที่ได้จากคริสตอลออสซิเล เตอร์ดังกล่าวในช่วงขณะที่ถูกกำหนดโดยสัญญาณนาฬิกาดังกล่าว และ เฟสล็อคลูปส่วนที่สามดังกล่าวที่รวมถึง ออสซิเลเตอร์ที่ออสซิเลทที่เวลาไม่ต่อเนื่องซึ่งตอบสนองต่อสัญญาณควบคุมการชดเชยดังกล่าวเพื่อปรับปรุงสัญญาณออสซิเลทที่มีความถี่เท่ากับความถี่ของสัญญาณอ้างอิงดังกล่าวที่ซึ่งการเปลี่ยนแปลงความของสัญญาณนาฬิกาดังกล่าวจะเป็นเหตุให้เกิดการเปลี่ยนแปลงความถี่ของสัญญาณออสซิเลทดังกล่าวที่ตรงกัน และ ๆส่วนที่รวมถึงส่วนการเปรียบเทียบเฟสที่ต่ออยู่กับออสซิเลเตอร์ที่ออสซิเลทที่เวลาไม่ต่อเนื่องดังกล่าว และตอบสนองต่อสัญญาณอ้างอิงดังกล่าวเพื่อปรับปรุงสัญญาณควบคุม การชดเชยดังกล่าวซึ่งเป็นตัวแทนของความแตกต่างของเฟสระหว่างสัญญาณอ้างอิงและสัญญาณออสซิเลทดังกล่าวล่าว ส่วนรวมคำดังกล่าวที่รวมถึงส่วนหารสัญญาณที่มีอินพุทพอร์ทส่วนที่หนึ่งต่อไปเพื่อรับสัญญาณควบคุมการการชดเชยดังกล่าวอินพุทพอร์ทส่วนที่สองต่อไปเพื่อรับค่าควบคุมความถี่มาตรฐานดังกล่าวและเอาท์พุทพอร์ทเพื่อเตรียมสัญญาณแก้ไขดังกล่าว ให้กับการชดเชยดังกล่าว และ ส่วนการชดเชยดังกล่าวที่รวมถึงส่วนที่ต่อกับส่วนรวมค่าดังกล่าวเพื่อปรับปรุงสัญญาณซึ่งมีค่าประมาณผลของสัญญาณควบคุมความถี่ดังกล่าวกับสัญญาณแก้ไขดังกล่าว เพื่อป้อนให้แก่ดิจิตอลออสซิเลเตอร์ดังกล่าวเหมือนกับสัญญาณควบคุม ความถี่ที่ดัดแปลงแล้ว9. TV signal processing system as specified in claim 8, whereby the second phase-locked loop shall include a digital oscillator that responds to the said clock signal and responds to the said frequency control signal to improve the said output signal to a frequency equal to the frequency of the color reference burst signal portion of the said video signal, whereby the frequency change of the said color reference burst signal portion of the said video signal, whereby the frequency change of the said output signal, corresponds to the frequency change of the said reference signal, whereby the frequency change of the said output signal, whereby the frequency change of the said reference signal, whereby the frequency change of the said output signal, whereby the frequency change of the said reference signal, whereby the frequency change of the said output signal, whereby the frequency change of the said reference signal, whereby the frequency change of the said reference signal, whereby the frequency change of the said reference signal, whereby the frequency change of the said reference signal, whereby the frequency change of the said reference signal, whereby the frequency change of the said reference signal, whereby the frequency change of the said reference signal, and the third phase-locked loop shall include A discrete-time oscillator responds to a compensation control signal to improve the oscillation signal to a frequency equal to the frequency of a reference signal, where a change in the clock signal's amplitude causes a corresponding change in the oscillation frequency. This includes a phase comparison section connected to the discrete-time oscillator, which responds to the reference signal to improve the compensation control signal, representing the phase difference between the reference signal and the oscillation signal. This section also includes a signal splitter with an input port to receive the compensation control signal, a second input port to receive the standard frequency control value, and an output port to prepare the correction signal for the compensation. Finally, the compensation section, connected to the input splitter, improves the signal, approximating the effect of the frequency control signal with the correction signal, to be fed to the digital oscillator as a modified frequency control signal.
10.ระบบประมวลผลสัญญาณทีวีตามที่ระบุในข้อถือสิทธิที่ 9 ที่ซึ่งส่วนดังกล่าวเพื่อปรับปรุงค่าความควบคุมความถี่มาตรฐานดังกล่าวยังรวมถึง ส่วนเก็บตัวอย่างที่มีอินพุทพอร์ทต่อไปเพื่อรับสัญญาณควบคุมการชดเชยดังกล่าวเอาท์พุทพอร์ทที่ต่อกับอินพุทพอร์ทส่วนที่สองของส่วนหารสัญญาณดังกล่าวและตอบสนองต่อสัญญาณควบคุมการเก็บตัวอย่างที่กำหนดสถานะไว้ก่อนแล้วเพื่อเก็บตัวอย่างที่ถูกกำหนดเลือกแล้วของสัญญาณควบคุมการชดเชยดังกล่าว และ ส่วนที่ต่อกับส่วนดังกล่าวเพื่อชดเชยเฟสล็อคลูปส่วนที่สองดังกล่าวในการปรับปรุงสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวซึ่งรวมถึงส่วนสำหรับเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวไปเป็นสถานะที่ถูกกำหนดค่าไว้ก่อนก่อนแล้วดังกล่าวและส่วนสำหรับเปรียบเทียบสัญญาณควบคุมความถี่ที่ดัดแปลงแล้วดังกล่าวกับค่าที่ถูกกำหนดไว้ก่อนแล้ว และส่วนสำหรับเปลี่ยนสัญญาณควบคุมการเก็บตัวอย่างไปเป็นสถานะอื่นที่นอกเหนือจากสถานะที่ถูกกำหนดไว้ก่อนแล้วดังกล่าวเมื่อสัญญาณควบคุมความถี่ที่ดัดแปลงแล้วอยู่ในค่าของความสัมพันธ์ที่ถูกกำหนดไว้ก่อนแล้วกับค่าที่ถูกกำหนดไว้ก่อนดังกล่าว10. The TV signal processing system as specified in claim 9, whereby the said section to improve the standard frequency control value also includes a sampling section with an input port to receive the said compensation control signal, an output port connected to the second input port of the said signal division section and responding to the pre-defined sampling control signal to sample the pre-defined compensation control signal, and a section connected to the said section to compensate for the second phase-locked loop in improving the said sampling control signal, which includes a section for converting the said sampling control signal to the pre-defined state and a section for comparing the modified frequency control signal to the pre-defined value and a section for converting the sampling control signal to a state other than the pre-defined state when the modified frequency control signal is within the pre-defined relationship value.
11.ระบบประมวลผลสัญญาณทีวีตามที่ระบบในข้อถือสิทธิที่ 10 ที่ซึ่ง ค่าที่ถูกกำหนดไว้ก่อนดังกล่าวจะตรงกับค่าของสัญญาณควบคุมความถี่ที่ดัดแปลงแล้วดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว ส่วนปรับปรุงสัญญาณควบคุมการเก็บตัวอย่างดังกล่าวจะเปลี่ยนสัญญาณควบคุมการจัดเก็บตัวอย่างดังกล่าวไปเป็นสถานะอื่นที่นอกเหนือจากสถานะที่ถูกกำหนดไว้ก่อน ดังกล่าวเมื่อสัญญาณควบคุมความถี่ที่ตัดแปลงแล้วดังกล่าวเท่ากับค่าที่ถูกกำหนดไว้ก่อนเพื่อวางเงื่อนไขให้ส่วนเก็บตัวอย่างดังกล่าวให้เก็บตัวอย่างที่เป็นตัวแทนของค่าของสัญญาณควบคุมส่วนที่สองดังกล่าวเมื่อความถี่ของสัญญาณนาฬิกาดังกล่าวเท่ากับความถี่ของนาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว และ ส่วนหารสัญญาณดังกล่าวซึ่งจัดเตรียมสัญญาณที่เท่ากับสัญญาณควบคุมความถี่งดังกล่าวซึ่งถูกหารด้วยค่าของตัวอย่างที่ได้จากส่วนเก็บตัวอย่างดังกล่าว11. A TV signal processing system as described in Claim 10, where the predetermined value corresponds to the value of the modified frequency control signal when the frequency of the clock signal is exactly equal to the specified clock frequency; the sampling control signal improvement changes the sampling control signal to a state other than the predetermined state when the modified frequency control signal equals the predetermined value, conditioned for the sampling section to sample a value representing the second control signal when the frequency of the clock signal is exactly equal to the specified clock frequency; and the signal division section provides a signal equal to the frequency control signal divided by the sample value obtained from the sampling section.
12.ระบบประมวลผลสัญญาณทีวีตามที่ระบุในข้อถือสิทธิที่ 8 ที่ซึ่ง สัญญาณแก้ไขดังกล่าวจะเท่ากับอัตราส่วนของความถี่นาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าว กับความถี่ของสัญญาณนาฬิกาดังกล่าว และ ส่วนดังกล่าวสำหรับชดเชยเฟสล็อคลูปส่วนที่สองดังกล่าวจะรวมถึงวงจรคูณสัญญาณเพื่อปรับปรุงสัญญาณควบคุมความถี่ที่ดัดแปลงแล้วซึ่งเท่ากับผลของสัญญาณควบคุมความถี่ดังกล่าวกับสัญญาณแก้ไขดังกล่าว12. The TV signal processing system as specified in claim 8, where such corrected signal shall be equal to the ratio of the specified clock frequency to the frequency of such clock signal, and such part for the second phase-locked loop compensation shall include a signal multiplication circuit to improve the modified frequency control signal which shall be equal to the result of such frequency control signal to such corrected signal.
13.ระบบประมวลผลสัญญาณทีวีตามที่ระบุในข้อถือสิทธิที่ 8 ที่ซึ่งสัญญาณแก้ไขดังกล่าวเท่ากับอัตราส่วนของความถี่นาฬิกาที่ระบุไว้อย่างแน่นอนดังกล่าวเท่ากับความถี่ของสัญญาณนาฬิกาดังกล่าว และ ส่วนดังกล่าวสำหรับชดเชยเฟสล็อคลูปส่วนที่สองดังกล่าวที่รวมถึง วงจรลบสำหรับหักลบค่าของการรวมเป็นหนึ่งเดียวออกจากสัญญาณแก้ไขดังกล่าว ส่วนการสเกลสำหรับคูณสัญญาณที่ได้จากวงจรลบดังกล่าวด้วยค่าที่ถูกกำหนดไว้ก่อน และ วงจรบวกสำหรับบวกสัญญาณที่ได้จากส่วนการสเกลดังกล่าวเข้ากับสัญญาณควบคุมความถี่ดังกล่าวเพื่อให้ได้สัญญาณควบคุมความถี่ที่ดัดแปลงแล้วซึ่งมีค่าประมวลผลของสัญญาณควบคุมความถี่ดังกล่าวกับสัญญาณแก้ไขดังกล่าว13. A TV signal processing system as specified in claim 8, where the corrected signal is equal to the ratio of the specified clock frequency to the frequency of the said clock signal, and the said part for the second phase-locked loop compensation, which includes a subtraction circuit for subtracting the unification value from the corrected signal, a scaling circuit for multiplying the signal obtained from the subtraction circuit by a predetermined value, and an addtraction circuit for adding the signal obtained from the scaling circuit to the said frequency control signal to obtain a modified frequency control signal which has the processing values of the said frequency control signal and the corrected signal.