SU997033A1

SU997033A1 - Computing device

Info

Publication number: SU997033A1
Application number: SU803213299A
Authority: SU
Inventors: Анатолий Кузьмич Мерзляков; Лев Андреевич Фомин
Original assignee: Пермское Высшее Военное Командное Училище
Priority date: 1980-12-05
Filing date: 1980-12-05
Publication date: 1983-02-15

Description

(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО(54) COMPUTATIONAL DEVICE

Изобретение относитс к демонстт рационным и проверочным вычислительным устройствам и может быть использовано при изучении теории чисел.The invention relates to demonstration and testing computing devices and can be used in the study of number theory.

Известны .программные средства палнени разложени на простые множители , реализуемые с помощью уни .версапьных вычислительных машин, что требует значительных затрат машинного времени и нецелесообразно дл процесса обучени ( 1 и 2 J.Known software tools for decomposing into simple factors are implemented using universal computing machines, which requires a lot of computer time and is impractical for the learning process (1 and 2 J.

Наиболее близким к предлагаемому по технической сущности вл етс вычислительное устройство, предназначенное дл извлечени квадратного корн и выполн ющее частную задачу более общей задачи разложени чисел н простые множители. Устройство содержит генератор импульсов, триггер, две группы элементов И, два счетчика, неуправл емый делитель частоты, блок управлени , управл емый делитель частоты, состо щий из регистра пам ти , разр дные выходы которого че .рез элементы И третьей группы под ключены к разр дным входам третьего счетчика, причем выход генератора подключен к счетному входу триггера и входу неуправл емого делител частоты , выход которого подключен к счетномуClosest to the proposed technical entity is a computing device designed to extract the square root and perform the particular problem of the more general problem of decomposing numbers to simple factors. The device contains a pulse generator, a trigger, two groups of And elements, two counters, an uncontrolled frequency divider, a control unit, a controlled frequency divider consisting of a memory register whose bit outputs through elements AND of the third group are connected to the third inputs, the generator output is connected to the trigger counting input and the uncontrolled frequency divider input, the output of which is connected to the counting

, 2, 2

входу третьего счетчика, выход которого вл етс выходом устройства и подключен к первому входу блока управлени , второй вход которого the input of the third counter, the output of which is the output of the device and connected to the first input of the control unit, the second input of which

5 подключен к источнику частотно-импульсной последовательности, первый выход блока управлени подключен к вторым, входам элементов И третьей группы, второй выход - к управл юще-. 5 is connected to the source of the frequency-pulse sequence, the first output of the control unit is connected to the second, inputs of elements AND of the third group, the second output to the control-

10 му входу регистра пам ти, третий выход - к установочному входу второго счетчика, четвертыйвыход блока управлени подключен к первьли входам элементов И второй группы, The 10 th input of the memory register, the third output - to the installation input of the second counter, the fourth output of the control unit is connected to the first inputs of the elements AND of the second group,

15 вторые входы которых подключены соответственно к разр дным выходам второго счетчика, а выходы - к разр дным входам регистра пам ти соответственно , п тый и шестой выходы 15 second inputs of which are connected respectively to the bit outputs of the second counter, and the outputs to the bit inputs of the memory register, respectively, the fifth and sixth outputs

20 блока управлени подключены к установочным входам первого счетчик.а и триггера соответственно, выход триггера подк.пючен к счетному входу первого счетчика, выход которого 20 of the control unit are connected to the installation inputs of the first counter. And the trigger, respectively, the trigger output is connected to the counting input of the first counter, the output of which

25 подключен к первым входам элементов li первой группы, к входу установки триггера,к счетному входу второго счетчика , разр дные выходы которого через элементы И первой группы подключенены к 25 is connected to the first inputs of the li elements of the first group, to the trigger installation input, to the counting input of the second counter, the bit outputs of which through the elements of the first group are connected to

30 разр дным входам первого счетчика СТГОднако устройство-прототип не позвол ет рептть общей задачи разложени числа на простые илножители.The 30 bit inputs of the first counter of the STGO, however, the prototype device do not allow repetition of the general problem of decomposing a number into simple multipliers.

Цель изобретени - расширение области применени устройс ва за счет реализации операции разложени числа на простые множители.The purpose of the invention is to expand the field of application of the device by implementing the operation of decomposing a number into prime factors.

Поставленна цель достигаетс тем, что вычислительное устройство, содержащее генератор импульсов, первый триггер, три счетчика, три группы элементов И, элемент пам ти, причем единичные разр дные входы первого счетчика соединены соответственно с выходами элементов И первой группы, первые входы которых соединены соответственно с нулевыми разр дными входами второго счетчика, единичные разр дные выходы которого подключены соответственно к первым входам элементов И второй группы выходы которых соединены .соответственно с информационными входами элемента пам ти,.содержит четвертый и п тый счетчики, второй триггер, п ть элементов И, два элемента ИЛИ, п ть элементов задержки, шину запуска , причем выход генератора импульсов соединен с первыми входами и второго элементов И, вторые Ъходы которых подключены соответственно к единичным выходам первого и второг триггеров, единичные входы которых соединены с шиной запуска, единичный вьлход второго триггера соединен с первым входом третьего элемента ..И, второй вход которого через первый элемент задержки соединен с первыми входами первого и второго элементов 1ШИ, четвертого и п того элементов И, счетным входом дорого счетчика, выходом третьего счетчика, входом установки третьего счетчика и входом второго элемента задержки, выход которого подключен к входу разрешени считывани элемента пам ти, информационные выходы которого соединены-соответственно с единичными разр дными входами третьего счетчика, счетный вход которого соединен с выходом первого элемента Н и счетным входом первого счетчика, разр дные выходы которого вл ютс выходами второго сомножител устройства, а выход соединен ..с вторыми входами второго элемента ИЛИ и п того элемента И, выход которого соединен с входом установки элемента пам ти, нулевым входом первого триггера и через третий элемент задержки с вторыми входами , элементов И второй группы, выход второго элемента ИЛИ соединен с входом установки, первого счетчика , через четвертый элемент задержки с вторыми входами элементов и первой группы, вы-ход второго элемента И соединен со счетным входом четвертого счетчика, нулевые разр дныеThe goal is achieved by the fact that a computing device containing a pulse generator, a first trigger, three counters, three groups of elements I, a memory element, the unit bit inputs of the first counter are connected respectively to the outputs of elements AND of the first group, the first inputs of which are connected respectively to zero-bit inputs of the second counter, the single-bit outputs of which are connected respectively to the first inputs of the elements AND the second group of which outputs are connected respectively to the information includes the fourth and fifth counters, the second trigger, five AND elements, two OR elements, five delay elements, a trigger bus, the output of the pulse generator connected to the first inputs and the second AND elements, the second inputs of which connected respectively to the unit outputs of the first and second triggers, the unit inputs of which are connected to the launch bus, the unit input of the second trigger is connected to the first input of the third element ..and the second input of which is connected to the first through the first delay element the inputs of the first and second elements 1, the fourth and fifth elements I, the counter input of the expensive counter, the output of the third counter, the input of the installation of the third counter and the input of the second delay element whose output is connected to the read input of the memory element whose information outputs are connected-respectively with the single bit inputs of the third counter, the counting input of which is connected to the output of the first element H and the counting input of the first counter, the discharge outputs of which are the outputs of the second device, and the output is connected to the second inputs of the second element OR and the fifth element AND, the output of which is connected to the installation input of the memory element, the zero input of the first trigger and through the third delay element with the second inputs, the elements of the second group, the output of the second the OR element is connected to the installation input, the first counter, through the fourth delay element with the second inputs of the elements and the first group, the output of the second element AND is connected to the counting input of the fourth counter, zero bits

входы которого соединены соответствено с выходами элементов И .третьей группы, первые входы которых соединены соответственно с единичными разр ными выходами п того счетчика, счетный вход которого соединен с выходом третьего элемента И, а нулевые разр дные выходы вл ютс выходами первого сомножител устройства, выхо четвертого счетчика соединен с вторыми входами четвертого элемента И и первого элемента ИЛИ, выход которого соединен с установочным входом четвертого счетчика и через п тый элемент задержки - с вторыми входами элементов и третьей группы, выход четвертого элемента И соединен с нулевым входом второго триггера.the inputs of which are connected respectively to the outputs of the elements of the third group, the first inputs of which are connected respectively to the unit bit outputs of the fifth counter, the counting input of which is connected to the output of the third element AND, and the zero bit outputs of the first multiplier of the device, the fourth output the counter is connected to the second inputs of the fourth element AND and the first element OR, the output of which is connected to the installation input of the fourth counter and through the fifth fifth element to the second inputs element s and the third group, the output of the fourth element And is connected to the zero input of the second trigger.

На чертеже представлена схема устройства.The drawing shows a diagram of the device.

Устройство содержит генератор импульсов 1, первый и второй триггеры 2 и 3, элементы И первой 4, второй 5 и третьей 6 групп, первый 7, второй 8, третий 9, четвертый 10, п тый 11 счетчики/ элементы И 12-16 элементы -ИЛИ 17 и 18, элемент пам ти 19, элементы задержки 20-24.The device contains a pulse generator 1, the first and second triggers 2 and 3, the elements And the first 4, the second 5 and the third 6 groups, the first 7, the second 8, the third 9, the fourth 10, the fifth 11 counters / elements And 12-16 elements - OR 17 and 18, memory element 19, delay elements 20-24.

Устройство работает следующим образом.The device works as follows.

В исходном состо нии триггеры 2 и 3- обнулены и, следовательно, импулсы от генератора 1 в устройство не поступают. Счетчик 10 в исходном состо нии имеет коэффициент пересчета , равный двум, что достигаетс занесением двоичного кода двух и организацией счетчика как вычитающего сустановкой разр дов в единицу, счетчик 11 вычитающий в исходном состо нии содержит обратный код двух. Счетчик 9 суммирующий и содержит в исходном состо нии дополнительный код числа т, подлежащего разложению , занос щийс также в элемент пам ти 19, счетчик 8. вычитающий и содержит дополнительный код числа т. Счетчик 7 вычитающий и содержит пр мой код т-1.In the initial state, the triggers 2 and 3 are zeroed and, therefore, the impulses from generator 1 do not enter the device. Counter 10 in its initial state has a conversion factor equal to two, which is achieved by entering the binary code of two and organizing the counter as subtracting bits into the unit, while the counter 11 subtracting in the initial state contains the reverse code of two. Counter 9 summarizes and contains in the initial state an additional code of the number T to be decomposed, also stored in memory element 19, counter 8. subtracting and contains the additional code of number t. Counter 7 subtracting and contains the direct code t-1.

Claims

When a signal is triggered to the triggers, the triggers are set to one and the pulses from generator 1 through elements 12 and 13 arrive at counters 7, 9 and 10. At the output of counter 10, every second pulse appears with the restoration of its contents. indicating zero counting of the counter, passing through the OR element 17 to the input of setting the counter bits to one and causing the code two from the counter 11 to enter the counter 10 through the AND 6 elements. At the output of the counter 9, an overflow pulse appears through the tact s pulses with the restoration delay overflow pulse from its output the contents of the counter 21 through the element from the memory element 19. In the case where m is even, then momentum sy counters 9 and 10 coincide. time And through the element 15 And the trigger 3 is set to the zero state, the clock pulses do not arrive at the input of the counter 10, the outputs of the counter 11 appear the first factor. For odd m pulses do not occur and the pulse- (From the output of the counter 9 delay 20, element 14 in counter 11 is set to the number three, which through open elements 6 enters counter 10. Then the process repeats until the first factor is selected, as described above. Similarly, the second factor is searched every In the cycle, counter 8 is transferred to the new state by subtracting a unit of overflow from the counter 9 output and rewriting the new value through AND 4 elements into counter 7, controlled by the pulse from the counter 9 output through the inspection tool OR 18, the process ends when the pulse coincides overflow at the outputs of counters 7 and 9, in this case, the pulse from the output of element H 16 sets trigger 2 to zero, at the inputs of counter 7 a second factor appears. In addition, from counter 8, through elements I 5, the additional code of the second factor is entered into the zeroed memory element 19 and further into the counter 9. After filing the control signal in the next cycle on the launch bus, the search for follow-up factors continues, but the first simple factor is excluded from the original number. The calculation process ends when the first gauge becomes larger than the second. In the case of their coincidence, the value of the square root of the number m is fixed. This device allows regai and a common task of decomposing into simple factors, thus having a wider scope of application compared to the prototype. Claims A computing device containing three counters, three groups of elements AND, a pulse generator, the first trigger, a memory element, and the single bit inputs of the first counter are connected respectively to the outputs of elements AND of the first group, the first inputs of which are connected respectively to zero-bit the inputs of the second counter, the unit bit outputs of which are connected respectively to the first inputs of the elements of the second group, the outputs of which are connected respectively to the information inputs ale coagulant memory of m and n and w u h it so that, with a view to spreading functionality through the implementation of the decomposition step into prime factors, the apparatus soder-. 5KIT fourth and fifth counters, trigger, five elements AND, dya element OR, five delay elements, a trigger bus, the output of the pulse generator connected to the first inputs of the first and second elements And, the second inputs of which are connected respectively to the unit outputs of the first and the second flip-flops, the unit inputs of which are connected to the startup bus, the unit output of the third flip-flop trigger is connected to the first input of the third element I, the second input of which is connected to the first inputs of the first and second elements through the first delay element OR, the fourth and fifth elements, and the counting input of the second counter, the output of the third counter, the input of the installation of the third counter and the input of the second delay element, whose gateway is connected to the readout input of the memory element, the informational outputs of which are connected respectively to the single bit inputs of the third a counter whose counting input is connected to the output of the first element AND and the counting input of the first counter, the bit outputs of which are the outputs of the second factor of the device, and the output is connected with the second inputs of the second element OR and the fifth element AND whose output is connected to the installation input of the memory element, the zero input of the first trigger and through the third delay element to the second inputs of the AND elements of the second group, the output of the second OR element connected to the installation input of the first counter, through the fourth delay element with the second inputs of elements AND of the first group, the output of the second element AND is connected to the counting input of the fourth counter, the zero-bit inputs of which are connected respectively to the outputs of the elements And the third group, the first inputs of which are connected respectively to the unit discharge outputs of the fifth counter, the counting input of the second one is connected to the output of the third element I, and the zero bit outputs are the outputs of the first device multiplier, the output of the fourth counter is connected to the second the inputs of the fourth element And the first element OR, the output of which is connected to the installation input of the fourth counter and through the fifth delay element to the second inputs of the elements AND of the third group, the output is quadr

tggo element And is connected to the zero input of the second trigger.

Sources of information taken into account during the examination 1. I. Vinogradov. Fundamentals of number theory. M. Science 1972, p. 19-20.

2. Knut D. The Art of Programming for a Digital Computer. T. II, M., Mir, 1976, p. 409-420.

3. Authors certificate of the USSR 605212, cl. 006F 7/38, 1976

(prototype).