SU993264A1 - Многоразр дное устройство дл сложени и вычитани - Google Patents

Description

(54) МНОГОРАЗРЯДНСе УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ И ВЫЧИТАНИЯ

Изобретение относитс  к вычислительной технике, может быть использовано в арифметических устройствах электронных вычислительных машин и цифровых след щих системах управлени  и прецназначено в основном дл  систем счислени  с основанием п 7 2. .. Известны устройства дл  сложени  и вычитани , использующие системы счислени  с основанием п 2, имеющие раз- .личное исполнение дл  операции сложени  и вычитани . Устройства работают в обыч ном позиционном коде и представл ют собой матрицы размерами п х п ( п - основание системы счислени ), в узлах которых расположены двухвходовые элементы И 11 . Указаннью устройства требуют больщих аппаратурных затрат и в них отсутствует возможность контрол  правильности выполнени  операций сложени  щ вычнтани . Наиболее близким по технической сущности к предлагаемому  вл етс  уст ройство, которое применимо дл  систем с любым основанием, содержащее в каждом разр де сумматор, блок сложени  парено са, преобразователь нервого операнда в обратный код, преобразователь второго сшеранда в обратный код, блок формировани  сигнала переноса и преобразователь кода суммы в обратный код, причем вход преобразовател   вл етс  первым входом устройства, а выход этого преобразовател  подключен к первому входу сумматора, вход преобразовател  второго операнда в обратный код  вл$ютс  вторым входом . устройства, а выход этого преобразовател  подкл1очен к второму входу сумматора, выход которого подключен к первому входу блока сложени  переноса, второй вход которого йодключен к входной шине сигнала переноса из предыдущего разр да, а выход подключен к преобразователю кода суммы в обратный код, выход кого рого  вл етс  выходом устройства. Пер. вый, второй и третий входы блока формировани  переноса подключены к вьсходным шинам соответственно преобразователей первого и второго операнда в обратный код и блока сложени  переноса, а выход блока формировани  переноса подклю чен к выходной шине сигнала переноса в последующий разр д. Формирование сигналов Z,, Zai подаваемых на управл  ющие входы соответственно преобразователей кода первого, второго операнда и ) кода суммы в обратный код, осуществл етс  блоком сравнени  операндов 2 . Известное устройство дл  сложени  и вычитани  не позвол ет осуществл ть контроль правильности вЬшолнени  операций сложени  и вычитани , быстро обнаруживать и отключать вышедшие из стро  элементы сумматора. Цель изобретени  - повышение достоверности вычислений. Поставленна  цель достигаетс  тем, что в многоразр дное устройство дл  сложени  и вычитани , содержащее блок сравнени  операндов и К блоков сложени , каждый из которых содержит сумматор , три преобразовател  пр мого кода в обратный, формирователь сигнала пере носа, узел сложени  переноса, причем входы блока сравнени  операндов  вл ютс  входами первого и второго операндов устройства, входы первых преобразователей пр мого кода в обратный :Всех блоков сложени  соединены с входами соответст вующих разр дов первого операнда устрой ства, входы вторых преобразователей пр мого кода в обратный всех блоков сложени  соединены с входами соответст вующих разр дов второго операнда устро ства, выходы третьих преобразователей пр мого кода в обратный всех блоков сложени   вл ютс  выходами результата устройства, в каждом блоке сложени  перва  и втора  группы входов сумматора соединены с группами выходов первого и второго преобразователей пр мого коца в обратный соответственно, группа входов третьего преобразовател  пр мого кода в обратный соединена с группой выходов узла сложени  переноса, старший разр д группы вьрсоцов узла сложени  переноса соединен с первым входом формировател  сигнала переноса, первый выход блока сравнени  операндов соедине с входами третьих преобразователей пр мого кода в обратный всех блоков сложени , второй выход блока сравнени  операндов  вл етс  выходом знака результата устройства, выход формировател  сигнала переноса i -го блока сложени  (1 1 К-1) соединен с входом узла сложени  переноса ( i + 1)-го блока сложени , введены в каждый блок сложени  регистр, узел контрол  и четыре сумматора по модулю два, причем в каждом блоке сложени  выходы первого и второго сумматоров по модулю два соединены с входами первого и второго преобразователей пр мого кода в обратный соответственно, выходы третьего и четвертого сумматоров по модулю два соединены соответственно с вторым и третьим входами формировател  сигнала переноса , группа выходов сумматора соединена с первой группой входов регистра, группа выходов которого соединена с группами входов узла контрол  и узла сложени  переноса, третий выход блока сравнени  операндов соединен с первыми входами первого и третьего сумматоров по модулю два всех блоков сложени , четвертый выход блока сравнени  операндов соединен с первыми входами второго и четве{ того сумматоров по модулю два всех блоков сложени , в каждом блоке сложени  вторые входы третьего и четвертого сумматоров по модулю два соединены с входами старших разр дов группы входов первого и второго преобразователей пр мого кода в обратньй соответственно, первый вход устройства соединен с вторыми входами первого и второго сумматоров по модулю два, входами регистров и первыми входами узлов контрол  всех блоков сложени , второй вход устройства соединен с вторыми входами узлов контрол  всех блоков сложени , вторые группы входов регистров всех блоков сложени   вл ютс  управл ющими входами устройства , выходы узлов контрол  всех разр дных блоков сложени   вл ютс  выходами неисправности устройства. Кроме того, узел контрол  содержит регистр, группу сумматоров по модулю два, элемент ИЛИ, элемент И, причем первые входы сумматоров по модулю два группы соединены с входами данных соответствующих разр дов регистра и образуют группу входов узла контрол , выходы регистра соединены с вторыми входами соответствующих сумматоров по модулю ава группы, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с первым входом элемента И, выход которого  вл етс  выходом узла контрол , управл ющий вход регистра и второй вход элемента И  вл ютс  соотве ственно первым и вторым входами узла контрол . Устройство может функционировать в любом коде и системе счислени  с лю- бым основанием В качестве примера удобнее рассматривать работу устройства в многофазном коде, поскольку этот код обладает высокой контролеспособностью и возможностью исправлени  ошибок любого арифметического или логического устройства . Эти свойства многофазного кода св заны с его структурой. Примем основание системы fr- равным дес ти (п тифазный код). На фиг. 1 изображена ст гктурна  схема устройства; на фиг. 2 - функциональна  схема преобразовател  пр мого п тифазного кода в обратньй; на фиг. 3 - функциональна  схема двух разр дов ре- гистра; на фиг. 4 - функциональна  схе- ма узла контрол ; на фиг. 5 - временна  диаграмма работы узла контрол . Устройство содержит блок 1 сравнени  операндов, блоки 2 - 4. сложени , преобразователи 5-7 пр мого (п тифазно- го) кода в обратный, сумматоры 8 11 . по модулю два, узел 12 контрол , сумма тор 13, регистр 14, узел 15 сложени  переноса, формирователь 16 сигнала пе- реноса. Преобразователь пр мого п тифазного кода в обратный содержит элементы 2И-ИЛИ 17 - 21 и элемент ИЛИг-НЕ 22. Два разр да регистра 14 содержат два f S-триггера 23 и 24, состо щие из элементов И-НЕ 25 - 28, два узла 29 и ЗО управлени , состо щие из элементов И-НЕ 31-38, и элемент ИЛИ-НЕ 39. Узел 12 контрол  содержит регистр 4О, группу 41 сумматоров по модулю два, элемент ИЛИ 42, элемент И 43. Блок сложени  содержит сумматор 13, . на входы которого через преобразователи 5 и 6 пр мого п тифазного кода в обратный подаютс  операнды Л В представленные в п тифазном коде. На выходе сумматора установлен регистр 14, который управл етс  первьгм импульсом опроса Н, , поступающим с первого входа устройства. При отсутствии Ни в триггеры . регистра записьшаютс  сигналы 2 2 - 1 Я- Я2° tj, 4,5 Р наличии Н в регистр записываетс  вспомогательный код. На выходе регистра расположен узел 15 сложени  переноса, осуществл ющий сложение выходных сигналов регистра 14 и сигнала переноса Pjt.H3 предьщущего разр дного блока. Результат сложени  , , ... .(Ц подаетс  на входы третьего преобразовател  7 пр мого п ти-фазнЪго кода в обратный, выход когорого  вл етс  выходом результата цантэго разр да устройства. Формирователь 16 сигнала переноса вырабатьшает сигнал переноса РК а .по- ., следующий разр д. Дл  этого на его входы подаютс  сигналы п тых фаз опервнцов и сигнал п той фазы узла 15 сложени  переноса. В каждом блоке сложени  устройства установлены четыре сумматора 8-11 по модулю два. Сумматоры 8 и 9 по модулю два управл ют сменой кодов в пре- образовател х 5 и 6 соответственно, дл  чего на их первые входы подаютс  сигналы 2дИ Z третьего и второго выходов блока 1 сравнени  операндов, который на первом выходе формирует также сигнал Zq .управл ющий работой третьего преобразовател  7 пр мого кода в обрат- хй, а на вторые входы, сумматоров 8 и 9 по модулю два подаетс  первый им пульс опроса Н . Сумматоры 10 и ll по модулю два управл ютработой форМи- ровател  16 сигнала переноса, суммиру  по модулю 2 соответственно сигналы 2 и а, . bj. Узел 12 контрол  подключен к выходу регистра 14 и управл етс  первым и вторым импульсами опроса, которые поступают с первого и второго входов устройства соответственно. По первому импульсу опроса в узле 12 контрол  осуществдаютс  поразр дное сравнение сигнала с выхода сумматора 13 , S-S сигнала, преобразованного во вспомогательный код. С приходом второго импульса опроса результат этого сравнени  поступает на выход узла 12 контрол  в виде сигнала М , который несет информацию о правильности вьшолнени  операции суммировани  операндов Л | и В . Общий цл  всех блоков сложени  блок 1 сравнени  операндов формирует сигналы ZQ , 2|, Zo и знак выходного числа ain. На его входы подаютс  сигналы операндов А и & сигналы знаков операндов ct. Блоки 2 - 4 сложени  имеют входные шины операндов А« и Q, щины отключени  t и выходные щины результата сложени  79 сигнала контрол  М . Разр цы соединены между собой по шинам переноса. Рассмотрим более подробно принципы построени  и работу отдельных блоков устройства. Контролируемым узлом кажа го блока .сложени  устройства  вл етс  сумматор 13. Необходимость первоочер ного контрол  именно сумматора обь с- н етс  тем, что он наиболее сложен и требует самых больших из всех узлов устройства аппаратурных затрат. Св зь между цифрами дес тичного кода и сигналами фаз п тифазного кода выражаетс  следующим образом: . ...v5, .,,vb; ...y7-, ... v8 5vGv...v9.(Я Логические выражени  сигналов.фаз ре- зультата сложени  будут иметь следующ вид:. ..-.-- . т - . з%«з V Vb b o vljjb 01 vKfega vb bd V Яг2-ЧЧ Vs ЧЧ 5 V Ъ- 2 4V3 ЧЧ«2 W-. Vs V5VV.«3

%. Ч«2 Ч%

,-44V 2V3 3V2 4V-l

,,-.

-t %

«2

-m-i m-2- «m

При 1 1 строки каждой последующей матрицы образуютс  сдвигом на единицу вторых элементов конъюкций в строках предьщущей матрицы слева направо по кругу. Тогда 8 , . Из логических выражений (2) очевиц- на реализаци  принципиальной схемы сумматора , работающего в многофазном Такой сумматор представл ет собой . матрицу размерами п х т,в узлах которой расположены трехвходовые элементы И, на входы которых подаютс  сигналы фаз операндов А и В или их инверсии. Выходы элементов И каждого столбца матрицы объедин ютс  с помощью дес тивходовых элементов ИЛИ. Логическое выражение результата сложени  чисел А и В в многс)фазном коде с любым основанием можно представить в матричной форме записи i f,2,...,m; НА,М ,2,...,m, где Ai - квадратна  матрица размерами - 1л.ОС( А джмл 1- ..-.W. f.f элементами которой  вл ютс  онъюкции второго ранга из р да т.«ш-1.-Л,,-1.-.1- При i -1 элементы конъюкций равны и перва  строка матрицы Л представл ет собой первые ш элементов р да (4). Последующие строки матрицы Л образуютс  сдвигом на единицу элементов р да (4) слева направо по кругу, следовательно, 99&3 в; в (3) представл ет собой матрицустолбец , элементами конторой  вл ютс  конъюкции второго из р да .,,..b. (5) При j № члены конъкждий равны .и столбец матрицы Вт представл ет

; Вп,rt-1 ч

П) 2в4 собой первые m элементов р да (5). При вторые элемейтъ конькжций образуютс  последовательным сдвигом членов р да (5) на едв5 ницу слева направо по кругу, следовательно ,.

Преобразование пр мого многофазного кода в обратный и наоборот осуществл етс  следующим образом: .. Л

0

.

тм

.01 П±

,

«

а

«.

m или дл  п тифазнрго кода

щем виде дл  т- фазного кода преоб|разо-. ванне из пр мого многофазного кода во вспомогательный и обратно записываетс  следующим образом:

20

m-2

Vm-s i

25

«VS,тп-2

«i

а.

о-З

г

Преобразование пр мого п тифазного кода в обратный выполн етс  преобразо вател ми 5-7 (фиг, 2), Каждьй преобразователь пр мого кода в обратный состоит из инвертора и п ти элементов 2И-ИЛИ 17 - 21,- на входы которых подаютс  сигналы пр мого кода а , dn ..., dr S, ас вь1хода снимаютс  сигналы обратного п тифазного кода q,, «2 , ... cfj . Преобразование кода осуществл етс  только прж наличии управл .юшего сигнала Zee 1. Если 2с( О,

то о « ; с«2 ... , с «5.

Формирователь 16 сигнала переноса опвсьшаетс  алгоритмом

.Р а Ъ К гт m

или дл  п тифазного кода

fV Узел 15 слрже1вг  переноса осуществл ет сложение сигнала переноса ess пре- дыдущего разр да И: выходных сигналов. сумматора. Он Представл ет собой, матри- цу двухвходовых лоп ёских элементов 55 И размерами 2хт . Выходы элементов И каждого столбца матрицы объедин ютс  двухвходовыми элементами ИЛИ. В обПри нечетном числе фаз одна из фаз кода при преобразовании не измен етс  {в случае П5ггифазного кода - V семи- фазного - ( и т.д.).,

Преобразование во вспомогательнзый код осуществл етс  в регистре 14 „.

(фиг. 3). Регистр состоит из Rs геров 23 и 24 и узлов 29 и 30 управлени  триггерами. При наличии вьюокого уровн  на шинах отключени  Ы сигналов, обозначенных Откл. cj и Откп. q,a. и

при отсутствии первого импульса опроса : Н -1 в триггер 23 через элементы И-НЕ 31 и 32 записываетс  сигнал V триггер 24 через элементы 35 и

36- сигнал ц, , что соответствует

пр мому п тифазному коду. При поступлений Н,, управление триггерами осутцествл етс  через элементы И-НЕ 33, 34,

37и 38. При этом в триггер 23 записываетс  сигнал а в триггер 24 сигнал . и, таким образам, на выхоое регистра образуетс  вспомогательный код (табл. 1). .Преобразование сигналов 1 и их запись в регистр производитс  аналогичньш образом. в случае п тнфазного кода проходит через регистр без преобразовани . Таблица Прецьщущее состо.  ние Препы- аущее состо ние При сигнале низкого уровн  на однбй из шин отключени , например на шине Откл. , до поступлени  первого импульра опроса во все триггеры регистра, за исключением первого, который сохран ет предыдущее состо ние, записываютс  сигналы пр мого кода. С приходом Н в триггеры регистра записываетс  вспомогательный код, причем в триггер 23записываетс  сигнал а триггер. 24сохран ет предыдущее состо ние. Таким образом сигнал о оказываетс  , отключенным и не участвует в формирова- Г-, НИИ кодов на выходе регистра. При низком уровне на шине Откл. cj,l регистр работает аналогичным образом с той лшиь разницей , что теперь в формировании кодов не участвует сигнал . Работа регистра возможна при отключении только одного из двух сигналов, которые преобразуютс  друг в друга при преобразовании пр мого кода во вспомогательный и обратно. Так, дл  п тифазного кода можно одновременно отключить сигналы Ц,|,и с или , но не ai и сз, При этом в формировании множества цифр отключенного сигнала участвует в преобразованном виде другой сигнал кода (например, вместо сигнал ц,, вместо с -сигнал ). Узел 12 контрол  (фиг. 4) состоит из параллельного регистра 40, вьшолненкого на D -триггерах, группы 41 сумматоров по модулю два, элемента ИЛИ 42 и двухвхоцового элемента И 43. На вход регистра 4О и первые входы сумматоров по модулю два группы 41 подаютс  сигналы ц,J, , ... , «VjC выхода регистра 14. Запись этих сигналов в регистр 4О осуществл етс  по первому импульсу опроса, и с выхода регистра они подаютс  на вторые входы сумматоров по модулю два группы 41. Если на входах хот  бы одного из сумматоров по модулю два группы 41 значени  сигналов отличаютс  друг от друга, что свидетельствует об ошибке, то на выходе элемента ИЛИ 42 по вл етс  сигнал высокого уровн , которьй передаетс  на вход элемента И 43 и по второму импульсу опроса Н на выход узла 12 контрол . Временнью диаграммы , иллюстрирующие работу узла 12 контрол , приведены на фиг. 5. Устройство дл  сложени  и вычитани  работает следующим образом. Операнды А и В подаютс  на входы устройства до поступлени  первого импульса опроса. Логический блок 1 вьшодн ет сравнение абсолютных величин операндов и сложение по модулю два знаков операндов da и ci-b Если знаки совпадают , то сигналы ZQ 2 и Zo на выходе блока 1 сравнени  операндов равны нулю и преобразование кодов в преобразовател х 5-7 каждого разр дного блока не осуществл етс . В этом случае устрой- ство работает как многоразр дньй сумма ° а « совпадают, то формируютс  управл ющие сигналы дл  изменени  кода одного из слагаемых и кода суммы, причем в обратный код F г-i всегда преобразуетс  большее из чисел : - - Например, при ,2с( 1,, 2:с 1. При этом на выходе устройства формируетс  число, равное разности А В.. Знак суммы оСо формируетс  логическим блоком в соответствии с таблицей истинности (табл. 2), где /а 1 при |3 О при . Таблида2 Продолжение табл. : В регистр 14 каждого разр да запи- сываетс  пр мой код сигнала с выхода сумматора, затем осуществл етс  сложение этого сигнала с сигналом переноса из предыдущего разр да в узле 15, выходные сигналы , , ... ,q, которого преобразуютс  в обратный код (если ZQ 1) и поступают на выходные шины разр дного блока. Формирование сигнала переноса в последующий разр д производитс  по форму ле (6), если Z0 Z. О. В том случае когда одно из слагаемых преобразуетс  в обратный код, то п та  фаза этого сла гаемого, участвующа  в формировании сигнала р, инвертируетс  сумматорами 10 или 11 по модулю два. С приходом первого импульса опроса сигналы изменени  кода в преобразовател х 5 и в Z и Zjj измен ютс  при помо щи сумматоров 8 и 9 по модулю два на противоположные. Это необходимо дл  того, чтобы осуществить переключени  в сумматоре. Теперь сигнал формируетс  элементами матрицы сумматора, . предназначенными дл  формировани  cj, и наоборот сигнал cj, формируетс  элеме тами матрицы дл  { 1. Таким же образом переключаютс  элементы матрицы дл  и . В регистр 14 при наличии . записьшаетс  вспомогательный код, который также заноситс  и в регистр блока контрол . Вспомогательный код, который, в сущности, представл ет собой пр мой код, полученный посредством переключени  элементов матрицы сумматора , складываетс  с сигналом переноса из -предыдущего разрвда в узле 15 и не рез третий преобразователь 7 поступает на соответствующий выход результата устройства. После окончани ми (фиг. 5, момент t,) в каждом разр де устройства происход т обратные переключени  и формиро9 4 ванне CJli осуществл етс  таким же обра- зом, как до прихода Н, . При этом в узле 12 контрол  поразр дно сравниваютс  иваю сигналы кода С{, , 2 Vs г 3 санные во врем  Ни , и сигналы этого по окончании . В кода, полученные том случае, когда .сумматор функционирует нормально, эти сигналы совпадают и на выходе элемента ИЛИ 42 сигнал от сутствует. . Если, в одном из разр дов сумматора произошел кратковременный сбой или имеетс  неисправный элемент, то сигналы в узле 12 контрол , записаннью во врем  и сигналы, полученные по окончании Н;., полностью не совпадают и на выходе элемента ИЛИ 42 по вл етс  сигнал схиибки, который по второму импульсу опроса Н2 передаетс  на выход блока контрол . В этом случае число на выходе разр да не соответствует сумме входных чисел А и В . Дл  обнаружени  неисправного элемента сумматора необходимо произвести поочередное отключение элементов сумматора , подава  сигнал низкого уровн  поочередно на щины отключени  Откл. , Откл. 1аИ т.д. Отключение выполн етс  вручную с помощью переключателей, но в принципе может быть автоматизировано. Если при подаче низкого уровн  на одну из щин, например Откл. 4 с иибки М исчезнет, это означает, что неисправный элемент находитс  в той части матрицы сумматора, котора  формирует сигнал, записанный в обозначении данной щины отключени  ( ). После окончани  первого импульса опроса вьйсодное число данного разр да будет соответствовать результату сложени  операндов. В том случае, когда сигнал ошибки не исчезает при отключении поочередно всех щин отключени , необходимо производить попарное отключение шин. Устройство с отключенными элементами сумматора сохран ет свою работоспособность, что показывает его высокую надежность. Таким образом, предлагаемое устройсгтво дл  сложени  и вычитани  при сох ранени  быстродействи  прсутотипа дает возможность.контролировать операцию сложени  двух операндов и отключать до половины исправных элементов матрицы сумматора в каждом блоке сложени , повьпиает достоверность вычислений уст. jpoficTBa. 15 и 3 о б Формула р в т е н и   5 1. Многоразр дное устройство дл  сложени  и вьиитани , содеркащее блок сравнени  операндов и К блоков сложени , каждый из которых содержит сумматор, три преобразовател  пр мого кода в обратный , формирователь сигнала переноса, узел сложени  переноса, пр чем входы блока сравнени  операндов  вл ютс  входами первого ивторого операндов устрой- ства, входы первых преобразователей пр мого кода в обратный всех блоков сложени  соединены с входами соответствующих разр дов первого операнда устройства , входы вторых преобразователей пр мого кода в обратный всех блоков сложени  соединены с входами соответствующих разр дов второго операнда устройства, выходы третьих преобразователей пр мого кода в обратный .всех блоков сложени   вл ютс  выходами результата устройства, в каждом блоке сложени  перва  и втора  группы входов сумматора соединены с группами выходов первого и второго преобразователей пр мого кода в обратный соответственно, группа входов третьего преобразовател  пр мого кода в обратньй соединена с группой выходов узла сложе- ни  переноса, старший разр д группы выходов узла сложени  переноса соединен с первым входом формировател  сигнала переноса, первый выход блока сравнени  операндов соединен с входами третьих преобразователей пр мого кода в обратны всех блоков сложени , второй выход блока .сравнени  операндов  вл етс  выходом знака результата устройства, выход форьмировател  сигнала переноса -го блока сложени  (14 i К-1 ) соединен с входом узла сложени  переноса {i + 1)го блока сложени , отл. и чающее с   тем, что, с  елью повьщдени  достоверности вычислений, в каждый блок сложени  введены регистр, узел контрол  и четыре сумматора по модулю два, причем в к.аждом блоке сложени  выходы первого и второго сумматоров по модулю два соединены с входами первого и второго преобразователей пр мого кода в обратный соответственно, выходы третьего и четЕиертого сумматоров по модулю два соединены соответственно с вторым и третьим входами- формировател  сигнала переноса, группа выходов сумматора соеЙ53 4 динена с первой группой вхоцов регистра, группа выходов которого соединена с группами входов узла контрол  и узла сложени  переноса, третий выход блока сравнени  операндов соединен с первыми входами первого и третьего сумматоров по модулю два всех блоков сложени , четвертый выход блока сравнени  операндов соединен с первыми входами второго и четвертого сумматоров по модулю два всех блоков сложени , в каждом блоке сложени  вторые входы третьего и четвертого сумматоров по модулю два соединены с входами старших разр дов группы |Входов первого и второго преобразователей пр мого кода в обратный соответственно , первьй вход устройства соединен с вторыми входами первого и второго сумматоров по модулю два, входами регистров и первыми входами узлов контрол  всех блоков сложени , второй вход устройства соединен с вторыми входами узлов контрол  всех блоков сложени , вторые группы входов регистров всех блоков сложени   вл ютс  управл ющими входами устройства, выходы узлов контрол  всех блоков сложени   вл ютс  выходами неисправности устройства. 2. Устройство по п, 1, о т л и ч а ю щ е е с   тем, что узел контрол  содер жит регистр, группу сумматоров по модулю два, элемент ИЛИ, элемент И, причем первые входы сумматоров по модулю два группы соединены с входами данных соответствующих разр дов регистра и образуют группу входов узла контрол , выходы регистра соединены с вторыми входами соответствующих сумматоров по модулю два группы, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с первым входом элемента И, выход которого  вл етс  выходом узла контрол , управл ющий вход ргистра и второй вход элемента И  вл ютс  соответственно первым и вторым входами узла контрол . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 739530, кл. G, 06 F 7/385, 1978. 2.Авторское свидетельство СССР по за вке № 2981297/18-24, кл. G 06 F 7/50, 1980 (прототип).

«

у/

.4

Н,

2

/

«J

М,

.f

сриг.5

Claims (2)

1. Формула изобретения I

   1. Многоразрядное устройство для сложения и вычитания, содержащее блок сравнения операндов и К блоков сложения, 5 каждый из которых, содержит сумматор, три преобразователя прямого кода в обратный, формирователь сигнала переноса, узел сложения переноса, причем входы блока сравнения операндов являются вхо- ю дами первого и'второго операндов устройства, входы первых преобразователей прямого кода в обратный всех блоков сложения соединены с входами соответствующих разрядов первого операнда устройст- 15 ва, входы вторых преобразователей прямого кода в обратный всех блоков сложения соединены с входами соответствующих разрядов второго операнда устройства, выходы третьих преобразователей прямо- 20 го кода в обратный всех блоков сложения являются выходами результата устройства/ в каждом блоке сложения первая и вторая • группы входов сумматора соединены с группами выходов первого и второго пре- 25 образователей прямого кода в обратный соответственно, группа входов третьего преобразователя прямого кода в обратный соединена с группой выходов узла сложе— · ния переноса, старший разряд группы 30 выходов узла сложения переноса соединен, с первым входом формирователя сигнала переноса, первый выход блока сравнения операндов соединен с входами третьих преобразователей прямого кода в обратный_/5 всех блоков сложения, второй выход блока сравнения операндов является выходом знака результата устройства, выход формирователя сигнала переноса 4 -го блока сложения ( 1 « 1<К-1 ) соединен с ₄₀ входом узла сложения переноса ( -i + 1)го блока сложения, отличающее — с я тем, что, с целью повышения достоверности вычислений, в каждый блок сложения введены регистр, узел контроля и ₄₅ четыре сумматора по модулю два, причем в каждом блоке сложения выходы первого и второго сумматоров по модулю два соединены с входами первого и второго прёобразователей прямого кода в обрат- ₅₀ ный соответственно, выходы третьего и четвертого сумматоров по модулю два соединены соответственно с вторым и третьим входами- формирователя сигнала переноса, группа выходов сумматора сое динена с первой группой входов регистра, группа выходов которого соединена с группами входов узла контроля и узла сложения переноса, третий выход блока сравнения операндов соединен с первыми входами первого и третьего сумматоров по модулю два всех блоков сложения, четвертый выход блока сравнения операндов соединен с первыми входами второго и четвертого сумматоров по модулю два всех блоков сложения, в каждом блоке сложения вторые входы третьего и четвертого сумматоров по модулю два соединены с входами старших разрядов группы ^входов первого и второго преобразователей прямого кода в обратный соответственно, первый вход устройства соединен с ' вторыми входами первого и второго сумматоров по модулю два, входами регистров и первыми входами узлов контроля всех блоков сложения, второй вход устройства соединен с вторыми входами узлов контроля всех блоков сложения, вторые группы входов регистров всех блоков сложения являются управляющими входами устройства', выходы узлов контроля всех блоков сложения являются выходами неисправности устройства.
2. 2. Устройство по π. 1, о т л и чающееся тем, что узел контроля содержит регистр, группу сумматоров по модулю два, элемент ИЛИ, элемент И, причем первые входы сумматоров по модулю два группы соединены с входами данных соответствующих разрядов регистра и образуют группу входов узла контроля, выходы регистра соединены с вторыми входами соответствующих сумматоров по модулю два группы, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с первым входом элемента И, выход которого является выходом узла контроля, управляющий вход регистра и второй вход элемента И являются соответственно первым и вторым входами узла контроля.