(54) ГЕНЕРАТОР КВАЗИРЕГУЛЯРНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ Изобретение относитс к импульсно технике и может быть использовано дл генерации импульсов с произвольными длительност ми и интервалами .между ними, в частности дл проверки различных радиотехнических систем, использующих принцип стробировани , .синхронизации, накоплени и т.п. По основному авт. св. Н 866717 из вестен генератор, содержащий генератор тактовых импульсов, два делител частоты с переменным коэффициентом делени , блок программировани , регистр сдвига с сумматором по моду лю два в цепи обратной св зи, реверсивный счетчик, элементы И, ИЛИ, три гер, коммутатор 11 1. Известнь й генератор обеспечивает формирование последовательностн импульсов с квазирегул рным периодом, но с посто нной длительностью, равной длительности импульсов на выхо,-. дах реверсивного счетчика .ИМПУЛЬСОВ Целью изо етени вл етс расширение функциональных возможностей генератора квазирегул рных последовательностей импульсов за счет возможности формировани импульса с переменной длительностью. Поставленна цель достигаетс тем, что в генератор квазирегул рных последовательностей импульсов, содержащий генератор тактовых импульсов, выход которого подключен ко входу первого делител частоты с переменным коэффициентом делени , блок программировани , регистр сдвига с сумматором по модулю два в цегм обратной св зи, элемент И, элемент ИЛИ, второй делитель частоты с переменным коэффициентом делени , элемент задержки, триггер, коммутатор и реверсивный счетчик, суммируюи й и вычитающий входы которого подключены соответственно к первому и второму выходам коммутатора, первый вход которого соединен с выходом сумматора по модулю два, второй вход соедине с выходом элемента И, первый вход которого подключен к выходу первого и входу второго делител частоты с переменным коэффициентом делени , управл ющие входы которых подключены к выходам блока программировани , а выход второго.делител частоты с пе ременным коэффициентом делени сое динен с синхронизирующим входом регистра сдвига непосредственно и чере Элемент задержки с первым входом три гера и установочным входом реверсивного счетчика, разр дные входы кото рого подключены к соответствующим разр дным выходам регистра сдвига, выходы реверсивного счетчика через элемент ИЛИ соединены со вторым входом триггера, выход которого подключен ко второму входу элемента И, дополнительно введены делитель частоты с переменным коэффициентом делени , триггер, элемент И, комкутатор , реверсивный счетчик, элемент ИЛИ, причем вход дополнительного делител частоты с переменным коэффициентом делени соединен с выходом генератора тактовых импульсов, а управл ющие входы соединены с дополнительными выходами блока программировани , а выход дополнительного делител частоты с переменным коэффициентом делени соединен с первым входом дополнительного элемента И, второй вход которого соединен с первым выходом дополнительного триггера первый и второй входы которого соответственно подключены к выходам основного и дополнительного элементов ИЛИ, суммирующий и вычитающий входы дополнительного реверсивного счетчика соединены с соответствующими выходами дополнительного комму татора, первый вход которого соединен с выходом дополнительного элемен та И, установочный вход дополнительного реверсивного счетчика соединен с выходом элемента задержки, а разр дные входы соединены с соответству ющими разр дными выходами регистра сдвига, при этом выходы дополнительного реверсивного счетчика соединены с соответствующими входами дополнительного элемента ИЛИ, а второй вход дополнительного коммутатора соединен с выходом одного из разр дов ре гистра сдвига. На чертеже представлена функциональна схема генератора квазирегул рных последовательностей импульсов . Генератор квазирегул рных последовательностей импульсов содержит генератор 1 тактовых импульсов, делители 2 и 3 частоты с переменным коэффициентом делени , регистр Ц сдвига с сумматором 5 по модулю два в цепи обратной св зи, элемент 6 задержки, триггер 7, элемент И 8, коммутатор 9, реверсивный счетчик 10, элемент ИЛИ 11, блок 12 программировани , дог. полнительный делитель 13 частоты с переменным коэффициентом делени , дополнительный триггер Il, дополнительный элемент И 15, дополнительный коммутатор 16, дополнительный реверсивный счетчик 17, дополнительный элемент ИЛИ 18. Генератор квазирегул рных последовательностей импульсов работает следующим образом. Импульсы с выхода генератора 1, следующие с частотой FQ через делитель 2 поступают на вход делител 3 и непосредственно на вход делител 13. Частота импульсов на. выходе делител 2 равна ,.на выходе делител 3 iflti i- .. 0 выходе делител 13 - V . Коэффициенты делени делителей2, 3. и 13ni, ПИЯ соответственно определ ютс кодаNM, формируемыми блоком 12. Код, присутствующий на первых выходах блока 12, определ ет коэффициент делени m делител 2, на вторых выходах блока 12 - козгф($мциент делени п делител 3, а на дополнительных вы ходах блока 12 - коэффициент делени q делител 13. Импульс с выхода делител 3 переводит регистр k сдвига в очередное состо ние, сдвига информацию во всех его разр дах, начина со второго и записыва в его первый разр д информацию, определ емую видом обратной св зи, цепь которой содержит , сумматор 5 по модулю два. Этот же и мпульс, задержанный элементом Ь задержки на врем f ., проходит на установочные входы р еверсивных счетчиков 10 и 17, переписыва в их разр ды содержимое соответствующих разр дов регйстра Ц сдвига, и на первый вход триггера 7, устанавлива его в единичное состо ние, На первом входе элемента И 8 с этого 5 момента присутствует e ciMничный потенциал и импульсы с выхода делител 2 начинают поступать через элемен вход коммутатора 9. Эти импульсы коммутируютс на суммирующий или вычитающий вход реверсивного счетчика 10 в зависимости от того, какой потенциал - нулевой или единичный присутствует на управл ющем входе коммутатора 9. Импульс на первом выходе реверсивного счетчика 10 формируетс при его переполнении по максимуму, а на втором - по мини куму. Импульс с люб го из этих выходов,через элемент ИЛИ 11 поступает на второй вход три гера 7 и, опрокидыва его, запирает элемент И 8. Этот же импульс поступает на первый вход триггера 1, ус танавлива его в единичное состо ни При этом на втором выходе триггера Ц формируетс передний фронт выходного импульса и импульсы с выхода делител 13 начинают поступать через коммутатор 16 на суммирующий или вычитающий вход реверсивного счетчика 17, При его переполнении п любому из этих входов.импульс с одного из его выходов через элемент ИЛИ 18 устанавливает триггер И в нулевое состо11иие. При этом на втором его выходе формируетс задний JjppHT выходного импульса. Выходы разр дов регистра сдвиг соединены с разр дами реверсивных счетчиков 10 и 17 лю&11м способом, исключа случай, когда выход первого разр да регистра сдвига соединен со входом первого разр да реверсивного счетчика 10 или 17, вт рой - со вторыми и т.д. Номера соед ненных между собой разр дов реверсивных счетчиков 10 и J7 также не совпадают в общем случае между собой . Это исключает элемент регул рности в последовательности двоичных чисел, переписываемь1х из регистра k сдвига в реверсивные счетчики 10 и 17, так как если N, - двоич ное ЧИСЛО, Присутствующее в разр да evirtiiioo а г з-зглапл регистра сдвига 4,i а следующее за ним двоичное число, то NiVr.2 , или + 1 или N.- или 2 N - , где k - количество разр дов регистра k сдвига. Поэтому очевидно, что целесообразно количество разр дов реверсивных счетчиков 10 и 17 9 выбирать меньшим, чем количество разр дов регистра k сдвига. Импульсна последовательность с выхода делител 2 коммутируетс на суммирующий или вычитающий вход реверсивного счетчика 10, а с выхода делител 13 - на суммирующий или вычитающий вход реверсивного счетчика 17 после по влени импульса на выходе элемента 6 задержки по псевдослучайному закону и определ етс соответственно потенциалом на выходе сумматора 5 по модулю два и на соотвётстеующе.м разр дном выходе регистра . Это такт же снижает элемент детерминированности между двум следующими друг за другом двоичными числами, переписываемыми в реверсивные счетчики 10 и 17. Среднее значение периода Т квазирегул рной последовательности импульсов равно периоду T,j..следовани импульсов на , выходе делител 3, т.е. м(Т) . . а дисперси i Fo . определ етс частотой F, следовани импульсов на выходе дели количеством разр дов реверСИвного счетчика 10. Максимальный во времени интервал между импульсами на выходе реверсивного счетчика 10 и импульсом на выходе делител 3 определ етс выражением : . . ()т р -- . Так как распределение от О до ( 1) чисел, переписываемз1х в разр ды реверсивного счетчика 10 вл етс равномерным (одно из фундаментальных свойств датчика псевдослучайных чисел на регистре сдвига), дисперси периода Т импульсов квазирвгул рной последовательности определ етс как Жт)-. 5F Максимальна длительностьГцц у импульса на втором выходе триггера 1 определ етс частотой F. на выходе - п:з « делител 13 и разр дностью г реверсивного счетчика Г/. . . тг Так как числа от О до (2 - 1) , переписываемые в реверсивный счетчик 17 также распределены равномер но, то математическое ожидание и дис Перси йи соответственно равны(54) GENERATOR OF QUASI-REGULAR SEQUENCES The invention relates to a pulsed technique and can be used to generate pulses with arbitrary lengths and intervals between them, in particular for testing various radio systems using the principle of gating, synchronization, accumulation, and the like. According to the main author. St. An H 866717 generator is known, comprising a clock pulse generator, two frequency dividers with a variable division factor, a programming unit, a shift register with a modulo-two adder in the feedback circuit, a reversible counter, AND, OR, three ger, switch 11 The lime generator provides the formation of a series of pulses with a quasi-regular period, but with a constant duration equal to the duration of the pulses at the output, -. dah reversible counter. PULSES The aim of the simulation is to expand the functionality of the generator of quasi-regular sequences of pulses due to the possibility of the formation of a pulse with a variable duration. The goal is achieved by the fact that the generator of quasi-regular pulse sequences, which contains a clock generator, the output of which is connected to the input of the first frequency divider with a variable division factor, a programming unit, a shift register with a modulo-two adder in feedback loops, element I, an OR element, a second frequency divider with a variable division factor, a delay element, a trigger, a switch and a reversible counter, the summing and subtracting inputs of which are connected respectively to n The first and second outputs of the switch, the first input of which is connected to the output of the modulo two adder, the second input connected to the output of the element I, the first input of which is connected to the output of the first and the input of the second frequency divider with a variable division factor, the control inputs of which are connected to the outputs of the unit programming, and the output of the second frequency divider with a variable division factor is connected to the synchronization input of the shift register directly and over. The delay element with the first input is three meters and the setup input m reversible counter, the bit inputs of which are connected to the corresponding bit outputs of the shift register, the outputs of the reversible counter via the OR element are connected to the second trigger input, the output of which is connected to the second input of the AND element, a frequency divider with a variable division factor, a trigger, AND element, commutator, reversible counter, OR element, and the input of an additional frequency divider with a variable division factor is connected to the output of the clock generator, and the control The inputs are connected to the additional outputs of the programming unit, and the output of the additional frequency divider with a variable division factor is connected to the first input of the additional element AND, the second input of which is connected to the first output of the additional trigger, the first and second inputs of which are respectively connected to the outputs of the main and additional elements OR, the summing and subtracting inputs of the additional reversible counter are connected to the corresponding outputs of the additional switch; the first input which is connected to the output of the additional element And, the installation input of the additional reversible counter is connected to the output of the delay element, and the bit inputs are connected to the corresponding discharge outputs of the shift register, while the outputs of the additional reversible counter are connected to the corresponding inputs of the additional element OR, and the second the input of the additional switch is connected to the output of one of the bits of the shift register. The drawing shows a functional diagram of a generator of quasi-regular pulse sequences. The generator of quasi-regular pulse sequences contains a generator of 1 clock pulses, dividers 2 and 3 frequencies with a variable division factor, shift register C with adder 5 modulo two in the feedback circuit, delay element 6, trigger 7, element 8, switch 9, reversible counter 10, element OR 11, programming unit 12, dog. an additional divider 13 of the frequency with a variable division factor, an additional trigger Il, an additional element AND 15, an additional switch 16, an additional reversible counter 17, an additional element OR 18. The generator of quasiregular pulse sequences works as follows. The pulses from the output of the generator 1, the next with the frequency FQ through the divider 2 are fed to the input of the divider 3 and directly to the input of the divider 13. The frequency of the pulses is on. the output of divider 2 is equal to. on the output of divider 3 iflti i- .. 0 the output of divider 13 - V. The division factors of divisors 2, 3. and 13ni, PIA, are respectively determined by the code NM formed by block 12. The code present on the first outputs of block 12 determines the division factor m of divider 2, on the second outputs of block 12 - gozgf ($ d division cell n of divider 3 , and on the additional outputs of block 12, the division factor q of the divider 13. The pulse from the output of the divider 3 translates the shift register k into the next state, shifting information in all its bits, starting from the second and writing to its first bit, by the type of feedback, c the pack of which contains modulator two adder 5. The same and multiplex delayed by delay delay element b for time f. passes to the installation inputs of reversive counters 10 and 17, rewriting the contents of the corresponding bits of the shift register Q shift into their bits, and the first input of the trigger 7, setting it to one, At the first input of the element E8, from this 5th moment e ciM the potential and the pulses from the output of divider 2 begin to flow through the input elements of the switch 9. These pulses are switched to the summing or subtracting input p Eversive counter 10, depending on whether the potential is zero or single, is present at the control input of switch 9. An impulse at the first output of the reversible counter 10 is generated when it overflows to its maximum, and at the second, miniature. The pulse from any of these outputs, through the element OR 11, enters the second input three hera 7 and, overturning it, locks the element AND 8. The same impulse arrives at the first input of the trigger 1, setting it in one state. At the second the output of the trigger C is formed by the leading edge of the output pulse and the pulses from the output of the divider 13 begin to flow through the switch 16 to the summing or subtracting input of the reversible counter 17. When it overflows to any of these inputs, the pulse from one of its outputs through the element OR 18 sets t rigger And to zero status. In this case, at its second output, a rear output pulse JjppHT is formed. The outputs of the shift register bits are connected to the bits of the reversible counters 10 and 17 of the & 11m method, except for the case when the output of the first discharge of the shift register is connected to the input of the first discharge of the reversing counter 10 or 17, secondly with the second, and so on . The numbers of interconnected bits of reversible counters 10 and J7 also do not coincide in the general case with each other. This excludes the element of regularity in the sequence of binary numbers, rewritable from the shift register k to the reversible counters 10 and 17, since if N is a binary NUMBER, the evirtiiioo is present in the discharge register 4, i and the following is a binary number, then NiVr.2, or + 1 or N. - or 2 N -, where k is the number of bits of the shift register k. Therefore, it is obvious that it is advisable to choose the number of bits of the reversible counters 10 and 17 9 to be less than the number of bits of the shift register k. The pulse sequence from the output of divider 2 commutes to the summing or subtracting input of the reversible counter 10, and from the output of the divider 13 to the summing or subtracting input of the reversible counter 17 after the appearance of a pulse at the output of the delay element 6 according to a pseudo-random law and is determined accordingly by the potential at the output of the adder 5 modulo two and at the corresponding output of the register. This cycle reduces the element of determinism between two consecutive binary numbers rewritten into reversible counters 10 and 17. The average value of the period T of the quasi-regular sequence of pulses is equal to the period T, j. Of the pulse following, the output of the divider 3, i.e. m (T). . and dispersion i Fo. determined by the frequency F, the pulses at the output of the divide, the number of bits of the reversing counter 10. The time interval between the pulses at the output of the reversible counter 10 and the pulse at the output of divider 3 is determined by the expression:. . () t p -. Since the distribution of numbers from O to (1), rewritable into the bits of the reversible counter 10 is uniform (one of the fundamental properties of the pseudo-random number sensor on the shift register), the dispersion of period T of pulses of a quasi-curvulary sequence is defined as Жт). 5F The maximum duration of the Hz pulse at the second output of the trigger 1 is determined by the frequency F. At the output, p: 3 of the divider 13 and the digit r of the reversible counter G /. . . ng Since the numbers from O to (2 - 1), rewritable in the reversible counter 17 are also uniformly distributed, the expectation and the dispersed percentages are respectively
мсг. f. „,.аф .MSG f. „,. F.
Измен , при помощи блока 12 значени коэффициентов делени т, п и q делителей 2, 3 и 13 соответственно, и, таким образом, значени .F Fa. и Fj можно эффективно управл ть статистическими параметрами квазирегул рной последовательности импульсов.By changing, by means of block 12, the values of the division factors t, n, and q dividers 2, 3, and 13, respectively, and, thus, the values .F. Fa. and Fj can be effectively controlled by the statistical parameters of the quasi-regular pulse train.
Таким образом, предлагаемый генератор позвол ет получить квазирегу- 5 рную последовательность импульсов с заданными статическими параметрами с высокой стабильностью во времени последних, что харакхеризцгет также высокую надежность генератора.20Thus, the proposed generator allows to obtain a quasi-regular pulse train with given static parameters with high stability in time of the latter, which is also characterized by high generator reliability.