Claims (3)
Изобретение относитс к автоматике и вычислительной технике, в частности к задатчикзм поверочных и управл ющих сигналов сложной формы. Известен функциональный генераторj содержащий программный блок, регистры , блок формировани комбинаций серий импульсов, счетчики, блоки логиг ческих ключей, блоки выборки серий, сумматор, цифровой сглаживающий фильтр реверсивный счетчик и выходной цифроаналоговый преобразователь t11. Известен также функциональный генератор , содержащий генератор тактовых импульсов, блок управлени , счетчики , блок пам ти, сумматоры-накопители , вентили, матричный умножитель, регистр пам ти и выходной цифро-аналоговый преобразователь 2. Недостатками известных функцирнальных генераторов вл ютс пониженна точность воспроизведени сигналов сложной формы и сложность, перенастройки . Наиболее близким к изобретению в л етс генератор сигналов слржной формы , содержащий устройство управлени , посто нное запоминакицее устройство, генератор тактовых импульсов, выход которого соединен с входом делител частоты, а цифро-аналоговый преобразователь , подключенный выходом через последовательно соединенные аттенюатор и усилитель мощности к выходной шине генератора сигналов сложной формы , причем цифровой вход цифро-аналогового преобразовател соединена выходом посто нного запоминающего устройства , подключенного адресными входами к выходам делител частоты, а управл ющим входом -, к первому выходу устройства управлени , Соединенного входами с выходами делител частоты, а вторым выходом - с управл ющим входом цифро-аналогового преобразовател З . Недостатками устройства вл ютс пониженна точность воспроизведени сигналов сложной формы и сложность пе ренастройки, обусловленна необходимо стью перепрограммировани посто нного запоминающего устройства. Цель изобретени - повышение том .ности воспроизведени сигналов сложной формы и упрощение перенастройки. Поставленна цель достигаетс тем, что в генератор сигналов сложной формы , содержащий устройство управлени , посто нное запоминающее устройство, генератор тактовы х импульсов, выход которого соединен с входом делител частоты, и цифро-аналоговый преобразо ватель, подключенный выходом через по следовательно соединенные аттенюатор и усилитель мощности к выходной шине генератора сигналов сложной формы, дополнительно введены второй делитель частоты, И счетчиков адреса.(где М+1 - количество членов р да, аппроксимирующего воспроизводимый сигнал), И. узлов установки начального фазового сдвига, коммутаторы, Vi регистров сдвига, сумматор и регистр пам ти, подключенный выходами к входам цифроаналогового преобразовател , а входами - к выходам сумматора, соединенного управл ющим входом с первым выходом устройства управлени , вход которого подключен к выходу генератора тактовых импульсов и к входу второго делител частоты, соединенного выходами с вхбдами дешифратора, каждый выход которого подключен к соответствующему управл ющему входу первого и второго коммутаторов и к входу управле|«1и записью соответствующего регист ра сдвига, соединенного входом управлени сдвигом с соответствующим выходом первой группы выходов устройства управлени , выходами - с соответствующей группой информационных входов второго коммутатора, а установочными входами - с выходами посто нного запоминающе го устройства, подключенного адресными входами к выходам первого коммутатора, кажда группа информационных входов которого соединена с выходами соответствующего счетчика адреса , подключенного счетным входом к соответствующему выходу первого делител частоты, а установочными входами - к выходам соответствующего узла установки начального фазового сдвига, соединенного входом с соответствующим ЫХОДОМ второй группы выходов устройтва управлени , подключенного третьй группой выходов к управл ющим вхоам аттенюатора, а четвертой группой ыходов - к первой группе информацинных входов сумматора, соединенного торой группой и информационных входов выходами второго коммутатора. Кроме этого, устройство управлени содержит два делител частоты, переключатель , формирователь периода, два дешифратора, три коммутатора, группу из {И+1) дифференцирующих элементов, элемент ИЛИ, элемент задержки, элемент И, два регистра сдвига, триггер, блок сравнени кодов, блок управлени аттенюатором, группу из (к1 + 1) узлов установки множителей и узел установки частоты, подключенный выходами к входам первого дешифратора, соединенного выходами с управл ющими входами переключател и с управл ющими входами первого коммутатора, выходы которого вл ютс второй группой выходов устройства управлени , а информационные входы подключены к выходу формировател периода, соединенного входом с выходом переключател , подключенного сигнальными входами к выходам первого делител частоты, вход которого вл етс входом устройства управлени и соединен с первым входом элемента И и с входом второго делител частоты, подключенного выходами к входам второго дешифратора, каждый выход которого соединен с соответствующим управл ющим входом второго коммутатора, входом соответствующего дифференциру ющего элемента и с соответствующим управл ющим входом третьего коммутатора , первый выход которого подключен к входу первогорегистра сдвига, а остальные выходы вл ютс первой группой выходов устройства управлени , причем выходы дифференцирующих элементов соединены с входами элемента ИЛИ, подключенного выходом через элемент задержки к первому входу триггера, соединенного выходом с вторым входом элемента И и с первым входом второго регистра сдвига, подключенного вторым входом к выходу элемента И и к информационным входам третьего коммутатора , а выходами - к первой гоуппе входов блока сравнени кодов соединенного выходом с пеовым выходом устоойства управлени и с вторым входом тоиггеоа, а втооой гоуппой входов с выходами ВТОРОГО коммутатора, кажда группа информационных входов КОТОРОГО подключена к выходам соответствующего узла установки множител , причем выходы блока управлени аттенюатора и выходы первого регистра, сдвига вл ютс соответственно треть ей и четвертой группами выходов устройства управлени . При этом каждый узел установки на чального фазового сдвига содержит группу элементов И-НЕ,. два дешифратора , переключатель установки фазового сдвига и переключатель квадрантов, подключенный выходами к входам первого дешифратора, причем выходы переклю чател установки фазового сдвига соединены с входами второго дешифратора а выходы дешифраторов подключены к первым входам соответствующих элементов 1-НЕ группы, вторые входы и выхо .ды которых вл ютс соответственно входом и выходами узла установки начального фазового сдвига. На фиг, 1 изображена блок-схема ге нератора сигналов сложной формы; на фиг, 2 - блок-схема устройства управлени ; на фиг, 3 - схема узла установ ки начального фазового сдвига. Генератор сигналов сложной формы содержит ( фиг, 1) генератор 1 тактовых импульсов, первый и. .второй делите ли 2 и 3 частоты, ц сметчиков k адреса гдеИ+1 - количество членов р да, аппроксимирующего воспроизводимый сигнал), и узлов 5 установки начального фазового сдвига, дешифратор 6, первый и второй коммутаторы 7 и 8, по сто нное запоминающее устройство 9 И регистров 10 сдвига, усилитель 11 мощности, аттенюатор 12, сумматор 13, регистр 1 пам ти, цифро-аналоговый преобразователь 15 и устройство 16 уп . равлени . Выход генератора 1 соединен с входом делител 2 частоты. Преобразователь 15 подключен выходом через последовательно соединенные аттенюатор 12 и усилитель 11 мощности к выходной шине генератора сигналов сложной формы. Регистр 1 подключен выходами к входам преобразовател 15 а входами - к выходам сумматора 13, соединенного управл ющим входом с первым выходом 17 устройства 16 управлени . Вход устройства 16 управлени подключен к выходу генератора 1 и к входу делител 3 частоты, соединенного выходами с входами дешифратора 6. Каждый выход дешифратора 6 подключен к соответствующему управл ющему входу коммутаторов 7 и 8 и к входу управлени записью соответствующего регистра 10 сдвига, соединенного входом уп- , равлени сдвигом с соответствующим выходом первой группы 18 выходов устройства 16 управлени , выходами - с соответствующей группой информационных входов коммутатора 8, а установочными входами - с выходами посто нного запоминающего устройства 9. Запоминающее устройство 9 подключено адресными , входами к входам коммутатора 7, кажда группа информационных входов которого соединена с выходами соответствующего счетчика адреса, подключенного счетным входом к соответствующему выходу делител 2 частоты, а установочными входами - к выходам соответствующего узла 5 установки начального фазового сдвига, соединенного входом с соответствующим выходом второй группы 19 выходов устройства 16 управлени . Устройство 16 подключено третьей группой 20 выходов к управл ющим входам аттенюатора 12, а четвертой группой 21 выходов - к первой группе информационных входов сумматора 13, соединенного второй группой информационных входов с выходами коммутатора 8, , Устройство 16 управлени (фиг. 2) содержит первый и второй делители 22 и 23 частоты, переключатель 2k, формирователь 25 периода, первый и второй дешифраторы 26 и 27, первый, второй , третий коммутаторы 28-30, группу из (и+1) дифференцирующих элементов 31, элемент ИЛИ 32, элемент 33 задержки , элемент И 3, первый и второй регистры 35 и Зб сдвига, триггер 37, блок 38 сравнени кодов, блок 39 управлени аттенюатором, группу из (уц-1) узлов установки множителей и узел tl с выходом k2 установки частоты , подключенный выходами к входам дешифратора 26. Дешифратор 2б соедине н выходами с управл ющими входами переключател и с управл ющими входами коммутатора 28, выходы которого вл ютс второй группой 19 выходов устройства управлени . Информационные входы коммутатора 28 .пючены к выходу формировател 25 периода, соединенного входом с выходом переключател 2k, подключенного сигнальными входами к выходам делител 22 частоты. 798 Вход делител 22 вл етс входом устройства управлени и соединен с первым входом элемента И 3 и с входом делител 23 частоты, подключенно ,го выходами к входам дешифратора 27Каждый выход дешифратора 27 соединен с соответствующим управл ющим входом коммутатора 29, входом соответствующего дифференцирунэщего элемента 31 и с соответствующим управл ющим входом коммутатора 30. Первый выход коммутатора 30 подключен к входу регистра 35 сдвига, а остальные выходы вл ютс первой группой 18 выходов устройства управлени . Выходы дифференцирующих элементов 31 соединены с входами элемента ИЛИ 32, подключенного выходом через элемент 33 задержки к первому входу триггера 37, соединенного выходом с вторым входом элемента И 3 и с первым входом регистра 36 сдвига, Регистр 36 подключен вторым входом к выходу элемента И 3 и к информационным входам коммутатора 30, а выходами к первой группе входов блока 38 сравнени кодов. Блок 38 соединен выходом с первым выходом устройства управлени и с вто рым входом триггера 37, а второй груп пой входов - с выходами коммутатора 2 кажда группа информационных входов которого подключена к выходам соответ ствующего узла АО установки множител -Выходы блока 39 управлени аттенюатором и выходы регистра 35 сдвига вл ютс соответственно третьей и четвертой группами 20 и 21 выходов устройст ва управлени . Каждый узел 5 установки начального фазового сдвига может быть выполнен, например (фиг. 3), содержащим группу З элементов И-НЕ, первый и второй де шифраторы kk и kS, переключатель 46 установки.фазового сдвига и переключа тель 47 квадрантов. Переключатель 47 подключен выходами к входам дешифрато ра 44, а переключатель 46-подключен выходами к входам дешифратора 45. Выходы дешифраторов 44 и 45 подключены к первым входам соответствующих элементов И-НЕ группы 43, вторые входы и выходы которых вл ютс соответственно входом и выходами узла установки начального фазового сдвига. Генератор сигналов-сложной формы работает следующим образом. Генератор 1 .тактовых импульсов вырабатывает периодическую последовате2 льность импульсов, поступающих на входы делителей 2 и 3 частоты и вход устройства 16 управлени . Делитель 2 частоты формирует на своих выходах периодические последовательности импульсов , частоты которых относ тс к самой низкрй из них как 1, 2, 3... Эти последовательности поступают на счетные входы соответствующих счетчиков k адреса, формирующие на своих выходах адреса чеек посто нного запоминающего устройства 9, в которых содержитс информаци о мгновенных значени х синусоидального сигнала. Коммутатор 7, обеспечивающий Одновременное подключение к адресным входам запоминающего устройства 9 одного из счетчиков адреса, управл етс с помощью дешифратора 6, св занного по входу с выходами делител частоты, который определ ет частоту опроса каждого из счетчиков i адреса, при этом последователъность их опроса задаетс дешифратооом 6. Код каждого мгновенного значени синусоидального сигнала, получаемый в результате подключени к адресным входам запоминающего устройства 2 следующих друг за другом счетчиков k адреса , заноситс в свой соответствующий данному счетчику адреса, регистр 10. Така синхронизаци счетчиков 4 и. регистров 10 обеспечиваетс с помощью дешифратора 6. В течение одного цикла информаци об У мгновенных значени х гармонических составл ющих генерируемого сигнала заноситс в Y регистров 10, при этом в течение цикла переписи информаци на адресных входах счетчиков адреса не мен етс Информаци с выходов регистров 10 последовательно , с помощью коммутатора 8, переписываетс в сумматор 13, где определ етс с учетом знака суммы всех мгновенных значений, поступивших с регистров 10 в течение одного цикла. Сложение кодов в сумматоре 13 осуществл етс путем подачи в определенные моменты времени импулЪсов синхронизации с устройства 16 управлени . По окончании цикла, полученна в сумматоре 13 сумма, переписываетс в регистр 14 пам ти, что приводит к изменению напр жени (тока) на выходе цифро-аналогового преобразовател 15, мгновенные значени которого соответствуют выходному коду регистра 14 пам ти. Это напр жение через аттенюатор 12, управл емый устройством 16 управлени , и усилитель 11 мощности поступает на выход генератора, остава сь неизменным в течение следующего цикла формировани мгновенного значени сигнала Сложной формы. По окончании переписи из сумматора 13 в регистр 1 пам ти, сумматор 13 сбрасываетс в исходное состо ние Но команде с устройства 16 управлени . Таким образом, на выходе генератора формируетс сигнал, определ емый выражением вида )(fЛ. где и - посто нна составл юща , котора вводитс начальной установкой сумматора 13; и - амплитудное значение i-ой гармонической составл ющей, устанавливаемое с помощью i-ro регистра 10 сдвига; itJ| - частота самой низкой гармонической составл ющей выходного сигнала; - начальный фазовый сдвиг i-ой гармонической составл ющей. Св занный с каждым счетчиком i адреса составл ющий узел 5 служит дл установки начального фазового сдвига соответствующей гармонической составл ющей выходного сигнала генератора. Формирование управл ющих импульсов дл узлов 5 осуществл етс устройством 16 управлени , а именно совокуп-, ностью, образованной делителем 22 частоты , переключателем 2k, формирователем 25 периода, коммутатором 28, дешифратором 26 и узлом U1 установки частоты, и работающей следующим обраДелитель 22 частоты формирует на своих выходах импульсные последовательности , периоды следовани которых равны периодам.гармонических составл ющих выходного сигнала генератора. С помощью переключател 2k узел 1 установки частоты через дешифратор 26 обеспечивает подключение к входу формировател 25 первой гармоники (низшей ) из генерируемой делителем 22 последовательности . Формирователь 25 периода формирует и повтор ет на своем выходе периодическую последовательность , поступающую на его вход. Эта последовательность через все открытые ключи коммутатора 28 поступает на входы соответствующих узлов 5 установки начального фазового сдвига. Поскольку установка начального фазового сдвига синхронизирована с первой гармонической выходного сигнала, установка фазовых сдвигов всех высших гармонических составл ющих осуществл етс периодически через интервал времени равный периоду перзой гармоники. В описанном примере коммутатор 28 не нужен и возможно было бы соединить выход формировател 25 со входами всех узлов 5 установки начального фазового сдвига непосредственно. Однако, в тех случа х, когда гармонические составл ющ ие выходного ййгнала генератора содержат составл ющие, кратные степени , где ,l, , 3 .- и при необходимости синхронизации от высшей гармоники (например, от 2, k, 8 гармоники ) необходимо с помощью узла Л1 установить на выходе формировател 25 необходимую гармоническую составл ющую и отключить с п эмощью коммутатора 28 входы установки начального фазового сдвига всех более низких гармоник по отношению к частоте на выходе формировател 25. Эту операцию выполн ет коммутатор 28 с помощью узла 41 через дешифратор 2б. Друга часть устройства 16 управлени обеспечивает формирование последовательности импульсов, которые поступают в соответствующие регистры 10 сдвига генератора и обеспечивают умножение кода мгновенных значений гармонических составл ющих на коэффициенты , кратные 2 , где j«0, 1, 2, 3... Делитель 23 частоты совместно с Дешифратором 27 формирует на его выходах такую последовательность состо ний , котора обеспечивает последовательное отпирание элементов и коммутатора 30 и установку через дифферент цирующие элементы З, элемент ИЛИ 32 и элемент 33 задержки триггера 37/ Каждый элемент И коммутатора 30 открываетс на интервал времени до изменени состо ни на выходе дешифратора 27. Частота изменени состо ний посг леднего равна частоте формировани кодов мгновенных значений гармонических составл ющих сигнала на выходах запоминающего устройства 9- Триггер 37 устанавливаетс выходам дешифратора 27 в состо ние логической 1, при этом регистр 36 сдвига устанавливаетс в исходное состо ние, а элемент И 3 открываетс дл прохождени на вход 11 . 98 регистра 35 и коммутатора 30 частоты f. Поскольку открыт только один из каналов коммутатора 30, частота f проходит на вход соответствующего регист ра 10. Количество импульсов, прошедших на вход регистра 10, соответствует числу импульсов, прошедших на вход регистра Зб. Выходы регистра 35 состо ни которых характеризуют количест во поступивших на вход регистра импульсов , соединены с первыми вхрдами блока 38 сравнени кодов, вторые вхоДЬ1 которого соединены с соответствующими выходами коммутатора 29. Коммутатор 29 имеет (и+1) группы узлов 40. Каждый узел tO обеспечивает установку коэ1ффициента, на который умножаютс коды мгновенных значений соответствующего регистра 10. Коммутаци соответствующих выходов узлов 40 к вторым входам блока 38 осуществл етс с помощью дешифратора 27, причем подключение узлов kQ осуществл етс последовательно и синхронно с подключением каналов коммутатора 30. При совпадении кодов на выходах блока 38, на его выходе формируетс сигнал, возвра щающий триггер 37 в исходное состо ние , и закрываетс элемент И 3 причем этот же сигнал поступает на управл ющий вход сумматора 13, суммирующего код мгновенного значени подключенного к его входу соответствующего регист эа 10, в котором выполн лось умножение кода мгновенного значени на коэффициент, установленный соответствующим узлом kO, Умножение кода на установленный коэффициент осуществл етс путем подачи через коммутатор 30 на вход управлени сдвигом регистра 10 соответствующего количества импуль сов, которое фиксируетс регистром 35 При смене состо ни на выходе дешифратора 27, описанный процесс повтор етс дл следующего регистра 10 и т. д. После последовательного перебора состо ний описанный процесс начина гтс сначала. Таким образом, рассмотренный генератор по сравнению с известным позвол ет повысить точность и упростить пе ренастройку, что и определ ет технико экономическую эффективность его применени . Формула изобретени 1. Генератор сигналов сложной формы , содержащий устройство управлени . 12 посто нное запоминающее устройство, генератор тактовых импульсов, выход которого соединен с входом делител частоты, и цифро-аналоговый преобразователь , подключенный выходом через последовательно соединенные аттенюатор и усилитель мощности к выходной шине генератора сигналов сложной формы, отличающийс тем, что, с целью повышени точности воспроизведени сигналов сложной формы и упрощени перенастройки, в него дополнительно введены второй делитель частоты , и счетчиков адреса (гдеп + 1 - количество членов р да, аппроксимирующего воспроизводимый сигнал), и узлов установки начального фазового сдвига, коммутаторы, и регистров сдвига, сумматор и регистр пам ти, подключенный выходами к входам цифро-аналогового преобразовател , а входами - к выходам сумматора, соединенного управл ющим входом с первым выходом устройства управлени , вход которого подключен к выходу генератора тактовых импульсов и к вхоДу второго делител частоты, соединенного выходами с входами дешифратора, каждый выход которого подключен к соответствующему управл ющему входу первого и второго, коммутаторов и к входу управлени записью соответствующего регистра сдвига , соединенного входом управлени сдвигом с соответствующим выходом первой группы выходов устройства управлени , выходами - с соответствующей группой информационных входов второ- го коммутатора, а установочными входами - с выходами посто нного запоминающего устройства, подключенного адресными входами к выходам первого коммутатора , кажда группа информационных входов которого соединена с выходами соответствующего счетчика адреса, подключенного счетным входом к соответствующему выходу первого делител частоты, а установочными входами - к выходам соответствующего узла установки начального фазового сдвига, соединенного входом с coofвetcтвyющим выходом второй группы выходов устройства управлени , подключенного третьей группой выходов к управл ющим входам аттенюатора, а четвертой группой выходов - к первой группе информационных входов сумматора, соединенного второй группой информационных входов с выходами второго коммутатора. 1398 2. Генератор по п. 1, о т л и ч аю щ и и с тем, что устройство управ лени содержит два делител частоты, переключатель, формирователь периода, два дешифратора, три коммутатора, группу из (vi+1) дифференцирующих элементов , элемент ИЛИ, элемент задержки , элемент И, два регистра сдвига, триггер, блок сравнени кодов, блок управлени аттенюатором, группу из + 0 узлов установки множителей и узел установки частоты, подключенный выходами к входам первого дешифратора соединенного выходами с управл ющими входами переключател и с управл ющими входами первого коммутатора, выходы которого вл ютс второй группой выходов устройства уппавлени , а информационные входы подключены к выходу формировател периода, соединенного входом с выходом переключател , подключенного сигнальными входами к выходам первого делител частоты, вход которого вл етс входом устройства управлени и соединен с первым входом элемента И и с входом второго делител частоты, подключенного выходами к. входам второго дешифратора, каждый выход которого соединен с соответствующим управл ющим входом второго коммутатора , входом соответствующего дифференцирующего элемента и с соответст вующим управл ющим входом третьего коммутатора, первый выход которого подключен к входу первого регистра сдвига, а остальные выходы вл ютс первой группой выходов устройства управлени , причем выходы дифференциру ющих /элементов соединены с входами элемента ИЛИ, подключенного выходом „через элемент задержки к первому входу триггера, соединенного выходом с вторым входом элемента И и с первым It входом второго регистра сдвига, подключенного вторым входом к выходу элемента И и к информационным входам третьего коммутатора, а выходами - к первой группе входов блока сравнени кодов, соединенного выходом с первым выходом устройства управлени и с вторым входом триггера, а второй группой входов - с выходами второго коммутатора , кажда группа информационных входов которого подключена к выходам соответствующего узла установки множител , причем выходы блока управлени аттенюатора и выходы первого регистра сдвига вл ютс соответственно третьей и четвертой группами выходов устройства управлени , 3. Генератор по п. 1, о т л и ч аю щ и и с -тем, что-каждый узел устат новки начального фазового сдвига содержит группу элементов И-НЕ, два дешифратора , переключатель установки фазового сдвига и переключатель квадрантов , подключенный выходами к входам первого дешифратора, причем выхоДЫ переключател установки фазового сдвига соединены с входами второго дешифратора , а выходы дешифраторов подключены к первым входам соответствуюЩих элементов И-НЕ группы, вторые входы и выходы которых вл ютс соответственно входом и выходами узла установки начального фазового сдвига. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 596977, кл. G 06 J 1/00, 1976. The invention relates to automation and computer technology, in particular to the setter of verification and control signals of complex shape. A known function generator containing a software block, registers, a pulse series combination forming unit, counters, logic key blocks, series sampling blocks, an adder, a digital smoothing filter, a reversible counter, and an output digital-to-analog converter t11. A function generator is also known, comprising a clock pulse generator, a control unit, counters, a memory unit, accumulators, gates, a matrix multiplier, a memory register, and an output digital-to-analog converter 2. The disadvantages of the known functional generators are the reduced accuracy of reproduction of signals of complex shape and complexity, reconfiguration. The closest to the invention is a waveform signal generator containing a control device, a persistent memory device, a clock generator whose output is connected to the input of a frequency divider, and a digital-to-analog converter connected by an output through a series-connected attenuator and power amplifier to the output complex signal generator bus, the digital input of the digital-to-analog converter connected to the output of a permanent storage device connected to waist inputs to the outputs of the frequency divider and the control input - to the first output of the control unit, connection of the inputs to the outputs of the frequency divider, and the second output - to the control input of digital-to-analog converter W. The drawbacks of the device are the reduced accuracy of reproducing signals of complex shape and the complexity of re-tuning, due to the need for reprogramming a permanent storage device. The purpose of the invention is to increase the volume. reproducing signals of complex shape and simplifying reconfiguration. The goal is achieved by the fact that a complex waveform generator containing a control device, a persistent memory, a clock pulse generator, the output of which is connected to the input of a frequency divider, and a digital-analogue converter connected by an output through a consequently connected attenuator and amplifier power to the output bus of the generator of signals of complex shape, additionally introduced the second frequency divider, And address counters. (where M + 1 is the number of terms in the row approximating the reproduced signal), I. initial phase shift nodes, switches, shift registers Vi, adder and memory register connected by outputs to digital-analogue converter inputs, and inputs to outputs of adder connected by control input to first output of control device which input is connected to clock generator output and to the input of the second frequency divider connected by outputs to the decoder inputs, each output of which is connected to the corresponding control input of the first and second switches and to the control input Le | "1 and recording of the corresponding shift register connected by the shift control input with the corresponding output of the first output unit of the control unit, outputs with the corresponding group of information inputs of the second switchboard, and the setup inputs with the outputs of the permanent storage device connected by address inputs to the outputs the first switch, each group of information inputs of which are connected to the outputs of the corresponding address counter connected by a counting input to the corresponding output the first frequency divider, and the installation inputs to the outputs of the corresponding initial phase shift installation node, connected by an input to the corresponding LOWS of the second group of outputs, a control device connected by the third group of outputs to the attenuator control inputs, and a fourth group of outputs to the first group of information inputs of the adder connected by a second group and information inputs by the outputs of the second switch. In addition, the control unit contains two frequency dividers, a switch, a period generator, two decoders, three switches, a group of {AND + 1) differentiating elements, an OR element, a delay element, an AND element, two shift registers, a trigger, a code comparison unit, an attenuator control unit, a group of (k1 + 1) multiplier setting nodes and a frequency setting node connected by outputs to the inputs of the first decoder connected by outputs to control inputs of the switch and control inputs of the first switch, cat outputs These are the second group of outputs of the control device, and the information inputs are connected to the output of a period generator connected to the output of a switch connected by signal inputs to the outputs of the first frequency divider whose input is the input of the control unit and connected to the first input of the And element and to the input the second frequency divider connected by the outputs to the inputs of the second decoder, each output of which is connected to the corresponding control input of the second switch, the input of the differentiating element and with the corresponding control input of the third switch, the first output of which is connected to the input of the first shift register, and the remaining outputs are the first group of outputs of the control device, the outputs of the differentiating elements connected to the inputs of the OR element connected by the output through the delay element to the first input the trigger connected by the output to the second input of the element And to the first input of the second shift register connected by the second input to the output of the element And to the informational The third switch and the outputs go to the first group of inputs of the block of code comparison connected to the output of the control output and the second input of the control unit, and the second group of inputs of the SECOND switch, each group of information inputs of which are connected to the outputs of the corresponding node of the multiplier, the outputs of the attenuator control unit and the outputs of the first register shift are the third and fourth groups of the control device outputs, respectively. In addition, each node of the initial phase shift installation contains a group of NANDY elements ,. two decoders, a phase shift setting switch and a quadrant switch connected by the outputs to the inputs of the first decoder, the outputs of the phase shift setting switch are connected to the inputs of the second decoder and the outputs of the decoders are connected to the first inputs of the corresponding 1-group members, the second inputs and the output. The bursts of which are respectively the input and output of the initial phase shift plant. FIG. 1 shows a block diagram of a generator of signals of complex shape; Fig. 2 is a block diagram of a control unit; Fig. 3 is a diagram of the node for setting the initial phase shift. A complex waveform generator contains (FIG. 1) a clock pulse generator 1, the first and. . the second one divides 2 and 3 frequencies, η scouts k addresses where and 1 is the number of members of the row approximating the reproduced signal), and nodes 5 for setting the initial phase shift, decoder 6, first and second switches 7 and 8, free-standing memory 9 And shift registers 10, power amplifier 11, attenuator 12, adder 13, memory register 1, digital-to-analog converter 15 and device 16 packs. gov. The output of the generator 1 is connected to the input of the splitter 2 frequency. Converter 15 is connected by output through series-connected attenuator 12 and power amplifier 11 to the output bus of a signal generator of complex shape. The register 1 is connected by the outputs to the inputs of the converter 15 and the inputs to the outputs of the adder 13 connected by the control input to the first output 17 of the control device 16. The input of the control device 16 is connected to the output of the generator 1 and to the input of the frequency divider 3 connected by the outputs to the inputs of the decoder 6. Each output of the decoder 6 is connected to the corresponding control input of the switches 7 and 8 and to the write control input of the corresponding shift register 10 connected by the shift control input with the corresponding output of the first group 18 of the control device 16 outputs, with the corresponding group of information inputs of the switch 8, and the setup inputs are with the outputs of the permanent storage device 9. The storage device 9 is connected by address inputs to the inputs of the switch 7, each group of information inputs of which are connected to the outputs of the corresponding address counter connected by the counting input to the corresponding output of the frequency divider 2, and the setup inputs to the outputs of the corresponding node 5 of the initial phase shift set connected by the input with the corresponding output of the second group of 19 outputs of the control device 16. The device 16 is connected by the third group of 20 outputs to the control inputs of the attenuator 12, and by the fourth group of 21 outputs to the first group of information inputs of the adder 13 connected by the second group of information inputs to the outputs of the switch 8, Control device 16 (FIG. 2) contains the first and second frequency dividers 22 and 23, a switch 2k, a period former 25, first and second decoders 26 and 27, first, second, third switches 28-30, a group of (and + 1) differentiating elements 31, an OR element 32, delay element 33, AND 3 element, first and second registers 35 and shift bins, flip-flop 37, code comparison block 38, attenuator control block 39, group of (at-1) multiplier setting nodes and node tl with frequency setting output k2 connected by the outputs to the inputs of the decoder 26. The decoder 2b is connected to the outputs with the control inputs of the switch and with the control inputs of the switch 28, the outputs of which are the second group 19 of the outputs of the control device. Information inputs of the switch 28. These are connected to the output of a period mapper 25 connected by an output with an output of a switch 2k connected by signal inputs to the outputs of a frequency divider 22. 798 The input of the divider 22 is the input of the control device and is connected to the first input of the AND 3 element and to the input of the frequency divider 23 connected to the inputs of the decoder 27 Each output of the decoder 27 is connected to the corresponding control input of the switch 29, the input of the corresponding differentiating element 31 and with the corresponding control input of the switch 30. The first output of the switch 30 is connected to the input of the shift register 35, and the remaining outputs are the first group of 18 outputs of the control device. The outputs of the differentiating elements 31 are connected to the inputs of an OR element 32 connected by an output through a delay element 33 to a first input of a trigger 37 connected by an output to a second input of an AND 3 element and to a first input of a shift register 36, a Register 36 is connected by a second input to an output of an AND 3 element and to the information inputs of the switch 30, and outputs to the first group of inputs of the code comparison block 38. Block 38 is connected by an output to the first output of the control unit and to the second input of the trigger 37, and the second group of inputs to the outputs of the switch 2, each group of information inputs of which are connected to the outputs of the corresponding AO node of the attenuator control unit 39 and the register outputs The 35 shifts are, respectively, the third and fourth groups 20 and 21 of the outputs of the control device. Each node 5 of the installation of the initial phase shift can be performed, for example (FIG. 3), containing a group of 3 NAND elements, the first and second descriptors kk and kS, switch 46 of the installation. phase shift and switch 47 quadrants. The switch 47 is connected by outputs to the inputs of the decoder 44, and the switch 46 is connected by outputs to the inputs of the decoder 45. The outputs of the decoders 44 and 45 are connected to the first inputs of the corresponding AND-NOT elements of group 43, the second inputs and outputs of which are respectively the input and outputs of the initial phase shift setting unit. Signal generator-complex form works as follows. Generator 1. clock pulses produces a periodic sequence of pulses arriving at the inputs of dividers 2 and 3 frequencies and the input of control device 16. Divider 2 frequencies form at their outputs periodic pulse sequences, the frequencies of which refer to the lowest of them as 1, 2, 3. . . These sequences are fed to the counting inputs of the corresponding counters k addresses, which form at their outputs the addresses of the cells of the permanent storage device 9, which contain information about the instantaneous values of the sinusoidal signal. The switch 7, which provides simultaneous connection of one of the address counters to the address inputs of the storage device 9, is controlled by the decoder 6 connected to the outputs of the frequency divider, which determines the polling frequency of each of the address counters i, and the sequence of their polling is specified descrambled 6. The code of each instantaneous value of the sinusoidal signal, obtained as a result of connecting to the address inputs of the storage device 2 successive counters k of the address, is entered into its corresponding address counter, register 10. Such synchronization counters 4 and. the registers 10 is provided with a decoder 6. During one cycle, the information on the instantaneous harmonic components of the generated signal is entered into the Y registers 10, while during the census cycle the information on the address inputs of the address counters does not change. The information from the outputs of the registers 10 sequentially, using the switch 8, is written to adder 13, where it is determined taking into account the sign of the sum of all instantaneous values received from registers 10 during one cycle. The addition of the codes in the adder 13 is accomplished by feeding synchronization impulses at a certain time points from the control device 16. At the end of the cycle, the sum received in adder 13 is rewritten into memory register 14, which leads to a change in voltage (current) at the output of digital-analog converter 15, the instantaneous values of which correspond to the output code of memory register 14. This voltage is through an attenuator 12 controlled by control device 16 and the power amplifier 11 is fed to the generator output, remaining unchanged during the next cycle of forming the instantaneous value of the Complex waveform signal. At the end of the census from the adder 13 to the memory register 1, the adder 13 is reset to the original state But the command from the control unit 16. Thus, at the output of the generator, a signal is generated, defined by the expression of the form) (fL. where and is the constant component, which is entered by the initial setting of the adder 13; and - the amplitude value of the i-th harmonic component, set using the i-ro shift register 10; itJ | - frequency of the lowest harmonic component of the output signal; - the initial phase shift of the i-th harmonic component. The component node 5 associated with each address counter i is used to set the initial phase shift of the corresponding harmonic component of the generator output signal. Control pulses for nodes 5 are formed by control device 16, namely, a combination formed by frequency divider 22, switch 2k, period generator 25, switch 28, decoder 26 and frequency setting node U1, and operating as follows: Frequency generator 22 generates at their outputs, pulse sequences whose periods follow are equal to periods. harmonic components of the generator output signal. Using the switch 2k, the frequency setting node 1 through the decoder 26 provides connection to the input of the first harmonic (lower) shaper 25 of the sequence generated by the divider 22. A period generator 25 generates and repeats at its output a periodic sequence arriving at its input. This sequence through all public keys of the switch 28 is fed to the inputs of the respective nodes 5 of the installation of the initial phase shift. Since the setting of the initial phase shift is synchronized with the first harmonic output signal, the setting of the phase shifts of all higher harmonic components is carried out periodically after a time interval equal to the period of the harmonic. In the described example, the switch 28 is not needed and it would be possible to connect the output of the driver 25 to the inputs of all nodes 5 of the initial phase shift setting directly. However, in those cases when the harmonic components of the output signal of the generator contain components that are multiples of degrees, where, l,, 3. - and if synchronization from higher harmonics is necessary (for example, from 2, k, 8 harmonics) it is necessary to set the required harmonic component at the output of shaper 25 using node L1 and disconnect with the power of the switch 28 the inputs for setting the initial phase shift of all lower harmonics relative to the frequency at the output of the imager 25. This operation is performed by the switch 28 via the node 41 via the decoder 2b. Another part of the control device 16 provides for the formation of a sequence of pulses that enter the corresponding generator shift register 10 and multiply the code of the instantaneous values of the harmonic components by factors that are multiples of 2, where j "0, 1, 2, 3. . . The frequency divider 23 together with the Decoder 27 forms at its outputs a sequence of states that ensures the sequential unlocking of the elements and the switch 30 and the installation through the trimming elements H, the OR element 32 and the delay element 33 of the trigger 37 / Each element And the switch 30 opens for an interval the time to state change at the output of the decoder 27. The frequency of changing the state of the latter is equal to the frequency of forming the codes of the instantaneous values of the harmonic components of the outputs of the storage device 9. Trigger 37 sets the outputs of the decoder 27 to the logical 1 state, and the shift register 36 is reset. to pass to input 11. 98 register 35 and switch 30 frequency f. Since only one of the channels of the switch 30 is open, the frequency f passes to the input of the corresponding register 10. The number of pulses transmitted to the input of the register 10 corresponds to the number of pulses transmitted to the input of the Zb register. The outputs of state register 35 which characterize the number of pulses arriving at the input of the register are connected to the first inputs of the code comparison unit 38, the second input1 of which is connected to the corresponding outputs of the switch 29. The switch 29 has (and + 1) node groups of 40. Each node tO provides a setting of the coefficient by which the codes of the instantaneous values of the corresponding register 10 are multiplied. The respective outputs of the nodes 40 are switched to the second inputs of the block 38 by means of the decoder 27, and the connection of the kQ nodes is carried out sequentially and synchronously with the connection of the channels of the switch 30. When the codes coincide at the outputs of the block 38, a signal is generated at its output, which returns the flip-flop 37 to the initial state, and the element 3 closes and the same signal goes to the control input of the adder 13, summing up the instantaneous value code connected to its input of the corresponding register 10, in which the instantaneous value code was multiplied by the factor set by the corresponding kO node. The code was multiplied by the set factor by feeding through the switch 30 to the input of the shift control Registers 10 appropriate amount of momenta which register 35 is fixed when changing states at the output of the decoder 27, the above process is repeated for the next register 10, and so on. d. After a consecutive enumeration of the states, the described process begins the TGs first. Thus, the considered generator, in comparison with the known, allows to increase the accuracy and simplify the retuning, which determines the technical and economic efficiency of its application. Claim 1. A complex waveform generator containing a control device. 12 permanent memory, a clock generator, the output of which is connected to the input of a frequency divider, and a digital-to-analog converter connected by an output through a series-connected attenuator and power amplifier to the output bus of a complex signal generator, characterized in that reproduction of signals of complex shape and simplification of reconfiguration, the second frequency divider is additionally introduced into it, and the address counters (where 1 + 1 is the number of members approximating to reproducible signal), and initial phase shift installation nodes, switches, and shift registers, adder and memory register connected by outputs to inputs of digital-analog converter, and inputs to outputs of adder connected by control input to first output of control device, input which is connected to the output of the clock pulse generator and to the input of the second frequency divider connected by outputs to the inputs of the decoder, each output of which is connected to the corresponding control input of the first and second, to mmutators and to the control input of the record of the corresponding shift register connected by the input of the shift control with the corresponding output of the first group of outputs of the control device, the outputs with the corresponding group of information inputs of the second switchboard, and the setup inputs with the outputs of the permanent storage device connected by address inputs the outputs of the first switch, each group of information inputs of which are connected to the outputs of the corresponding address counter connected to the counting input home to the corresponding output of the first frequency divider, and the setup inputs to the outputs of the corresponding node for the installation of the initial phase shift connected by the input to the co-output of the second group of outputs of the control device connected by the third group of outputs to the control inputs of the attenuator and the fourth group of outputs to the first group information inputs of the adder, connected by the second group of information inputs to the outputs of the second switch. 1398 2. The generator according to claim. 1, with the fact that the control device contains two frequency dividers, a switch, a period former, two decoders, three switches, a group of (vi + 1) differentiating elements, an OR element, a delay element, And element, two shift registers, a trigger, a code comparison unit, an attenuator control unit, a group of + 0 multipliers and a frequency setting node connected by outputs to the inputs of the first decoder connected by outputs to the control inputs of the switch and to the control inputs of the first switch ora, the outputs of which are the second group of outputs of the control unit, and the information inputs are connected to the output of the period generator connected to the output of the switch connected to the first input of the control unit by the signal inputs to the outputs of the first frequency divider and with the input of the second frequency divider connected by outputs to. the inputs of the second decoder, each output of which is connected to the corresponding control input of the second switch, the input of the corresponding differentiating element and the corresponding control input of the third switch, the first output of which is connected to the input of the first shift register, and the remaining outputs are the first group of outputs of the control device The outputs of differentiating / elements are connected to the inputs of an OR element connected by an output “through a delay element to the first input of a trigger connected in the second input of the second shift register connected with the second input to the output of the element I and the information inputs of the third switch, and outputs to the first group of inputs of the code comparison unit connected with the output of the first output of the control device and the second the trigger input, and the second group of inputs — with the outputs of the second switch, each group of information inputs of which are connected to the outputs of the corresponding multiplier installation node, with the outputs of the attenuator control unit and the outputs the first shift register are the third and fourth groups of outputs of the control device, 3, respectively. The generator according to claim. 1, that is, that each node of the initial phase shift setting contains a group of AND – NOT elements, two decoders, a phase shift setting switch, and a quad switch that is connected by outputs to the inputs of the first decoder, and the outputs of the phase shift setting switch are connected to the inputs of the second decoder, and the outputs of the decoders are connected to the first inputs of the corresponding AND NAND group elements, the second inputs and outputs of which are respectively the inputs and outputs of the initial setting unit the base shift. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 596977, cl. G 06 J 1/00, 1976.
2.Авторское свидетельство СССР № , кл. G Об F 1/02, 1973. 2. USSR author's certificate №, cl. G About F 1/02, 1973.
3. Технику средств св зи. Сер. Радиоизмерительна техника, вып. 6(10). М. , 1977, с. 1-9 (прототип).3. Communications equipment. Ser. Radio measuring equipment, vol. 6 (10). M., 1977, p. 1-9 (prototype).
s.s.