частоты и с первым входом первого элемента И, второй вход первого элемента И соединен с пр мым выходом триггера, а выход первого элемента И - со вторым входом элемента ИЛИ, выход которого вл етс выходом умножител , выход блока синхронизации соединен со вторым входом второго элемента И, выход которого соединен со счетным входом второго счетчиразр дные выходы первого делител частоты соединены соответственно с информационными входами второго регистра, выходы которого соединены соответственно со старшими разр дами информационных входов первого сумматора, младшие разр ды информационных входов которого соединены соответственно с информационными выходами третьего регистра, введены дешифратор, блок прив зки и второй сумматор , причем управл ющий вход дешифратора соединен с вь одом схемы сравнени информационные входы деи1ифратора соответственно соединены с выходами двух старших и знакового разр дов второго сумматора и с информационными входами третьего регистра, управл ющий выход дешифратора соединен с управл ющим входом блока синхронизации, а выходы дополнительного кода коэффициента умножени , записанного в дешифраторе, соединены cooiBeTCTBeHHO с младшими разр дами информационных входов второго сумматора, старшие информационных входов которого соединены соответственно с выходами первого сумматора, выход генератора тактовых импульсов соединен с управл ющим входом блока прив ет:и, выход которого соединен с входом устанАки в ноль первого делител частоты, а информационный вход вл етс входом умножител . На фиг. 1 приведена структурна схема умножител частоты следовани п иодических импульсов; на фиг. 2 - cTpyi|rypна схема дешифратора; на-фиг. 3 - структурна схема блока прив зки. Умножитель частоты следовани периодических импульсов содержит генератор 1 тактовых импульсов,- первый делитель 2 частоты, первый счетчик 3, первый регистр 4, схему 5 с| авнени , второй счетчик 6, первый элемент И 7, второй делитель 8 частоты, триггер 9, элемент ИЛИ 1О, второй элемент И 11, блок 12 синхрониза ши, первый сумматор 13, второй и третий регистры 14 и 15, шину 16 ввода умножаемой частоты, блок 17 прив зки , второй сумматор 18 и дешифратор 19, содержащий элемент ИЛИ 20, элемент НЕ 21, элемент И 22, D-триггер 23, блок 24 пам ти константы, .элементы И 25 .. . 25 причем блок 17 содержит Т)-триггеры 26, 26 элементы НЕ 27 И 28, выход генератора тактовой частоты соединен с первым входом второго элеме та И 11, информационным входом блока 12 синхронизации, информационным входо первого делител 2 частоты и тактовым входом D -триггера 26j блока 17 прив з ки, выход первого делител 2 частоты соединен со счетным входом первого счетчика3, а вход установки в ноль соединен с управл ющими входами первого и второго регистров 4 и 14, рходами ус тановки в ноль первого и второго счетчи ков 3 и 6 второго делител 8 частоты и третьего регистра 15, входом установки в единицу триггера 9, первым входом эл мента ИЛИ 1О и выходом элемента И 28 блока 17. прив зки, разр дные выходы пе вого счетчика 3 соединены с информацио ными входами первого регистра 4, выход которого соответственно соединены с пер выми разр дными входами схемы 5 сравнени , вторые разр дные входы которой соединены с разр дными выходами второго счетчика 6, а выход - с входами установки в ноль второго счетчика 6 и блока 12 синхронизации, управл кжим входом третьего регистра 15, информационным входом второго делител 8 частоты и первым входом первого элемента И 7, второй вход первого элемента И 7 соединен с пр мым выходом триггера 9, а выход - со вторым входом элемента ИЛИ 1О, выход которого $тл етс выходом умножител , выход блока 12 синхрог низации соединен со вторым входом второго элемента И 11, выход которого со единен со счетным входом второго счетчика 6, разр дные выходы первого делител 2 частоты соединены соответственно с информационными входами второго ретистра 14, выходы которого соединены соответственно со старшими разр дами информапионных входов первого сумматора 13, младшие разр ды входов которого соединены соответственно с информационными входами третьего регистра 15 первые входы элементов И 25 ... 25у, дешифратора 19 объединены и соединены с выходом схемы 5 сравнени , первый и второй входы элемента ИЛИ 20 дешифратора 19 соединены соответственно с выходами двух старших разр дов, а вход элемента НЕ 21 дешифратора 19 - со знаковым выходом второго сумматора 18 И с информационными входами третьего регистра 15, выход элемента И 22 дешифратора 19 соединен с управл ющим, входом блока 12 синхронизации, выходы элементов И 25 ... 25 дешифратора 19 соединен соответственно с младшими разр дами информационных входов второго сумматора 18, старшие разр ды информационных входов которого соединены соот ветственно с выходами первого сумматора 13, выход элемента И 28 блока 17 прив зки соединён с входом установки в ноль первого делител 2 частоты. Умножитель -частоты следовани периодических импульсов работает следующим образом. Тактовые импульсы периода Тд с выхода генератора 1 тактовой частоты поступают через делитель 2 частоты с коэффициентом делени К, равным требуемому коэффициенту умножени умножител , на вход счетчика 3. Спуст промежуток времени, равный периоду умножаемой частоты, в счетчике 3 и в делителе 2 частоты фиксируютс соответственно цела и дробна части от делени количефпва импульсов, поступивших на вход делител 2 частоты, на (коэффициент К. По окончании первого периода умножаемой частоты эти результаты соответственно перенос тс из делител 2 частоты в регистр 14, а из счетчика 3 - в регистр. 4. В этот же момент устанавливаютс в ноль регистр 15 и счетчик 6. Во второй период счетчик 3 считает аналогично, а результат записанный в регистре 4, сравниваетс с помощью схемы 5 сравнени с текущим значением чи .сла импульсов, подсчитанным счетчиком j6. В момент совпадени кодов на входах схемы 5 сравнени на его выходе фиксируетс импульс, который устанавливает в НОЛЬ счетчик 6 и через элемент И 7 и элемент ИЛИ 1О поступает на выходную шину умножител . Если при этом элемент И 11 открыт в течение всего периода умножаемой частоты, то импульсы на выходе блока 5 по вл ютс через интервалы емени Д-Ь Гг часть отношени . В результате на выходной шине устройства каждый 1 -ый импульс по вл етс с опережением (ошибкой) на врем t | . где дробна часть отношени . Коррекци ошибки при работе умножител происходит следующим образом. Код ДМ остатка от делени W на К с выхода регистра 14 поступает на первый 7980 13. По приходу первовход сумматора го импульса с выхода схемы 5 сравнени этот код с сумматора 13 через сумматор 18 переписьюаетс в регистр 15 и с выхода регистра 15 подаетс на второй вход сумматора 13. Таким образом, в течение периода умножаемой частоты сумматором 13-производитс сложение остатеов, причем результат увеличиваетс на лН с приходом каждого, импульсас выхода схемы 5 сравнени . Если абсолютна величина текущего значени суммы остатков равна или превышает число K-lT., то хот бы на (один из входов элемента ИЛИ 20 дешифратора 19 поступает сигнал логической единицы, который и проходит на выход элемента. Если же текущее значение суммы остатков по абсолютной величине меньще К/2, то на выходе элемента ИЛИ 20 устанавливаетс сигнал уровн логического нул . Вход элемента НЕ 21 дешифратора 19 подключен к выходу знакового разр да сумматора 18. Если на выходе сумматора положительное число, то на входе элемента НЕ 21 сигнал логического нул , а на его выходе сигнал логической единицы. .Если же на выходе сумматора отриштельное число, то на выходе элемента НЕ 21 сигнал логического нул . Так как входы логического элемента И 22 дешифратора 19 подключены к выходам элементов ИЛИ 2О и НЕ 21, то нетрудно заметить, что на его выходе устанавливаетс сигнал логической единицы только в том случае, если текущее значение суммы остатков имеет знак плюс и по абсолютной величине больше или равно .1 т. е. только если текущее значение опережени -Ь 7/ ° - 10, то на выходе элемента И 22 вырабатываетс сигнал логической единицы. Этот сигнал с выхода дешифратора 19 поступает на информационный вход блока 12 синхронизации, приведенного в исходно состо ние импульсов схемы 5 сравнени и управл емого импульсами генератора 1 тактовой частоты. Блок 12 синхронизации вырабатывает импульс длительностью TQ, который закрывает на врем Т элемент .И 11, запреща прохождение на вход счет чика 6 одного импульса с выхода генератора 1 тактовой частоты. При этом выбираетс накопленное опережение ,|1 и вноситс запаздывание - момента по плрнч имrivльca на выхопе схемы 5 по влени импульса на выходе схемы 5 сравнени . 4 Этот же сигнал поступает на информационный вход триггера 23 дешифратрра 19 и фиксируетс в триггере по переднему ронту импульса схемы 5 сравнени , поступающего на вход управлени дешифратора 19. В блоке 24 пам ти константы дешифратора 18 записан дополнительный J -разр дный код числа К. Код может быть записан следующим образом. Сигнал логической единицы имитируетс подключением к питающей щине источника питани непосредственно или через резистор, сигнал логического нул - подключением к шине общий источник питани . Выходы блока 24 пам ти константы подключены ко вторым входам соответствующих элементов И , 25. Третьи входы элементов И 25 ... 25 Yf объединены и соединены с выходом триггера 23. , Каждый из элементов.И 25... 25 управл етс сигналами с выходов триггера 23 и схемы 5 сравнени , причем на выходах группы л элементов И 25.,.. 25., установитс дополнительный код числа К, который поступает на первый вход сумматора 18 на врем действи импульса схемы 5 сравнени только при условии, если текущее значение суммы остатков ДМ положительное и по величине больше или равно К/i. По заднему фронту импульса схемы 5 сравнени на втором выходе дешифратора 19 снова установитс нулевой код. Дл определени погрешности предлагаемого умножител частоты следует воспользоватьс текущим значением суммы остатков на вькоде сумматора 18. Так как коррекда (задержка на врем TO) происходит, когдай К)7/-Ц 2, то нетрудно определить максимальное опережение момента по влени импульеа на выходе умножител , учитьгоа что механизм коррекции еще не сработает если k/2.- 1, . J. - т а - AVПредположим , что в регистре 14 зафиксировано число дМ (К-1) - максимальное число, которое может быть зафшссировано . Тогда по приходу следующего импульса со схемы 5 сравнени „ „ мет значение ЛМ {К|2.- ) + (К - 1) или ДМ 3/1 К-i. Так как + (К - 1) или ДМ h V.-1.. Так как AMVKJI, то произойдет задержка импульса на врем Т и импульс по витс с опережением Д-Ь ( --. ) -Т - X д-t -10--11Ь J- 0.К. Так как число К обычно требуетс , , то At 2. , т, а. в любом случае максимальное опережение не , превышает величиныТо/1 . Максимальное запаздывание может определитьс дл услови проведени коррекции при минимально необходимом значении ЛМ, т. е. при ДК| i-K/2 В этом случае произойдет задержка на врем TQ и импульс по витс на выходе с опозданием , л4 Т - ° ЧЛк fo o-aЕсли же ,то mod . е. максимальное запаздывание не превью Следовательно, неравномерность следовани импульсов умножени не превысит tTo/2. В отличие от прототипа, в предлагаемом умножителе поступает на его выход через элемент ИЛИ 10 и вьшолн ет все служебные функции (сброс, управление) импульс не со входа умножител , а с выхода схемы прив зки 17. Импульс формируетс следующим образом . Как только на второй вход схемы прив зки 17 приходит очередной импульс умножаемой частоты, то на ее выход про пускаетс один, первый с этого момента импульс из последовательности импульсов тактового генератора 1, поступающий на первый вход схемы. Дл синхронизировани и прив зки последнего выходного импульса к концу периода умножаемой .част ты импульсы с выхода схемы 5 сравнени поступают на счетный вход делител 8 частоты с коэффициентом К. Если на сче ный вход делител 8 частоты успело по- ступить К импульсов, а период умножаемой частоты еще не окончилс то сигнал с выхода делител 8 закрывает через тр гер 9 элемент И 7 и прекращает подачу импульсов на выходную шину умножител Таким образом, рассмотренный умножитель позвол ет по сравнению с прототипом получить выходную последовательность импульсов, все импульсы которой жестко прив заны к импульсам тактовой частоты, а также уменьшить неравномерность следовани выходных импульсов и повысить точность умножени ., .Формула изобретени Умножитель частоты следовани перио дических импульсов, содержащий генера- 9 4 тор тактовых импульсов, первый и второй делители частоты, первый и второй счетчики , первый, второй и третий регистры, сумматор, блок синхронизации, схему сравнени , триггер, первый и второй элементы И и элемент ИЛИ, причем выход генерэатора тактовых импульсов соединен с первым входом второго элемента И, .информационным входом блока синхронизации и информационным входом первого делител частоты, выход которого соединен со счетным входом первого счетчика а вход установки в ноль - с управл ющими входами первого и второго регистров, с входами установки в ноль первого и второго счетчиков, второго делител частоты и третьего рзегистра, с входом установки в единицу триггера и с первым входом элемента ИЛИ, разр дные выходы первого счетчика соединены соответственно с информационными входами первого регистра, а выходу последнего - соответственно с первыми разр дными входами схемы сравнени , вторые разр дные входы которой соответственно соединены с разр дными выходами второго счетчика, а выход - с входами установки в ноль второго счетчика р блока синхронизации, с управл 1ощим входом третьего регистра, с информационным входом второго делител частоты и с первым входом первого элеменг та И, второй вход первого элемента И соединен с пр мым выходом триггера, а выход первого элемента И - со вторым вхрдом элемента ИЛИ, выход которого вл етс выходом умножител , выход блока синхронизации соединен со вторым входом второго элемента И, выход которого соединен со счетным уходом второго счетчика , разр дные выходы первого делител частоты соединены соответственно с информационными входами второго регистра, выходы которого соединены соответственно со старшими разр дами информационных входов первого сумматора, младшие разр ды информационных вход cm последнего соединены соответственно с информационными выходами третьего регистра, отличаюц1ийс тем, что, с целью прив зки импульсов к импульсам тактовой частоты и повьпиени точности умножени , в него введены дешифратор, блок прив зки и второй сумматор,.причем управл ющий вход дешифратора соединен с выходом схемы сравнени , информационные входы дешифратора соединены соответственно с выходами двух старших и знако- вого разр дов второго сумматора и с ин формационными входами третьего регистра , управл ющий выход дешифратора соеди нен с управл ющим входом блока синхронизации , а выходы дополнительного кода коэффициента умножени , записанного в дешифраторе, соединены соответственно с младшими разр дами информационных входов второго сумматора, старшие разр ды информационных входов которого соединены соответственно с выходами первого сумматора, выход генератора тактовых .импульсов соединен с управл ющим вхо9 94 дом блока прив зки, выход которого соединен с входом установки в ноль первого делител частоты, а информационный вход вл етс входом умножител . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 576658. кл. Н 03 К 5/О1, 1976.