SU961153A2

SU961153A2 - Резервированный триггерный делитель частоты

Info

Publication number: SU961153A2
Application number: SU803001635A
Authority: SU
Inventors: Александр Геннадьевич Азаров; Геннадий Иванович Цветков
Priority date: 1980-11-11
Filing date: 1980-11-11
Publication date: 1982-09-23

Description

3961

жит триггер, вход которого подключен к выходу элемента ИЛИ предыдущего канала делени , вход резервного триггера подключен к выходу элемента ИЛИ последнего канала делени , а выходы через избирательный каскад к выходам триггера последнего канала делени , а каждый канал делени состоит из дифференцирующих цепей, дополнительного элемента ИЛИ и элемента ИЛИ-НЕ, при этом в каждом- канале делени выход дополнительного

элемента ИЛИ через первую дифференцирующую цепь подключен к одному из входов элемента ИЛИ, выход элемента

ИЛИ-НЕ через вторую дифференцирующую цепь - к второму входу элемента ИЛИ, пр мой выход триггера соединен с первым входом дополнительного элемента ИЛИ своего канала делени и с вторым входом дополнительного элемена ИЛИ последующего канала делени , а инверсный выход - с первым входом элемента ИЛИ-НЕ своего канала делени и с вторым входом элемента ИЛИНЕ другого канала делени , первый дополнительный вход дополнительного элемента ИЛИ всех каналов делени , кроме первого, соединен с перрой входной шиной, а остальные дополнительные входы дополнительного элемента ИЛИ в каналах делени , начина с третьего, - с пр мыми выходами триггеров всех предыдущих каналов делени , первый дополнительный вход элемента ИЛИ-НЕ всех каналов делени , кроме первого, соединен с второй входной шиной, а остальные дополнительные входы элемента ИЛИ-НЕ в каналах делени , начина с третьего, с инверсными выходами триггеров всех| предыдущих каналов делени , при этом выходы триггера предпоследнего канала делени подключены к дополнительным входам избирательного каскада,

На чертеже представлена структура схема резервированного триггерого делител частоты дл случа вукратного резервировани .

Устройство в каждом канале делени одержит триггер 1, элемементы ИЛИ 2 и 3. элемент ИЛИ-НЕ k, дифференирующие цепи 5-1 и , а также содержит резервный триггер 6, избирательный каскад 7, первую входную ину 8, на которую подаетс пр ма импульсна последовательность, и вторую входную шину 9. на которую пода34

етс инвертированна импульсна последовательность .

Устройство работает следующим образом .

Пр мой сигнал с каждого триггера 1 поступает одновременно на один из входов элемента ИЛИ 2 собственного канала делени и на один из входов всех элементов ИЛИ 2 последующих каналов делени . Инверсный сигнал с каждого триггера 1 поступает одновременно на один из входов элемента ИЛИ-НЕ k собственного канала делени и на один из входов всех элементов

ИЛИ-НЕ последующих каналов делени , Выходные импульсы элементов ИЛИ 2 и ИЛИ-НЕ 4 поступают на дифференцирующие цепи соответственно 5-1 и и далее на элемент ИЛИ 3, на выходе

которого формируютс узкие импульсы, запускающие последующий триггер 1 или 6, На вход избирательного каскада 7, который выдел ет сигнал требуемой частоты, поступают сигналы с триггера

1 предпоследнего канала делени

1 Вх / - триггера 1 последнего канала делени f и с резервного триггера 6 f fg,, где К - коэффициент делени ,

Пусть одновременно триггеры 1 в первом и втором каналах делени остановились в положении Q . 1, Тогда на выходе элементов ИЛИ 2 обоих каналов делени присутствует сигнал логической единицы, а на выходе элемента

ИЛИ-НЕ 4 присутствуют импульсы входной частоты, и делитель в целом продолжает функционировать нормально, . так как на выходе резервного триггера 6, нагруженного на избирательный каскад 7 присутствуют импульсы требуемой частоты fex/l - Если триггеры 1 в первом и втором каналах делени одновременно остановились в положении Q О, сигнал логической единицы будет на выходах элементов ИЛИ-НЕ в обоих каналах делени , на выходе элемента ИЛИ 2 второго канала делени будут присутствовать импульсы входной частоты и делитель в целом

продолжает функционировать нормально , так как на выходе резервного триггера 6 присутствуют импульсы требуемой частоты ..

Одновременный отказ двух любых

Claims

элементов в соседних каналах делени также не приводит к каким-либо сбо м и переходным процессам в рассматриваемом делителе частоты. Это достигаетс тем, что в каждом канале делени пр мой выход триггера 1 соединен не только с одним из входов элемента ИЛИ 2 собственного и следу щего каналов делени , но и с одним из входов элемента ИЛИ 2 всех после дующих каналов делени , а инверсный выход триггера соединен не только с одним из входов элемента ИЛИ-НЕ k собственного и следующего каналов, но и с одним из входов элемента ИЛИ НЕ k всех последующих каналов делени . Характерной особенностью устройства вл етс то, что повышение надежности делител достигаетс без дополнительных аппаратурных затрат. Формула изобретени Резервированный триггерный делитель частоты по ав. св. № , отличающийс тем, что. 36 с целью повышени надежности работы, первый дополнительный вход дополнительного элемента ИЛИ всех каналов делени , кроме первого, соединен с первой входной шиной, а остальные дополнительные входы дополнительного элемента ИЛИ в каналах делени , начина с третьего, - с пр мыми выходами триггеров всех предыдущих каналов делени , первый дополнительный вход элемента ИЛИ-НЕ всех каналов делени , кроме первого, соединен с второй входной, шиной, а остальные дополнительные входы элементов ИЛИ-НЕ в каналах делени , начина с третьего с инверсными выходами триггеров всех предыдущих каналов делени , при этом выходы триггера предпоследнего канала делени подключены к дополнительным входам избирательного каскада. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 7507 3, кл: Н 03 К 23/02, 1977.