SU951383A1 - Устройство дл воспроизведени цифровой информации - Google Patents

Description

(-5) УСТРОЙСТВО ДЛЯ ВОСПРОИЗВЕДЕНИЯ ЦИФРОВОЙ ИНФОРМАЦИИ

Изобретение относитс  к магнитной записи, а именно к устройствам дл  воспроизведени  фазомодулированной цифровой информации. Известно устройство дл  воспроизведени  фазомодулированной цифрово информации, содержащее три логически элемента И, формирователь нуль-перес чений, соединенный с входной информа ционной шиной, одновибратор, соединенный с выходной информационной шиной , три линии зйдержки, св занные с входами логических элементов И и логического элемента ИЛИ-НЕ, и генератор импульсных последовательностей а также входную и выходную синхронизирующие шины ijИзвестен .генератор, содержащий четыре одновибратора, четыре формировател  импульсов, логические элементы И и ИЛИ, св занные с триггером со счетным.входом f2. Недостаток известного устройства заключаетс  в невысокой верности воспроизведени  цифровой информации. Цель изобретени  - повышение верности воспроизведени , путем помехоустойчивого формировани  синхронизирующей информации из информационного сигнала. Поставленна  цель достигаетс  тем, что в устройство дл  воспроизведени  цифровой информации .введены логический элемент 2И-2И-2И-ИЛИ и логический элемент 2И-2И-2И-ИЛИ-НЕ, ,выходы которых соединены соответственно с выходными синхронизирующей и информационными шинами, причем выход формировател  нуль-пересечений соединен с входом блока задержки, первым входом логического элемента И-НЕ, первым входом логического элемента 2И-2И-2И-ИЛИ и шестым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, второй вход логического элемента И-НЕ соединен с первым выходом блока задержки и третьим входом логического элемента 2И-2И-2И-ИЛ НЕ, второй и третий выходы блока задержки соединены соответственно с четвертым входЬм логического элемента 2И-2И-2И-ИЛИ и п тым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, п  тым входом логического элемента 2И2И-2И-ИЛИ и четвертым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, вы ход логического элемента И-НЕ подключен к второму входу логического элемента 2И-2И-2И-ИЛИ-НЕ и счетному входу счетного триггера, установочны вход которого соединен с входной син хронизирующей шиной, пр мой и ИНВерС ный выходы подключены соответственно о соединенным между собой второму и третьему входам логического элемен та 2И-2И-2И-ИЛИ, и .к соединным между собой первому входу логического элемента 2И-2И-2И-ИЛИ-НЕ и шестому вход логического элемента 2И-2И-2И-ИЛИ. На чертеже приведена структурна  схема устройства дл  воспроизведени  фазомодулированной цифровой информации . Устройство содержит входные инфор мационную и синхронизирующую шины 1 и 2, формирователь 3 нуль-пересечений , вход которого соединен с входно информационной шиной Т, блок 4 задержки , логический элемент И-НЕ 5 и счетный триггер 6, а также выходны информационную и синхронизирующую ши ны 7 и 8, логический элемент 2И-2И2И-ИЛИ 9 и логический элемент 2И-2И2И-ИЛИ-НЕ 10, выходы которых соедине ны соответственно с выходными синхронизирующей и информационной шинами 8 и 7, причем выход формировател  3 нуль-пересечений соединен с входом блока 4 задержки, первым входом логического элемента И-НЕ S, первым входом логического элемента 2И-2И-2И ИЛИ 9 и шестым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, второй вхо логического элемента И-НЕ соединён с первым выходом блока 4 задержки и третьим входом логического элемента 2И-2И-2И-ИЛИ-НЕ, второй и третий выходы блока 4 задержки соединены соответственно с четвертым входом логического элемента 2И-2И-2И-ИЛИ и п тым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, п тым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, выход логического элемента И-НЕ 5 подключен к второму входу логического Элемента ,2И-2И-2И-ИЛИ-НЕ и счет9 3 ному входу счетного триггера 6, установочный вход которого соединен с входной синхронизирующей шиной 2, пр мой и инверсный выходы подключены соответственно к соединенным между собой второму и третьему входам логического элемента 2И-2И-2И-ИЛИ 9, и к соединенным между собой первому входу логического элемента 2И-2И-2ИИЛИ-НЕ 10, и шестому входу логического элемента 2И-2И-2И-ИЛИ 9. Устройство работает следующим образом . Фазомодулированный сигнал с входной информационной шины 1 поступает на формирователь 3 нуль-пересечений, на выходе которого по каждому перепаду входного сигнала формируютс  импульсы длительностью, равной половине минимального интервала во входной последовательности. Сигнал с входной синхронизирующей шины 2, счетный триггер 6 устанавливаетс  в состо ние 1. При этом на выходе логического элемента 2И-2И-2И-ИЛИ 9 Формируетс  синхронизирующа  информаци , поступающа  на выходную синхронизирующую шину 8. При приходе на входную информационную шину 1 нечетного интервала длительностью 1,5 минимального интервала во входной последовательности , нулевой потенцил с выхода, логического элемента И-НЕ 5 переключает счетный триггер 6 в состо ние О. Это приводит к непрерывному формированию синхронизирующей информации на выходе логического элемента 2И-2И-2И-ИЛИ 9. Дл  правильного переключени  счетного триггера 6, установочный сигнал на входной синхронизирующей шине 2 должен окончитьс  раньше , чем окончитс  первый из пришедших на входную информационную шину 1 сигналов с минимальным интервалом. Формирование выходного информационного сигнала осуществл етс  логическим элементом 2И-2И-2И-ИЛИ-НЕ 10, с выхода которого выходной информационный сигнал поступает на выходную информационную шину 7. Изобретение позвол ет повысить верность воспроизведени  цифровой ин формации при одновременном упрощении устройства. формула изобретени  Устройство дл  воспроизведени  цифовой информации, содержащее входные информационную и синхронизирующую шины, формирователь нуль-пересечений , вход которого соединен с вход ной информационной шиной, блок задержки , логический элемент И-НЕ и счетный триггер, а также выходные ин формационную и синхронизирующую шины от ли чающеес  тем, что, с целью повышени  верности воспроизведени  путем помехоустойчивого формировани  синхронизирующей информации из информационного сигнала, в него введены логический элемент 2И2И-2И-ИЛИ и логический элемент 2И2И-2И-ИЛИ-НЕ , выходы которых соединены соответственно с выходными синхронизирующей и информационной шинами , причем выход формировател  нульпересечений соединен с входом блока задержки, первым входом логического элемента И-НЕ, первым входом логического элемента 2И-2И-2И-ИЛИ и шестым входом логического элемента 2И-2И-2ИИЛИ-НЕ , второй вход логического элемента И-НЕ соединен с первым выходом блока задержки и третьим входом логического элемента 2И-2И-2И-ИЛИ-НЕ, второй и третий выходы блока задерж51383

.ки соединены соответственно с четвертым входом логического элемента 2И2И-2И-ИЛИ и п тым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, п тым входом логического элемента 2И-2И-2И-ИЛИ

и четвертым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, выход логического элемента И-НЕ подключен к второму входу логического элемента 2И-2И-2И10 ИЛИ-НЕ и счетному входу счетного

триггера, установочный вход которого соединен с входной синхронизирующей шиной, пр мой и инверсный выходы подключены соответственно к соединенным 15 между собой второму и третьему входам логического элемента 2И-2И-2И-ИЛИ и к соединенным между собой первому входу логического элемента 2И-2И-2ИИЛИ-НЕ и шестому входу логического элемента 2И-2И-2И-ИЛИ.

Источники информации, прин тые во внимание при экспертизе

t. Авторское свидетельство СССР № , кл. Н 03 К, 13/2, 10.05.77. (прототип).

2. Патент США If 3699566, кл. 3 0-17.1, 1972.

:нЛ)

Claims (1)

1. формула изобретения

   Устройство для воспроизведения цифровой информации, содержащее вход951383 * ные информационную и синхронизирующую шины, формирователь нуль-пересечений, вход которого соединен с входной информационной шиной, блок задержки, логический элемент И-НЕ и 5 счетный триггер, а также выходные информационную и синхронизирующую шины, отличающееся тем, что, с целью повышения верности воспроизведения путем помехоустойчивого фор- ю мирования синхронизирующей информации из информационного сигнала, в него введены логический элемент 2И2И-2И-ИЛИ и логический элемент 2И2И-2И-ИЛИ-НЕ, выходы которых соеди- 15 йены соответственно с выходными синхронизирующей и информационной шинами, причем выход формирователя нульпересечений соединен с входом блока задержки, первым входом логического 20 элемента И-НЕ, первым входом логического элемента 2И-2И-2И-ИЛИ и шестым входом логического элемента 2И-2И-2ИИЛИ-НЕ, второй вход логического элемента И-НЕ соединен с первым выходом 25 блока задержки и третьим входом логического элемента 2И-2И-2И-ИЛ14-НЕ, второй и третий выходы блока задерж ки соединены соответственно с четвертым входом логического элемента 2И2И-2И-ИЛИ и пятым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, пятым входом логического элемента 2И-2И-2И-ИЛИ и четвертым входом логического элемента 2И-2И-2И-ИЛИ-НЕ, выход логического элемента И-НЕ подключен к второму входу логического элемента 2И-2И-2ИИЛИ-НЕ и счетному входу счетного триггера, установочный вход которого соединен с входной синхронизирующей шиной, прямой и инверсный выходы подключены соответственно к соединенным между собой второму и третьему входам логического элемента 2И-2И-2И-ИЛИ и к соединенным между собой первому входу логического элемента 2И-2И-2ИИЛИ-НЕ и шестому входу логического элемента 2И-2И-2И-ИЛИ.